TWI727053B - 半導體裝置結構之製造方法及半導體裝置結構 - Google Patents

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Abstract

提供了半導體裝置結構之製造方法。此半導體裝置結構之製造方法包括形成一閘極結構於一半導體基板上，形成複數個間隔構件鄰接該閘極結構之側壁，形成一保護材料層於該閘極結構上。上述形成該保護材料層之步驟包括非電漿步驟。此半導體裝置結構之製造方法更包括沈積一介電材料層於該保護材料層上。上述沈積該介電材料層之沈積步驟包括電漿步驟。

Description

半導體裝置結構之製造方法及半導體裝置結構
本發明實施例係有關於半導體裝置結構之製造方法，且特別是有關於具有閘極結構之半導體裝置結構之製造方法。
半導體積體電路(IC)工業已經歷快速成長。積體電路材料與設計上的技術演進已開創積體電路之世代。每一世代相較於前一世代，具有更小且更複雜之電路。
在積體電路之演變過程中，通常功能性密度(即，每晶片面積所具有之內連元件數)已隨著幾何尺寸(即，使用製程所能製作之最小元件尺寸(或線寬))之縮減而增加。此縮小化製程一般藉著增加製作效率及降低相關成本而獲益。
然而，這些演進已增加處理與製造積體電路之複雜度。由於特徵尺寸(feature size)持續縮減，製程亦持續變得更難以進行。因此，如何形成具有越來越小的特徵尺寸且可靠半導體元件，正面臨著挑戰。
本發明之一些實施例提供一種半導體裝置結構之製造方法。此半導體裝置結構之製造方法包括形成一閘極結構於一半導體基板上，形成複數個間隔構件鄰接該閘極結構之側 壁，形成一保護材料層於該閘極結構上。上述形成該保護材料層之步驟包括非電漿步驟。此半導體裝置結構之製造方法更包括沈積一介電材料層於該保護材料層上。上述沈積該介電材料層之沈積步驟包括電漿步驟。
100:半導體裝置結構
102:半導體基板
104A:間隔構件
104B:間隔構件
104C:間隔構件
104D:間隔構件
106A:閘極結構
106B:閘極結構
108A:開口
108B:開口
110A:凹口
110B:凹口
112A:閘極介電層
112B:閘極介電層
114A:功函數層
114B:功函數層
116A:功函數層
116B:功函數層
118A:閘極電極層
118B:閘極電極層
120B:功函數層
122:源極/汲極結構
124:蝕刻停止層
126:介電層
128:保護材料層
128A:保護層
128B:保護層
130:保護材料層
130A:保護層
130B:保護層
132:介電層
134:接觸插塞
136:保護材料層
136A:保護層
136B:保護層
138:保護材料層
138A:保護層
138B:保護層
為讓本發明實施例之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
第1A-1F圖係本發明一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。
第2A-2E圖係本發明一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。
第3A-3F圖係本發明一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。
第4A-4B圖係本發明一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。
第5A-5D圖係本發明一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之 上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語等。可以理解的是，除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。可以理解的是，在所述方法之前、期間及之後，可提供額外的操作步驟，且在一些方法實施例中，所述的一些操作步驟可被替代或省略。
此鰭結構可藉由任何適合之方法圖案化。例如，此鰭結構可藉由一或多個微影步驟圖案化。此微影步驟包括雙重圖案化或多重圖案化。一般而言，雙重圖案化或多重圖案化結合微影步驟及自對準步驟，可使製得之圖案的間距小於使用單一、直接之微影步驟製得之圖案的間距。例如，在一些實施例中，一犧牲層設於基板上，且藉由一微影步驟圖案化。間隔物藉由自對準步驟與圖案化犧牲層並排地形成。接著，此犧牲層被移除，且留下之間隔物可用以圖案化鰭結構。
以下敘述了本發明的一些實施例。第1A-1F圖係本發明一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。附加的製程可於第1A-1F圖所示之步驟之前、期間、及之後加入，且於其他一些不同實施例中，所述的一些製程可於所述之步驟中被置換或消去。附加的元件可被加入半導體裝置結構。以下所述之一些元件可被置換或消去。
如第1A圖所示，提供半導體基板102。在一些實施例中，半導體基板102為塊材半導體基板(bulk semiconductor substrate)。塊材半導體基板可為半導體晶圓，例如矽晶圓。在一些實施例中，半導體基板102包括元素半導體材料(例如，矽)或其他元素半導體材料，例如鍺。在一些其他實施例中，半導體基板102包括化合物半導體。化合物半導體可包括砷化鎵、碳化矽、砷化銦、磷化銦、其他適合的化合物半導體、或前述之組合。
在一些實施例中，半導體基板102為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基板。絕緣層上覆半導體基板可藉著使用氧植入分離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、其他可應用方法、或前述之組合而製作。
在一些實施例中，半導體基板102包括各種摻雜區(未顯示)，其取決於半導體元件之設計需求。摻雜區例如包括p型井(p-type wells)及/或n型井(n-type wells)。在一些實施例中，摻雜區摻雜有p型摻質。例如，摻雜區摻雜有硼或BF2。在一些實施例中，摻雜區摻雜有n型摻質。例如，摻雜區 摻雜有磷或砷。在一些實施例中，一些摻雜區為p型摻雜，而其他摻雜區為n型摻雜。
在本發明之一些實施例中，一或多個鰭結構(未繪示)形成於半導體基板102上。在一些實施例中，多個凹陷(或溝槽)形成於半導體基板102中。因此，於凹陷之間形成出了鰭結構。在一些實施例中，使用一或多個微影製程及蝕刻製程來部分移除半導體基板102以形成凹陷。
如第1A圖所示，根據本發明一些實施例，半導體基板102上形成有間隔構件104A、104B、104C及104D。在本發明之一些實施例中，上述間隔構件104A、104B、104C及104D係形成於半導體基板102之鰭結構上。
根據本發明一些實施例，此間隔構件104A、104B、104C及104D可用以在後續製程中輔助源極/汲極結構之形成。在一些實施例中，間隔構件104A、104B、104C及104D係由氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合所製成。在一些實施例中，可藉由沉積製程(例如化學氣相沉積製程)及蝕刻製程形成間隔構件104A、104B、104C及104D。
如第1A圖所示，根據本發明一些實施例，半導體基板102上形成有閘極結構106A及106B。在本發明之一些實施例中，上述閘極結構106A及106B係形成於半導體基板102之鰭結構上。
如第1A圖所示，根據本發明一些實施例，相鄰之兩間隔構件104A及104B與半導體基板102共同圍繞出一開口108A，且閘極結構106A係形成於此相鄰之兩間隔構件104A及 104B之間的開口108A中。易言之，在本發明之一些實施例中，間隔構件104A及104B係分別位於閘極結構106A的相對側。
如第1A圖所示，根據本發明一些實施例，相鄰之兩間隔構件104C及104D與半導體基板102共同圍繞出一開口108B，且閘極結構106B係形成於此相鄰之兩間隔構件104C及104D之間的開口108B中。易言之，在本發明之一些實施例中，間隔構件104C及104D係分別位於閘極結構106B的相對側。
此外，如第1A圖所示，根據本發明一些實施例，間隔構件104A、104B、104C及104D之頂表面高於閘極結構106A及106B之頂表面。在本發明之一些實施例中，間隔構件104A及104B與閘極結構106A共同圍繞出凹口110A，而間隔構件104C及104D與閘極結構106B共同圍繞出凹口110B。
如第1A圖所示，根據本發明一些實施例，閘極結構106A依序包括閘極介電層112A、功函數層114A、功函數層116A、以及閘極電極層118A。此閘極介電層112A、功函數層114A、功函數層116A、以及閘極電極層118A依序設於半導體基板102上。
在本發明之一些實施例中，閘極結構106B依序包括閘極介電層112B、功函數層114B、功函數層120B、功函數層116B、以及閘極電極層118B。此閘極介電層112B、功函數層114B、功函數層120B、功函數層116B、以及閘極電極層118B依序設於半導體基板102上。
詳細而言，如第1A圖所示，根據本發明一些實施例，閘極介電層112A及112B係分別順應性位於開口108A及 108B內。在本發明之一些實施例中，此閘極介電層112A位於半導體基板102上且部分覆蓋間隔構件104A及104B之側壁。在本發明之一些實施例中，此閘極介電層112B位於半導體基板102上且部分覆蓋間隔構件104C及104D之側壁。
此外，如第1A圖所示，根據本發明一些實施例，功函數層114A及114B係分別順應性位於閘極介電層112A及112B上，而功函數層116A及閘極電極層118A係依序沈積於功函數層114A上。在本發明之一些實施例中，功函數層116A及閘極電極層118A係依序順應性沈積。
此外，根據本發明一些實施例，功函數層120B、功函數層116B及閘極電極層118B依序沈積於功函數層114B上。在本發明之一些實施例中，功函數層120B、功函數層116B及閘極電極層118B依序順應性沈積。
在一些實施例中，閘極介電層112A及112B係由氧化矽、氮化矽、氮氧化矽、具高介電常數之介電材料(high-k)、或前述之組合所製成。高介電常數材料可包括氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、其他適合的高介電常數材料、或前述之組合。高介電常數材料可更包括金屬氧化物、金屬氮化物、金屬矽玻璃、過渡金屬-氧化物、過渡金屬-氮化物、過渡金屬-矽玻璃(transition metal-silicates)、金屬氮氧化物、金屬鋁酸鹽(metal aluminates)、鋯矽玻璃、鋯鋁酸鹽、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的材料、或前述之組合。在 本發明之一些實施例中，閘極介電層112A及閘極介電層112B之材料相同。
在本發明之一些實施例中，功函數層114A、114B、116A、116B及120B對電晶體提供所需之功函數以增進元件效能，包括增進臨界電壓(threshold voltage)。在形成NMOS電晶體的實施例中，功函數層114A、114B、116A、116B及/或120B可為N型金屬，其能夠提供適合於元件之功函數值(work function value)。功函數值例如是等於或小於約4.5eV。N型金屬可包括金屬、金屬碳化物、金屬氮化物、或前述之組合。例如，N型金屬包括鉭、氮化鉭、或前述之組合。
另一方面，在形成PMOS電晶體的實施例中，功函數層114A、114B、116A、116B及/或120B可為P型金屬，其能夠提供適合於元件之功函數值。功函數值例如是等於或大於約4.8eV。P型金屬可包括金屬、金屬碳化物、金屬氮化物、其他適合的材料、或前述之組合。例如，P型金屬包括鈦、氮化鈦、其他適合的材料、或前述之組合。
本發明實施例可做許多變化及/或修飾。在本發明其它一些實施例中，功函數層114A、114B、116A、116B及/或120B亦可由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物(aluminides)、釕(ruthenium)、鈀(palladium)、鉑、鈷、鎳、導電金屬氧化物、或前述之組合所製成。功函數層114A、114B、116A、116B及120B之厚度及/或成分可做調整以調整其功函數。
在本發明之一些實施例中，閘極結構106A之功函 數層114A的材料與功函數層116A的材料不同。在本發明之一些實施例中，閘極結構106B之功函數層114B的材料、功函數層116B的材料與功函數層120B的材料彼此不同。
此外，在本發明之一些實施例中，閘極結構106A之功函數層114A的材料與閘極結構106B之功函數層114B的材料相同。在本發明之一些實施例中，閘極結構106A之功函數層116A之材料與閘極結構106B之功函數層116B之材料相同。
在本發明之一些實施例中，閘極電極層118A及118B分別用以於功函數層116A及116B與後續所形成之耦接至閘極電極層118A及118B之接觸(contact)之間提供電性連接。在一些實施例中，閘極電極層118A及118B由適合的金屬材料所製成。適合的金屬材料可包括鋁、鎢、銅、金、鉑、鈷、其他適合的金屬材料、前述之合金、或前述之組合。
在本發明之一些實施例中，藉由一閘極置換製程形成閘極結構106A及106B。閘極置換製程可於形成蝕刻停止層124與介電層126之後進行，此部份將於後文描述。在本發明之一些實施例中，移除間隔構件104A及104B之間的虛置閘極或犧牲閘極(未繪示)以形成開口108A，並移除間隔構件104C及104D之間的虛置閘極或犧牲閘極以形成開口108B。在本發明之一些實施例中，此虛置閘極或犧牲閘極係由犧牲材料製得，例如多晶矽。
在本發明之一些實施例中，沈積一閘極介電材料層(未繪示，用以形成閘極介電層112A及112B)於間隔構件104A、104B、104C及104D上。此閘極介電材料層亦順應性沈 積於開口108A與開口108B中。在本發明之一些實施例中，此閘極介電材料層可藉由原子層沉積法(atomic layer deposition,ALD)、化學氣相沉積法(CVD)、旋轉塗佈法、其他可應用之製程、或上述之組合形成。在本發明之一些實施例中，可進行一高溫退火製程以降低或移除閘極介電層112A及112B之缺陷。
之後，在本發明之一些實施例中，順應性沈積一第一功函數材料層(未繪示，用以形成功函數層114A及114B)於閘極介電材料層上。在本發明之一些實施例中，此第一功函數材料層亦順應性沈積於開口108A與開口108B中的閘極介電材料層上。
之後，在一些實施例中，形成了遮罩層(未顯示)以覆蓋及/或填充開口108A，以確保後續第三功函數材料層形成在開口108B之中而不形成於開口108A之中。遮罩層亦可稱為阻擋層(blocking layer)。在一些實施例中，遮罩層係由多晶矽、非晶矽、氮化矽、氧化矽、旋塗玻璃(spin-on glass)、其他適合的材料、或前述之組合所製成。
在一些實施例中，沉積硬遮罩材料(hard mask material)以填充並滿出開口108B及108A。之後，進行平坦化製程以移除開口108B和108A外之硬遮罩材料。此平坦化製程可包括化學機械研磨製程(chemical mechanical polishing(CMP)process)、研磨製程(grinding process)、蝕刻製程、其他可應用之製程、或上述之組合。
在一些實施例中，形成圖案化遮罩構件(未顯示) 以覆蓋保留於開口108A中之硬遮罩材料，使得保留於開口108B中之硬遮罩材料露出。在一些實施例中，遮罩構件為圖案化光阻層。之後，根據一些實施例，藉著使用適合的蝕刻劑移除開口108B中之硬遮罩材料。接著，移除遮罩構件。因此，在一些實施例中，保留於開口108A中之硬遮罩材料形成了覆蓋及/或填充開口108A之圖案化遮罩層。
接著，在一些實施例中，順應性沈積第二功函數材料層(用以形成功函數層120B)於開口108B中的第一功函數材料層上。由於前述遮罩層覆蓋及/或填充開口108A，故此第三功函數材料層不形成於開口108A之中。之後，移除此遮罩層。
接著，在一些實施例中，順應性沈積一第三功函數材料層(未繪示，用以形成功函數層116A及116B)於開口108A中的第一功函數材料層上以及開口108B中的第三功函數材料層上。接著，在一些實施例中，毯覆性沈積一閘極電極材料層填滿開口108A及108B。
在一些實施例中，上述第一功函數材料層、第二功函數材料層、第三功函數材料層及閘極電極材料層係藉由使用適合的沉積製程沉積。適合的沉積製程可包括原子層沉積法(atomic layer deposition，ALD)、物理氣相沉積製程、電鍍製程、化學氣相沉積製程、其他可應用的製程、或前述之組合。
在一些實施例中，進行平坦化製程以移除開口108A及108B外之閘極介電材料層、第一功函數材料層、第二功函數材料層、第三功函數材料層及閘極電極材料層。平坦化製程例如包括化學機械研磨(chemical mechanical polishing， CMP)製程、研磨製程(grinding process)、蝕刻製程、其他可應用之製程、或上述之組合。
之後，在本發明之一些實施例中，可藉由蝕刻製程部分移除開口108A內之閘極介電材料層、第一功函數材料層、第二功函數材料層及閘極電極材料層以形成閘極結構106A以及凹口110A，並部分移除開口108B內之閘極介電材料層、第一功函數材料層、第二功函數材料層、第三功函數材料層及閘極電極材料層以形成閘極結構106B以及凹口110B。
在本發明之一些實施例中，開口108A及108B內之閘極介電材料層、第一功函數材料層、第二功函數材料層及閘極電極材料層藉由蝕刻製程或其他可應用之製程部分移除。
詳細而言，在本發明之一些實施例中，保留於開口108A內之閘極介電材料層、第一功函數材料層、第二功函數材料層及閘極電極材料層分別形成閘極介電層112A、功函數層114A、功函數層116A、以及閘極電極層118A。
在本發明之一些實施例中，保留於開口108B內之閘極介電材料層、第一功函數材料層、第三功函數材料層、第二功函數材料層及閘極電極材料層分別形成閘極介電層112B、功函數層114B、功函數層120B、功函數層116B、以及閘極電極層118B。
應注意的是，本發明實施例之閘極結構106A、106B的形成方法並不限於前述實施例。本發明實施例之閘極結構106A、106B可藉由任何可應用之製程步驟形成。
如第1A圖所示，根據本發明一些實施例，一源極/ 汲極結構122位於閘極結構106A、106B之間的半導體基板102上。在本發明之一些實施例中，此源極/汲極結構122係位於間隔構件104B及104C之間的半導體基板102上。
在一些實施例中，源極/汲極結構122為應變結構(strained structures)。源極/汲極結構122對閘極結構106A、106B下之通道區提供應力或應變以增進載子移動率，並提升元件效能。
在一些實施例中，源極/汲極結構122為N型半導體材料。源極/汲極結構122可包括磊晶成長矽(epitaxially grown silicon)、磊晶成長磷化矽(SiP)、或其他適合的磊晶成長半導體材料。源極/汲極結構122不限於為N型半導體材料。
本發明實施例可做許多變化及/或修飾。在本發明其它一些實施例中，源極/汲極結構122為P型半導體材料。在一些實施例中，源極/汲極結構122可包括磊晶成長材料，例如矽鍺或其他適合之材料。
在一些實施例中，於間隔構件104B及104C之間的半導體基板102中蝕刻出一凹陷，接著於此凹陷中磊晶成長半導體材料，並持續成長超出凹陷以形成源極/汲極結構122。
在一些實施例中，源極/汲極結構122係藉著使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積製程(例如，氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(LPCVD)製程、及/或超高真空化學氣相沉積(UHV-CVD)製程)、分子束磊晶製程(molecular beam epitaxy process)、摻雜之非晶半導體(例如矽、鍺、矽 鍺)之沈積步驟及其後之固態磊晶再結晶步驟、其他可應用製程、或前述之組合而形成。源極/汲極結構122之形成製程可使用氣態及/或液態前趨物，其可與其下之半導體基板102之成分有所反應。
在一些實施例中，源極/汲極結構122摻雜有一或更多的適合摻質。例如，源極/汲極結構122為摻雜有磷(P)、銻(Sb)、或其他適合的摻質之矽(Si)源極/汲極結構。或者，源極/汲極結構122為摻雜有硼(B)或其他適合的摻質之矽鍺(SiGe)源極/汲極結構。
在一些實施例中，源極/汲極結構122係於源極/汲極結構122之成長期間原位摻雜(doped in-situ)。在一些其他實施例中，源極/汲極結構122未於源極/汲極結構122之成長期間被摻雜。在形成源極/汲極結構122之後，源極/汲極結構122於後續製程中被摻雜。在一些實施例中，摻雜藉著使用離子佈植製程、電漿浸入離子植入製程(plasma immersion ion implantation process)、氣體源及/或固體源擴散製程、其他可應用製程、或前述之組合而達成。在一些實施例中，進一步對源極/汲極結構122進行退火製程(annealing process)以活化摻質。例如，進行快速熱退火製程(rapid thermal annealing process)。
如第1A圖所示，根據本發明一些實施例，一蝕刻停止層124可形成於間隔構件104A、104B、104C及104D之側壁上，以及半導體基板102和源極/汲極結構122上。此蝕刻停止層124可由氮化矽、氮氧化矽、碳氧化矽、碳化矽、上述之組 合或其他任何適合之介電材料製得。
如第1A圖所示，根據本發明一些實施例，一介電層126可形成於蝕刻停止層124上。此介電層126可為氧化矽、氮化矽、氮氧化矽、其他任何適合之絕緣材料、或上述之組合。
在本發明之一些實施例中，可於半導體基板102、間隔構件104A、104B、104C及104D、以及源極/汲極結構122上依序沈積蝕刻停止材料層與介電材料層。在本發明之一些實施例中，蝕刻停止材料層與介電材料層藉由化學氣相沉積法(CVD)、旋轉塗佈法、其他可應用之製程、或上述之組合沈積。
之後，在本發明之一些實施例中，可藉由一平坦化步驟部分移除上述蝕刻停止材料層與介電材料層。在本發明之一些實施例中，部分移除此蝕刻停止材料層與介電材料層直到露出間隔構件104A、104B、104C及104D。留下之蝕刻停止材料層之部分形成上述蝕刻停止層124，而留下之介電材料層之部分形成上述介電層126。在本發明之一些實施例中，此平坦化步驟包括化學機械研磨步驟、研磨製程(grinding process)、蝕刻製程、其他可應用之製程、或上述之組合。然而，在本發明其他一些實施例中，亦可不形成上述蝕刻停止層124。
如上所述，在本發明之一些實施例中，形成上述蝕刻停止層124與介電層126後，藉由上述閘極置換製程形成閘極結構106A及106B。藉此，形成閘極結構106A及106B。
如第1B圖所示，根據本發明一些實施例，分別於 凹口110A及110B內形成保護層128A及128B，並於凹口110B內形成保護層128B。在本發明之一些實施例中，保護層128A係位於閘極結構106A上且覆蓋閘極結構106A之功函數層114A、功函數層116A以及閘極電極層118A。在本發明之一些實施例中，保護層128B係位於閘極結構106B上且覆蓋閘極結構106B之功函數層114B、功函數層120B、功函數層116B以及閘極電極層118B。在本發明之一些實施例中，保護層128A與128B亦可稱為保護材料層。
在本發明之一些實施例中，形成保護層128A及128B之步驟為非電漿步驟或大抵上不使用電漿之步驟。在一些情形下，藉由非電漿步驟形成之保護層128A及128B覆蓋閘極結構106A及106B之功函數層及閘極電極層，可防止閘極結構106A及106B之功函數層及閘極電極層於後續之製程步驟中接觸電漿而產生通過閘極結構106A及106B之漏電流。後續之製程步驟包括一或多個使用電漿之步驟。因此，由電漿導致閘極結構106A及106B損壞，進而產生之通過閘極結構106A及106B之漏電流可被減少或防止。因此，在本發明之一些實施例中，可提升裝置之崩潰電壓，且可提升裝置之結構穩定度。
在本發明之一些實施例中，保護層128A及128B係由金屬氧化物所製成。詳細而言，在本發明之一些實施例中，保護層128A及128B可各自獨立地由氧化鋁、氧化鎢、氧化銅、氧化金、氧化鉑、氧化鈷、氧化鈦、氧化鉭、氧化鉿、氧化鋯、氧化釕、氧化鈀、氧化鎳、其他適合的金屬氧化物材料、或前述之組合製成。
此外，在本發明之一些實施例中，保護層128A之材料及保護層128B之材料相同。然而，在本發明其它一些實施例中，保護層128A之材料及保護層128B之材料不同。
在本發明之一些實施例中，保護層128A及128B係分別藉由氧化閘極結構106A及106B之頂表面形成。詳細而言，在本發明之一些實施例中，可將第1A圖所示之結構置入一反應室中。接著，通入反應物至反應室中，並對第1A圖所示之結構加熱。藉此，閘極結構106A及106B之表面部被氧化。在本發明之一些實施例中，反應物為含氧氣體，例如為氧氣、其他適合之反應物、或上述之組合。
在本發明之一些實施例中，上述氧化閘極結構106A及106B之表面部之氧化步驟的加熱溫度例如為約300℃至約700℃，例如為約400℃至約600℃。在一些情形下，加熱溫度大抵等於300℃，或大於300℃。在一些情形下，若加熱溫度太低，例如低於約300℃，則無法有效氧化閘極結構106A與106B之而形成保護層128A及128B。其結果為保護層128A及128B未形成，或保護層128A及128B之厚度不足。然而，本發明實施例不以此為限。在本發明其它一些實施例中，加熱溫度低於300℃。
在一些情形下，加熱溫度大抵等於700℃，或小於700℃。在一些其他情形下，若加熱溫度太高，例如高於約700℃，則會對裝置有不良的影響。然而，本發明實施例不以此為限。在本發明其它一些實施例中，加熱溫度低於700℃。
如第1B圖所示，根據本發明一些實施例，閘極結 構106A之功函數層114A、功函數層116A以及閘極電極層118A的頂表面被氧化並形成保護層128A，而閘極結構106B之功函數層114B、功函數層120B、功函數層116B以及閘極電極層118B被氧化並形成保護層128B。
如第1B圖所示，根據本發明一些實施例，保護層128A不接觸間隔構件104A及104B之側壁，而保護層128B不接觸間隔構件104C及104D之側壁。
在本發明之一些實施例中，保護層128A及128B之厚度為約5埃(Å)至約30埃，例如為約10埃(Å)至約20埃。在一些情形下，保護層128A及128B之厚度大抵等於或大於約5埃。在一些情形下，若保護層128A及128B之厚度太薄，例如厚度為5埃以下，則保護層128A及128B可能無法有效防止閘極結構106A及106B之功函數層及閘極電極層於後續使用電漿之製程步驟中接觸電漿。然而，本發明實施例不以此為限。在一些其他情形下，保護層128A及128B之厚度小於5埃。
在一些情形下，保護層128A及128B之厚度大抵等於或小於約30埃。在一些情形下，若保護層128A及128B之厚度太厚，例如厚度為30埃以上，則可能會提高形成保護層128A及128B之製程成本。然而，本發明實施例不以此為限。在一些其他情形下，保護層128A及128B之厚度大於30埃。
如第1C圖所示，根據本發明一些實施例，於保護層128A與128B、間隔構件104A、104B、104C及104D、蝕刻停止層124及介電層126上沈積保護材料層130。在本發明之一些實施例中，此保護材料層130更填入凹口110A及110B內，如第 1C圖所示。
在本發明之一些實施例中，保護材料層130係由介電材料所製成。在本發明之一些實施例中，此介電材料包括氧化矽、碳氧化矽、氮化矽、氮碳化矽、或上述之組合。在本發明之一些實施例中，保護材料層130係藉由電漿沈積步驟、其他可應用之步驟、或上述之組合沈積。例如，此電漿沈積步驟例如可為電漿增強化學氣相沉積(Plasma-Enhanced CVD，PECVD)或其他可應用之步驟。此保護材料層130之沈積步驟可為自對準接觸步驟(self-alignment contact(SAC)process)。
如第1D圖所示，根據本發明一些實施例，可藉由一平坦化步驟移除凹口110A及110B外之保護材料層130。在本發明之一些實施例中，部分移除此保護材料層130直到露出間隔構件104A、104B、104C及104D、蝕刻停止層124以及介電層126。在本發明之一些實施例中，此平坦化步驟包括化學機械研磨步驟、研磨製程(grinding process)、蝕刻製程、其他可應用之製程、或上述之組合。
在本發明之一些實施例中，保留於凹口110A及110B內之保護材料層130分別形成保護層130A及110B。此保護層130A係位於凹口110A內之保護層128A上。在本發明之一些實施例中，此保護層130A直接接觸間隔構件104A及104B之側壁。在本發明之一些實施例中，此保護層130B係位於凹口110B內之保護層128B上。在本發明之一些實施例中，此保護層130B直接接觸間隔構件104C及104D之側壁。
在本發明之一些實施例中，可於後續製程中形成 電性連接至源極/汲極結構122之接觸插塞。然而，在一些情形中後續形成之接觸插塞可能因製程變異而產生偏移。此覆蓋閘極結構106A之保護層130A可防止接觸插塞因偏移而與閘極結構106A電性連接，而覆蓋閘極結構106B之保護層130B亦可防止接觸插塞因偏移而與閘極結構106B電性連接。
在本發明之一些實施例中，如前文所述，閘極結構106A之功函數層114A及116A及閘極電極層118A被保護層128A覆蓋。功函數層114B、116B及120B及閘極電極層118B被保護層128B覆蓋。因此，於沈積保護材料層130之電漿步驟中，功函數層114A、116A、114B、116B及120B及閘極電極層118A、118B未接觸電漿。
在本發明之一些實施例中，於形成保護層128A及128B及保護層130A及130B之步驟中，功函數層114A、116A、114B、116B及120B及閘極電極層118A、118B未接觸電漿，因此通過閘極結構106A及106B之漏電流可被減少或防止，並可藉此提升裝置之崩潰電壓及結構穩定度。
如第1E圖所示，根據本發明一些實施例，於間隔構件104A、104B、104C及104D、蝕刻停止層124、介電層126及保護層130A及130B上沈積層間介電層(ILD)132。層間介電層132可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高密度之電漿(high density plasma，HDP)沉積之介電材料或其他任何適合之介電材料、或上述之組合。層間介電層132可藉由化學氣相沉積法(CVD)或旋轉塗佈法沈積。
如第1F圖所示，根據本發明一些實施例，在層間介電層132形成之後，形成接觸插塞134以形成半導體裝置結構100。此接觸插塞134提供自源極/汲極結構122至多層內連線(multilayer interconnect，MLI)之電性連接。接觸插塞134可包括鋁、鎢、銅、金、鉑、鈷、其他適合的金屬材料、前述之合金、或前述之組合。接觸插塞134可藉由以下方法形成：在層間介電層132、介電層126及蝕刻停止層124中蝕刻出開口。接著填充導電材料至開口中，以形成接觸插塞134。
應注意的是，第1A-1F圖所示之實施例僅為說明之用，本發明之範圍並不以此為限。除上述第1A-1F圖所示之實施例以外，本發明實施例之保護層亦可有其他配置，如第2A-5D圖之實施例所示，此部分將於後文詳細說明。故本發明之範圍並不以第1A-1F圖所示之實施例為限。
應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
第2A-2E圖係本發明另一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。如第2A圖所示，根據本發明一些實施例，於間隔構件104A、104B、104C及104D、蝕刻停止層124及介電層126上沈積保護材料層128。在本發明之一些實施例中，此保護材料層128更沈積於凹口110A內之閘極結構106A的頂表面上，以及凹口110A內間隔構件104A及104B之側壁上。此外，在本發明之一些實施例中，此保護材料層128亦沈積於凹口110B內之閘極結構106B的頂表面上，以及凹口 110B內之間隔構件104C及104D之側壁上。在本發明之一些實施例中，保護材料層128大抵順應性沈積。
在本發明之一些實施例中，保護材料層128係由介電材料所製成。在本發明之一些實施例中，此介電材料包括氧化矽、碳氧化矽、氮化矽、氮碳化矽、或上述之組合。
在本發明之一些實施例中，保護材料層128係藉由大抵上非電漿沈積步驟沈積。此大抵上非電漿沈積步驟例如可為非電漿化學氣相沉積(chemical vapor deposition，CVD)製程、非電漿原子層沉積法(atomic layer deposition，ALD)、非電漿加熱沈積法、旋塗(spin-on)製程、其他可應用製程、或前述之組合而沉積。
在本發明之一些實施例中，上述化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、或其他常用的方法。在本發明之一些實施例中，上述加熱沈積法包括通入對應保護材料層128之材料的前驅物氣體，並進行一加熱步驟使此前驅物氣體反應而沈積此保護材料層128。
如第2B圖所示，根據本發明一些實施例，於保護材料層128上沈積保護材料層130。在本發明之一些實施例中，此保護材料層130更填入凹口110A及110B內，如第2B圖所示。
在本發明之一些實施例中，保護材料層130係由介電材料所製成。在本發明之一些實施例中，此介電材料包括氧 化矽、碳氧化矽、氮化矽、氮碳化矽、或上述之組合。在本發明之一些實施例中，保護材料層130係藉由電漿沈積步驟、其他可應用之步驟、或上述之組合沈積。例如，此電漿沈積步驟例如可為電漿增強化學氣相沉積(Plasma-Enhanced CVD，PECVD)或其他可應用之步驟。
如第2C圖所示，根據本發明一些實施例，可藉由一平坦化步驟移除凹口110A及110B外之保護材料層128及保護材料層130。在本發明之一些實施例中，部分移除此保護材料層128及保護材料層130直到露出間隔構件104A、104B、104C及104D、蝕刻停止層124以及介電層126。在本發明之一些實施例中，此平坦化步驟包括化學機械研磨步驟、研磨製程(grinding process)、蝕刻製程、其他可應用之製程、或上述之組合。
如第2C圖所示，根據本發明一些實施例，保留於凹口110A內之保護材料層128及130分別形成保護層128A及130A。在本發明之一些實施例中，此保護層128A覆蓋間隔構件104A及104B之側壁，如第2C圖所示。在本發明之一些實施例中，此保護層128A直接接觸間隔構件104A及104B之側壁。在本發明之一些實施例中，此保護層128A覆蓋閘極結構106A之閘極介電層112A、功函數層114A、功函數層116A、以及閘極電極層118A。
如第2C圖所示，根據本發明一些實施例，保護層130A係位於凹口110A內之保護層128A上。此外，在本發明之一些實施例中，上述保護層128A之一部分位於間隔構件 104A、104B與保護層130A之間。在本發明之一些實施例中，保護層130A與間隔構件104A、104B隔開，且不直接接觸間隔構件104A、104B之側壁。
如第2C圖所示，根據本發明一些實施例，保留於凹口110B內之保護材料層128及130分別形成保護層128B及130B。在本發明之一些實施例中，此保護層128B覆蓋間隔構件104C及104D之側壁，如第2C圖所示。在本發明之一些實施例中，此保護層128B直接接觸間隔構件104C及104D之側壁。在本發明之一些實施例中，此保護層128B覆蓋閘極結構106B之閘極介電層112B、功函數層114B、功函數層116B、功函數層120B、以及閘極電極層118B。
如第2C圖所示，根據本發明一些實施例，保護層130B係位於凹口110B內之保護層128B上。此外，在本發明之一些實施例中，上述保護層128B之一部分位於間隔構件104C、104D與保護層130B之間。在本發明之一些實施例中，保護層130B與間隔構件104C、104D隔開，且不直接接觸間隔構件104C、104D之側壁。
此外，在本發明之一些實施例中，保護層128A及128B之材料與保護層130A及130B之材料相同。然而，在本發明其它一些實施例中，保護層128A之材料及保護層128B之材料相同，保護層130A之材料及保護層130B之材料相同，但保護層128A及128B兩者之材料與保護層130A及130B兩者之材料不同。
如第2D圖所示，根據本發明一些實施例，於間隔 構件104A、104B、104C及104D、蝕刻停止層124、介電層126、保護層128A及128B、保護層130A及130B上沈積層間介電層(ILD)132。此層間介電層132之材料與形成方法與第1E圖所示之層間介電層之材料與形成方法相同或相似，故在此不再贅述。
如第2E圖所示，根據本發明一些實施例，在層間介電層132形成之後，形成接觸插塞134於層間介電層132中，以形成半導體裝置結構200。
第3A-3F圖係本發明另一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。如第3A圖所示，根據本發明一些實施例，於間隔構件104A、104B、104C及104D、蝕刻停止層124及介電層126上沈積保護材料層128。根據本發明一些實施例，藉由與第2A圖相同或相似的方法形成保護材料層128。在本發明之一些實施例中，保護材料層128係藉由大抵上非電漿步驟形成。
在本發明之一些實施例中，此保護材料層128更沈積於凹口110A內之閘極結構106A的頂表面上，以及凹口110A內之間隔構件104A及104B之側壁上。此外，在本發明之一些實施例中，此保護材料層128亦沈積於凹口110B內之閘極結構106B的頂表面上，以及凹口110B內之間隔構件104C及104D之側壁上。
在本發明之一些實施例中，保護材料層128大抵順應性沈積。在本發明之一些實施例中，保護材料層128係藉由大抵上非電漿步驟形成。
如第3B圖所示，根據本發明一些實施例，於保護材料層128之表面形成一保護材料層136。在本發明之一些實施例中，此保護材料層136位於凹口110A、110B外之保護材料層128之表面上，且位於凹口110A內閘極結構106A上之保護材料層128之表面上，以及位於凹口110B內閘極結構106B上之保護材料層128之表面上。
根據本發明一些實施例，進行一表面處理步驟以形成保護材料層136。根據本發明一些實施例，對保護材料層128之表面進行電漿處理步驟以於保護材料層128之上表面形成保護材料層136。藉此，保護材料層128之表面變得緊實且密實，且轉變為保護材料層136。
此表面處理步驟可用以降低保護材料層128之表面的蝕刻速率。在本發明之一些實施例中，保護材料層136之抗蝕刻性大於保護材料層128之抗蝕刻性。在本發明之一些實施例中，保護材料層136之蝕刻速率小於保護材料層128之蝕刻速率。此保護材料層136被蝕刻之速率遠小於保護材料層128被蝕刻之速率。
在本發明之一些實施例中，此表面處理步驟包括電漿步驟、其他可應用之步驟、或上述之組合。此電漿步驟包括電漿轟擊步驟、密實電漿處理步驟、或其他電漿步驟。
在本發明之一些實施例中，可在鈍氣環境下進行表面處理步驟，鈍氣例如為氬氣(Ar)或其他適合之惰性氣體。在本發明之一些實施例中，此表面處理步驟係以氬氣電漿或其他適合之電漿轟擊保護材料層128之表面。
如第3C圖所示，根據本發明一些實施例，移除位於凹口110A及110B內之間隔構件104A、104B、104C及104D側壁上的保護材料層128的一部分。在本發明之一些實施例中，藉由蝕刻步驟、其他可應用之步驟、或上述之組合來部分移除保護材料層128。在本發明之一些實施例中，此蝕刻步驟包括濕蝕刻步驟或其他可應用之步驟。此外，如第3C圖所示，於蝕刻步驟後，被保護材料層136覆蓋並保護之保護材料層128之部分留置於閘極結構106A、106B上。
如第3D圖所示，根據本發明一些實施例，於保護材料層136及保護材料層128上沈積保護材料層130。在本發明之一些實施例中，此保護材料層130更填入凹口110A及110B內，如第3D圖所示。在本發明之一些實施例中，此保護材料層130係藉由電漿沈積步驟、其他可應用之步驟、或上述之組合沈積。
如第3E圖所示，根據本發明一些實施例，可藉由一平坦化步驟移除凹口110A及110B外之保護材料層128、保護材料層130及保護材料層136。在本發明之一些實施例中，部分移除此保護材料層128、保護材料層130及保護材料層136直到露出間隔構件104A、104B、104C及104D、蝕刻停止層124以及介電層126。在本發明之一些實施例中，此平坦化步驟包括化學機械研磨步驟、研磨製程(grinding process)、蝕刻製程、其他可應用之製程、或上述之組合。
如第3E圖所示，根據本發明一些實施例，保留於凹口110A內之保護材料層128、130及136分別形成保護層 128A、130A及136A。在本發明之一些實施例中，保護層136A夾設於保護層128A及130A之間。在本發明之一些實施例中，保護層128A與保護層136A不接觸間隔構件104A及104B之側壁，而此保護層130A直接接觸間隔構件104A及104B之側壁。
在本發明之一些實施例中，保護層128A與保護層136A覆蓋閘極結構106A之閘極介電層112A、功函數層114A、功函數層116A、以及閘極電極層118A。在本發明之一些實施例中，保護層128A與保護層136A覆蓋部分閘極介電層112A。
如第3E圖所示，根據本發明一些實施例，保留於凹口110B內之保護材料層128、130及136分別形成保護層128B、130B及136B。在本發明之一些實施例中，保留於凹口110B內之保護材料層130形成保護層130B。在本發明之一些實施例中，保護層136B夾設於保護層128B及130B之間。在本發明之一些實施例中，保護層128B與保護層136B不接觸間隔構件104C及104D之側壁，而此保護層130B直接接觸間隔構件104C及104D之側壁。
在本發明之一些實施例中，保護層128B與保護層136B覆蓋閘極結構106B之閘極介電層112B、功函數層114B、功函數層116B、功函數層120B、以及閘極電極層118B。在本發明之一些實施例中，保護層128B與保護層136B覆蓋部分閘極介電層112B。
在本發明之一些實施例中，由於閘極結構106A及106B上更分別設有耐蝕刻性高的保護層136A及136B，故可更進一步防止後續形成之接觸插塞因偏移而與閘極結構106A及 106B電性連接。
接著，進行與前述第2D-2E圖相同或相似之一或多個步驟。如第3F圖所示，根據本發明一些實施例，於間隔構件104A、104B、104C及104D、蝕刻停止層124、介電層126及保護層128A、128B、130A、130B、136A及136B上沈積層間介電層132。接著，形成接觸插塞134於層間介電層132中，以形成半導體裝置結構300。
第4A-4B圖係本發明另一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。如第4A圖所示，根據本發明一些實施例，於沈積完保護材料層128後，沈積一保護材料層138於保護材料層128上。在本發明之一些實施例中，此保護材料層138更填入凹口110A及110B內。在本發明之一些實施例中，保護材料層138大抵順應性沈積。
在本發明之一些實施例中，保護材料層138係由介電材料所製成。在本發明之一些實施例中，此介電材料包括氧化矽、碳氧化矽、氮化矽、氮碳化矽、或上述之組合。
在本發明之一些實施例中，保護材料層138係藉由大抵上非電漿沈積步驟沈積。在本發明之一些實施例中，保護材料層138係藉由非電漿沈積步驟沈積。此非電漿沈積步驟例如可為非電漿化學氣相沉積(chemical vapor deposition，CVD)製程、非電漿原子層沉積法(atomic layer deposition，ALD)、非電漿加熱沈積法、旋塗(spin-on)製程、其他可應用製程、或前述之組合而沉積。
在本發明之一些實施例中，上述化學氣相沉積法 例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、或其他常用的方法。在本發明之一些實施例中，上述加熱沈積法包括通入對應保護材料層138之材料的前驅物氣體，並進行一加熱步驟使此前驅物氣體反應而沈積保護材料層138。
如第4B圖所示，根據本發明一些實施例，藉由與前述第2B-2E圖相同或相似之方法，形成半導體裝置結構400。在本發明之一些實施例中，保留於凹口110A內之保護材料層138形成保護層138A，而保留於凹口110B內之保護材料層138形成保護層138B。
如第4B圖所示，根據本發明一些實施例，保護層128A直接接觸間隔構件104A及104B之側壁，而保護層130A與保護層138A與間隔構件104A及104B隔開，且不接觸間隔構件104A及104B之側壁。此外，在本發明之一些實施例中，保護層128A覆蓋閘極結構106A之閘極介電層112A、功函數層114A、功函數層116A以及閘極電極層118A。在本發明之一些實施例中，保護層130A及138A覆蓋部分閘極介電層112A。
如第4B圖所示，根據本發明一些實施例，保護層128B直接接觸間隔構件104C及104D之側壁，而保護層130B與保護層138B與間隔構件104C及104D隔開，且不接觸間隔構件104C及104D之側壁。此外，在本發明之一些實施例中，保護層128B覆蓋閘極結構106B之閘極介電層112B、功函數層 114B、功函數層116B、功函數層120B以及閘極電極層118B。在本發明之一些實施例中，保護層130B及138B覆蓋部分閘極介電層112B。
第5A-5D圖係本發明另一些實施例之半導體裝置結構在其製造方法中各階段的剖面圖。如第5A圖所示，根據本發明一些實施例，藉由與前述第4A圖相同或相似之方法，依序沈積保護材料層128及保護材料層138。在本發明之一些實施例中，保護材料層128及保護材料層138分別藉由非電漿步驟沈積。
接著，與第3B圖相似，於保護材料層138之表面形成一保護材料層136，如第5B圖所示。根據本發明一些實施例，進行與第3B圖相同或相似之表面處理步驟形成一保護材料層136。
在本發明之一些實施例中，此保護材料層136形成於凹口110A與110B外之保護材料層138之表面上，且位於凹口110A內閘極結構106A上之保護材料層138之表面上，以及位於凹口110B內閘極結構106B上之保護材料層138之表面上。
如第5C圖所示，根據本發明一些實施例，移除位於凹口110A及110B內之間隔構件104A、104B、104C及104D側壁上的保護材料層138。在本發明之一些實施例中，藉由蝕刻步驟、其他可應用之步驟、或上述之組合來部分移除保護材料層138。在本發明之一些實施例中，此蝕刻步驟包括濕蝕刻步驟或其他可應用之步驟。
如第5D圖所示，根據本發明一些實施例，藉由與 前述第3D-3F圖相同或相似之方法，形成半導體裝置結構500。在本發明之一些實施例中，保留於凹口110A內之保護材料層136形成保護層136A，而保留於凹口110B內之保護材料層136形成保護層136B。
此外，如第5D圖所示，根據本發明一些實施例，保護層136A位於保護層138A與保護層130A之間，而保護層136B位於保護層138B與保護層130B之間。
此外，如第5D圖所示，根據本發明一些實施例，保護層130A直接接觸間隔構件104A及104B之側壁。根據本發明一些實施例，保護層128A、保護層136A與保護層138A與間隔構件104A及104B隔開，且不接觸間隔構件104A及104B之側壁。
此外，如第5D圖所示，根據本發明一些實施例，保護層130B直接接觸間隔構件104C及104D之側壁。根據本發明一些實施例，保護層128B、保護層136B與保護層138B與間隔構件104C及104D隔開，且不接觸間隔構件104C及104D之側壁。
在本發明之一些實施例中，保護層128A與保護層136A覆蓋閘極結構106A之功函數層114A、功函數層116A、以及閘極電極層118A。如第5D圖所示，根據本發明一些實施例，保護層128A、136A及138A覆蓋閘極結構106A之功函數層114A、功函數層116A、以及閘極電極層118A。在本發明之一些實施例中，保護層128B、136B及138B覆蓋閘極結構106B之閘極介電層112B、功函數層114B、功函數層120B、功函數層 116B、以及閘極電極層118B。
在本發明之一些實施例形成具有閘極結構之半導體裝置結構。此閘極結構包括功函數層及閘極電極層。一保護層藉由一非電漿步驟形成或沈積，且覆蓋功函數層及閘極電極層。由於有此保護層，可防止功函數層及閘極電極層於製程步驟中直接接觸電漿。因此，由電漿導致之通過閘極結構之漏電流可被減少或防止。因此，在本發明之一些實施例中，可提升裝置之崩潰電壓，且可提升裝置之結構穩定度。
本發明實施例可以應用於具有平面場效電晶體及/或鰭式場效電晶體的半導體裝置結構。再者，本發明實施例並不受限且可以應用於任何適合的科技世代，例如20奈米、16奈米、10奈米或或其他適合的節點。
根據一些實施例，提供一種半導體裝置結構之製造方法。此半導體裝置結構之製造方法包括形成一閘極結構於一半導體基板上，形成多個間隔構件鄰接該閘極結構之側壁，形成一保護材料層於該閘極結構上。上述形成該保護材料層之步驟包括大抵上非電漿步驟。此半導體裝置結構之製造方法更包括沈積一介電材料層於該保護材料層上。上述沈積該介電材料層之沈積步驟包括電漿步驟。
根據一些實施例，提供一種半導體裝置結構之製造方法。此半導體裝置結構之製造方法包括形成多個間隔構件於一半導體基板上。上述多個間隔構件之間具有一孔洞。此半導體裝置結構之製造方法更包括形成一閘極結構於此孔洞中。此半導體裝置結構之製造方法更包括形成一保護材料層於 該孔洞中的該閘極結構上。此外，此半導體裝置結構之製造方法更包括沈積一介電材料層於該保護材料層上以填滿該孔洞。上述沈積該介電材料層之沈積步驟包括電漿步驟。在上述電漿步驟中，上述保護材料層將該閘極結構與電漿隔開。
根據一些實施例，提供一種半導體裝置結構。此半導體裝置結構包括一閘極結構，設於一半導體基板上。此閘極結構包括閘極介電層與設於此閘極介電層上之閘極電極層。此半導體裝置結構更包括多個間隔構件鄰接該閘極結構之側壁，且凸出於閘極電極層之上表面。此半導體裝置結構更包括一保護材料層，位於該閘極電極層上且位於多個間隔構件之間。此外，此半導體裝置結構更包括一介電材料層，位於該保護材料層上且位於多個間隔構件之間。此閘極電極層藉由保護材料層與上述介電材料層隔開。
雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。此外，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本發明一些實施例使用。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個 別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
100:半導體裝置結構
102:半導體基板
104A:間隔構件
104B:間隔構件
104C:間隔構件
104D:間隔構件
106A:閘極結構
106B:閘極結構
110A:凹口
110B:凹口
112A:閘極介電層
112B:閘極介電層
114A:功函數層
114B:功函數層
116A:功函數層
116B:功函數層
118A:閘極電極層
118B:閘極電極層
120B:功函數層
122:源極/汲極結構
124:蝕刻停止層
126:介電層
128A:保護層
128B:保護層
130A:保護層
130B:保護層
132:介電層
134:接觸插塞

Claims (10)

  1. 一種半導體裝置結構之製造方法，包括：形成一閘極結構於一半導體基板上；形成複數個間隔構件，其側壁接觸該閘極結構之側壁；形成一保護材料層於該閘極結構上，其中形成該保護材料層之步驟包括非電漿步驟；及沈積一介電材料層於該保護材料層上，其中沈積該介電材料層之沈積步驟包括電漿步驟，且其中一部分的該介電材料層位於該些間隔構件的該些側壁與該保護材料層的側壁之間。
  2. 如申請專利範圍第1項所述的半導體裝置結構之製造方法，其中形成該保護材料層的步驟包括氧化該閘極結構的一頂表面。
  3. 如申請專利範圍第1或2項所述的半導體裝置結構之製造方法，其中該些間隔構件與該閘極結構共同圍繞出該閘極結構上的一凹口，且該保護材料層與該介電材料層延伸至該凹口之外並覆蓋該些間隔構件，且其中所述的半導體裝置結構之製造方法更包括：移除該凹口之外的該保護材料層與該介電材料層直到露出該些間隔構件。
  4. 如申請專利範圍第1項所述的半導體裝置結構之製造方法，更包括：於該電漿步驟前，使用電漿處理該保護材料層的一表面。
  5. 如申請專利範圍第4項所述的半導體裝置結構之 製造方法，更包括：於處理的步驟後及該電漿步驟前，部分蝕刻該保護材料層。
  6. 一種半導體裝置結構之製造方法，包括：於相鄰之兩間隔構件間的一開口中形成一閘極結構，其中該閘極結構包括一閘極電極層與該些相鄰之兩間隔構件與該閘極電極層間的一閘極介電層；利用非電漿沉積步驟於該閘極電極層上形成一第一保護材料層，其中至少一部份的該閘極介電層從該第一保護材料層露出，使得一間隙形成於該第一保護材料層與該些相鄰之兩間隔構件間；及利用電漿步驟於該第一保護材料層上形成一第二保護材料層以填充該開口，使該第二保護材料層填充該間隙。
  7. 一種半導體裝置結構之製造方法，包括：於一半導體基板上形成複數個間隔構件，其中於該些間隔構件間提供一開口；於該開口中形成一閘極結構，其接觸該些間隔構件的側壁；於該開口中的該閘極結構上形成一保護材料層，其中形成該保護材料層的步驟包括非電漿步驟；及於該保護材料層上沉積一介電材料層，以填充該開口，其中沉積該介電材料層的步驟包括電漿步驟，且其中一部分的該介電材料層位於該些間隔構件的該些側壁與該保護材料層的側壁間。
  8. 一種半導體裝置結構，包括：一閘極結構，位於一半導體基板上，其中該閘極結構包括一 閘極電極層與一閘極介電層，該閘極介電層覆蓋該閘極介電層的一底表面與側壁；複數個間隔構件，接觸該閘極結構的側壁並從該閘極電極層的一頂表面凸出；一第一保護層，位於該閘極電極層上及該些間隔構件間；及一介電層，位於該第一保護層上及該些間隔構件間，其中一部份的該介電層位於該些間隔構件的側壁與該第一保護層的側壁間。
  9. 一種半導體裝置結構，包括：一第一保護材料層，位於一閘極結構上；一第二保護材料層，位於該第一保護材料層上；一介電材料層，位於該第二保護材料層上，其中該第一保護材料層的側壁與該第二保護材料層的側壁接觸該介電材料層；及相鄰之兩間隔構件，接觸該閘極結構的側壁與該介電材料層的側壁。
  10. 一種半導體裝置結構，包括：相鄰之兩間隔構件；一閘極結構，包括一閘極電極層與一閘極介電層，該閘極介電層接觸並位於該閘極電極層與該些相鄰之兩間隔構件間；一第一保護材料層，位於該閘極電極層上，其中至少一部份的該閘極介電層之一頂表面從該第一保護材料層露出；及一第二保護材料層，覆蓋該第一保護材料層的一頂表面與側壁，其中該第二保護材料層具有介於該第一保護材料層與該 些相鄰之兩間隔構件間的側壁。
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