TWI704620B - 積體電路的製造方法 - Google Patents

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TWI704620B
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程仲良
吳俊毅
子韋 方
趙皇麟
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供了形成具有設置於通道區及閘極結構之間的界面層的積體電路裝置的方法的範例。在一些範例中，此方法包含接收具有基板及鰭片的工件，且鰭片具有設置於基板上的通道區。界面層形成於鰭片的通道區上，且閘極介電層形成於界面層上。第一蓋層形成於閘極介電層上，且第二蓋層形成於第一蓋層上。對工件進行退火處理，此工件被配置為造成第一材料從第一蓋層擴散進入閘極介電層。第一蓋層及第二蓋層的形成以及退火處理可以進行於製造機台的相同腔體中。

Description

積體電路的製造方法
本發明實施例是關於半導體技術，特別是關於一種包含界面層之積體電路。
半導體積體電路產業經歷了快速成長。積體電路演進期間，功能密度（即單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（即可使用生產製程創建的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。然而，每次反覆的縮小尺寸將為設計與生產帶來更大的挑戰。透過這些領域的進展，使更為複雜的設計得以精確與可靠的方式所製造。
例如，用於形成電晶體的閘極結構的材料及技術已持續在演進。演進至高水平時，閘極結構可以包含導體及將導體與電晶體的通道區分離的閘極介電質。氧化矽係一種普遍的閘極介電質。雖然薄化（thinning）氧化矽閘極介電質能增進通道電流且增進電晶體的切換速度，較薄的閘極介電質也更容易穿隧（tunneling）且具有較大的閘極漏電（gate leakage）。由於這些原因及其他原因，為了更佳的電晶體效能，氧化矽的閘極介電質已部分地被高介電常數（high-k）介電材料所取代。然而，高介電常數介電材料可能難以製造並且容易有缺陷，特別是在它們與其他材料的界面。
本發明實施例提供一種積體電路的製造方法，包含：接收工件，工件具有基板及設置於基板上的鰭片，其中鰭片具有定義於其中的通道區；形成界面層於鰭片的通道區上；形成閘極介電層於界面層上；形成第一蓋層於閘極介電層上；形成第二蓋層於第一蓋層上；以及進行退火處理於工件，退火處理被配置為造成第一材料從第一蓋層擴散進閘極介電層。
本發明實施例提供一種積體電路的製造方法，包含：接收工件，工件包含：基板；設置於基板上的半導體鰭片；以及一對設置於半導體鰭片上的介電部件，使得閘極溝槽延伸於此對介電部件之間；形成界面層於閘極溝槽中的基板上；形成高介電常數閘極介電質於閘極溝槽中的界面層上；形成第一蓋層於閘極溝槽中的高介電常數閘極介電質上；形成第二蓋層於閘極溝槽中的第一蓋層上；以及進行退火處理於工件，其中退火處理被配置為從界面層拉出氧。
本發明實施例提供一種積體電路的製造方法，包含：接收基板，基板具有通道區於其上；形成界面層於通道區上；形成閘極介電質於界面層上；形成第一蓋層於閘極介電質上；形成第二蓋層於第一蓋層上，第二蓋層具有不同於第一蓋層的成份；進行第一退火處理於具有第二蓋層的基板，其中第一退火處理被配置為從第一蓋層擴散氮進入閘極介電質；形成第三蓋層於第二蓋層上；進行第二退火處理於具有第三蓋層的基板；以及移除第二蓋層及第三蓋層。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，在以下揭露中連接且/或耦合至另一個元件的元件的形成可能包含元件直接接觸的實施例，也可能包含額外的元件形成且插入於元件之間，使得元件可能不直接接觸的實施例。
再者，其中可能用到與空間相對用詞，例如「較低的」、「較高的」、「水平」、「垂直」、「在……之上」、「上方」、「在……之下」、「下方」、「上」、「下」、「上方」、「頂」、「底」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
最基本的電晶體可以包含摻雜的半導體來形成被通道區分離的源極/汲極部件。閘極結構設置於通道區上且包含閘極電極及分離閘極電極和通道區的閘極介電質。儘管可以使用任何適合的閘極介電質，本發明實施例的許多範例使用高介電常數（high-k）閘極介電質來減少漏電流、降低臨界電壓（threshold voltage）、及/或最佳化電晶體的操作。
然而，如果直接塗覆於通道區的半導體，一些高介電常數材料可能不會形成均勻、無缺陷的界面。為了解決此問題，可以在沉積高介電常數材料前形成界面層於半導體上。界面層可以減少氧空缺及其他高介電常數材料中的缺陷，特別是位在界面的缺陷。界面層也可以增進熱穩定性、減少通過高介電質材料的穿隧、及增進通過通道區的載子遷移率。然而，這些效益必須和代價之間作權衡。界面層貢獻了閘極電容且減少了裝置的回應性（responsiveness）。在一些範例中，隨著界面層變厚，通過通道區的裝置電流及切換速度會減少。
由於這些原因及其他原因，本發明實施例的技術形成介於通道區及高介電常數閘極介電質之間的界面層，並防止意外的（unintended）氧化，否則界面層的厚度會增加。也有一些範例將氧擴散出界面層來減少界面層的厚度。在這些範例及其他範例中，此技術對界面層提供了精準的控制來允許製造商平衡界面層的代價及效益以提供增進的裝置效能、均勻度、及可靠度。然而，除非另有說明，否則沒有實施例需要提供任何特定的優點。
本發明實施例的技術可以用於形成各種平面及非平面裝置。第1A至15圖描述了鰭式場效電晶體（Fin-like Field Effect Transistors，FinFET）及其形成方法的範例。在這方面，根據本發明實施例的各個面向，第1A及1B圖係製造包含具有界面層的閘極結構的半導體裝置的方法100的流程圖。額外的步驟可以在方法100之前、期間、及之後提供，且所描述的某些步驟可以在其他方法100的實施例中被取代或刪除。
根據本發明實施例的各個面向，第2圖係進行方法100的工件200的透視圖。根據本發明實施例，第3至15圖係在製造方法中的不同階段沿第一剖面（第2圖的面202）截取的工件的剖面圖。為了清楚且更好說明本發明實施例的概念，第2至15圖已被簡化。可以結合額外的部件於工件200中，且以下所描述的某些部件可以在工件200的其他實施例中被取代或刪除。
參照第1A圖的步驟102及第2圖，其中接收了工件200。工件200包含將在其上形成裝置的基板206。在各種範例中，基板206包含元素（單一元素）半導體，例如晶體結構的矽（silicon）或鍺（germanium）；化合物半導體，例如碳化矽（silicon carbide）、砷化鎵（gallium arsenic）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）、及/或銻化銦（indium antimonide）；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；非半導體材料，例如鈉鈣玻璃（soda-lime glass）、熔矽石（fused silica）、熔融石英（fused quartz）、及/或氟化鈣（CaF2 ）；及/或其組合。
基板206可以在成份上是均質的或可以包含不同的層，其中某些層可以選擇性蝕刻來形成膜。這些層可以具有相似或不同的成份，且在各種實施例中，某些基板的層具有非均勻的成份來造成裝置應變並因此調整裝置效能。層狀基板的範例也包含絕緣體上覆矽（silicon-on-insulator，SOI）基板206。在一些這樣的範例中，絕緣體上覆矽基板206的絕緣體層包含半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、及/或其他適合的絕緣體材料。
在一些範例中，將形成於基板206上的裝置自基板206延伸。例如，鰭式場效電晶體及/或其他非平面裝置可以形成於設置於基板206上的裝置鰭片（device fins）208上。裝置鰭片208代表任何凸起的（raised）部件，包含鰭式場效電晶體裝置鰭片208也包含用於在基板206上形成其他凸起的主動元件及被動元件的鰭片208。鰭片208可以藉由蝕刻部分基板206、藉由沉積各種層於基板206上並蝕刻這些層、及/或藉由其他適合的技術來形成。例如，鰭片208可以利用一或多道光微影製程來圖案化，包含雙重圖案化（double-patterning）或多重圖案化（multi-patterning）製程。普遍上來說，雙重圖案化或多重圖案化製程結合了光微影及自對準（self-aligned）製程，允許創造出的圖案具有，例如小於利用單一、直接光微影製程所獲得的節距的節距。例如，在一個實施例中，形成犧牲（sacrificial）層於基板上且利用光微影製程圖案化。間隔物（spacers）係利用自對準製程形成於圖案化的犧牲層旁邊。接著犧牲層被移除，而留下的間隔物可以接著用於圖案化鰭片。
鰭片208可以在成份上和基板206相似或不同。例如，在一些實施例中，基板206主要包含矽，而鰭片208包含一或多層，這些層主要是鍺或矽鍺半導體。在一些實施例中，基板206包含矽鍺半導體，而鰭片208包含一或多層矽鍺半導體，其具有不同的矽對鍺的比例。
鰭片208可以在物理上或電性上被隔離部件210（例如淺溝槽隔離部件（shallow trench isolation features，STIs））分離彼此。在各種範例中，隔離部件210包含介電材料，例如半導體氧化物、半導體氮化物、半導體碳化物、氟矽酸鹽玻璃（FluoroSilicate Glass，FSG）、低介電常數介電材料、及/或其他適合的介電材料。
每個裝置鰭片208可以包含任意數目的電路裝置，例如鰭式場效電晶體，其中每個都包含一對相對的源極/汲極部件212，其被通道區214分離。源極/汲極部件212可以包含半導體（例如Si、Ge、SiGe等）及一或多種摻質，例如P型摻質（例如硼、BF2 、或銦）或N型摻質（例如磷或砷）。相似地，通道區214可以包含半導體及一或多種和源極/汲極部件212相反類型（opposite type）的摻質。
通過通道區214的載子（在n-通道鰭式場效電晶體中為電子，在p-通道鰭式場效電晶體中為電洞）流係藉由施加電壓於在通道區214旁邊且包圍通道區214的閘極結構來控制。為了避免隱蔽其他元件，閘極結構的位置係藉由第2圖中的透明標記216來指示。
參照第3圖，更詳細地呈現了一部分接收的工件200。工件200包含設置於鰭片208的通道區214上的佔位（placeholder）閘極結構302。當功能性（functional）閘極結構的材料對生產製程敏感或難以圖案化時，可以在一些生產製程中使用多晶矽（polysilicon）、介電質、及/或其他抗障性（resilient）材料的佔位閘極結構302。佔位閘極結構302接著被移除，在閘極後製（gate-last）製程中被功能性閘極（例如界面層、閘極介電層、閘極等）的元件取代。直到這個階段，佔位閘極結構302為功能性閘極保留一個空間，並為其他要施加的材料提供一個框架。
例如，側壁間隔物304係設置於佔位閘極結構302的側表面。在各種範例中，側壁間隔物304包含一或多層適合的材料，例如介電材料（例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體碳氮氧化物等）、旋塗式玻璃（Spin On Glass，SOG）、四乙基正矽酸鹽（tetraethylorthosilicate，TEOS）、電漿輔助化學氣相沉積氧化物（Plasma Enhanced Chemical Vapor Deposition oxide，PE-oxide）、高深寬比製程（High-Aspect-Ratio-Process，HARP）形成的氧化物、及/或其他適合的材料。在一個這樣的實施例中，每一個側壁間隔物304都包含氧化矽（silicon oxide）之第一層、設置於第一層上的氮化矽（silicon nitride）之第二層、及設置於第二層上的氧化矽之第三層。在實施例中，側壁間隔物304的每一層都具有介於約1奈米至約10奈米的厚度。
工件200也可以包含設置於側壁間隔物304旁邊及源極/汲極部件212上的接觸蝕刻停止層（contact-etch stop layer，CESL）。接觸蝕刻停止層306可以包含介電質（例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物等）及/或其他適合的材料，且在各種實施例中，接觸蝕刻停止層306包含SiN、SiO、SiON、及/或SiC。在一些範例中，接觸蝕刻停止層306具有介於約1奈米至約50奈米的厚度。
層間介電（Inter-Level Dielectric，ILD）層308係設置於工件200的接觸蝕刻停止層306及源極/汲極部件212上。層間介電層308係作為支撐且隔離導線（conductive trace）的絕緣體。在後續製程中，多個層間介電層308沉積於彼此之上來形成多層互連結構，其電性互連工件200的元件（例如源極/汲極部件212及功能性閘極結構）。每一層層間介電層308可以包含介電材料（例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物等）、旋塗式玻璃、氟矽玻璃（fluoride-doped silicate glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、Black Diamond®、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳（amorphous fluorinated carbon）、聚對二甲苯（parylene）、BCB、SiLK®、及/或其組合。
參照第1A圖的步驟104及第4圖，進行了選擇性移除佔位閘極結構302的蝕刻製程。移除佔位閘極結構302，留下側壁間隔物304、接觸蝕刻停止層306、及層間介電層308定義出閘極凹槽402，在其中形成功能性閘極結構。蝕刻製程可以包含任何適合的蝕刻技術，例如濕蝕刻、乾蝕刻、反應性離子蝕刻（Reactive Ion Etching，RIE）、灰化（ashing）、及/或其他蝕刻方法。在一些實施例中，蝕刻製程包含利用氧基蝕刻劑、氟基蝕刻劑、氯基蝕刻劑、溴基蝕刻劑、碘基蝕刻劑、其他適合的蝕刻氣體或電漿、及/或其組合的乾蝕刻。在一些實施例中，蝕刻製程包含利用不同的蝕刻劑的多重階段，這些蝕刻劑被選用於蝕刻特定的佔位閘極結構材料（例如第一階段選擇性蝕刻介電質閘極蓋（dielectric gate cap），第二階段選擇性蝕刻多晶矽佔位閘極等）。
參照第1A圖的步驟106及第5圖，形成界面層502於閘極凹槽402中的通道區214的頂表面及側表面。界面層502可以包含任何適合的材料，例如介電質（例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體碳氮氧化物等）或其他適合的材料。界面層502可以藉由化學氧化（chemical oxidation）、熱氧化、原子層沉積（Atomic Layer Deposition，ALD）、化學氣相沉積（Chemical Vapor Deposition，CVD）、及/或其他適合的技術來形成。因此，在一些實施例中，界面層502包含藉由熱氧化形成的氧化矽及/或矽-鍺（silicon-germanium）氧化物。界面層502可以形成任何適合的厚度且在各種範例中係介於約5埃至約20埃厚。可以調整一些之後的製程來避免因為例如通道區214無預期的氧化而導致界面層502再成長。因此，在完成的工件200中的界面層502的厚度可以和步驟106結束時的厚度實質上相同。在其他範例中，之後的製程實際上會使界面層502變薄，使得在完成的工件200中界面層502的厚度小於步驟106結束時的厚度。
參照第1A圖中的步驟108及第5圖，閘極介電層504形成於閘極凹槽402中的界面層502上。特別是，閘極介電層504可以覆蓋界面層502，且也可以沿著側壁間隔物304的垂直側表面垂直延伸。
閘極介電層504的適合材料通常以其相對於氧化矽的介電常數（k）為特徵。閘極介電層504可以包含高介電常數介電材料，例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯（zirconium oxide，ZrO2 ）、氧化鑭（lanthanum oxide，La2 O3 ）、氧化鈦（titanium oxide，TiO2 ）、氧化釔（yttrium oxide，Y2 O3 ）、鈦酸鍶（strontium titanate，SrTiO3 ）、氧化鋁（aluminum oxide）、二氧化鉿-氧化鋁（hafnium dioxide-alumina，HfO2 -Al2 O3 ）摻合物、其他適合的高介電常數材料、及/或其組合。和氧化矽閘極介電層相比，高介電常數閘極介電層504可以更厚，藉此減少閘極和通道區214之間的穿隧、減少漏電流、避免介電崩潰、及增加電晶體的壽命。此外，因為高介電常數閘極介電層504整體上可以更厚，調整各個電晶體的參數（例如藉由調整閘極介電層504的厚度來調整工作電壓或臨界電壓）變得更容易。
然而，閘極介電層504並非限定於高介電常數介電材料。閘極介電層504可以另外或替代地包含其他介電質，例如氮化矽、氮氧化矽、碳化矽、非晶碳（amorphous carbon）、四乙基正矽酸鹽、其他適合的介電材料、及/或其組合。
閘極介電層504可以藉由任何適合的技術來形成，例如原子層沉積、電漿輔助原子層沉積（Plasma Enhanced ALD，PEALD）、化學氣相沉積、或電漿輔助化學氣相沉積。閘極介電層504可以形成至任意的厚度，且在一些範例中，閘極介電層504具有介於約10埃至約30埃的厚度。
參照第1圖的步驟110及第6圖，第一蓋層602形成於凹槽402中的閘極介電層504上。第一蓋層602可以覆蓋閘極介電層504的水平表面及垂直表面（沿著側壁間隔物304延伸）。
第一蓋層602可以包含任何適合的保護性（protective）材料，包含金屬（例如W、Al、Ta、Ti、Ni、Cu、Co等）、金屬氮化物、及/或金屬矽氮化物（metal silicon nitrides）。在各種這樣的實施例中，第一蓋層602包含TiSiN及/或TiN。在第一蓋層602包含氮（nitrogen）的範例中，第一蓋層602可以作為鈍化（passivation）處理中的氮源（source），其中氮擴散進入閘極介電層504的高介電常數介電材料來補償（compensate）高介電常數材料中的氧空缺。
第一蓋層602可以透過原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積（Physical Vapor Deposition，PVD）、及/或其他適合的沉積製程來沉積。特別是，沉積製程可以在無氧的環境中進行以避免通道區214的穿透氧化（penetrating oxidation），此穿透氧化可能會增加界面層502的厚度。在一些範例中，第一蓋層602係利用原子層沉積在約400℃至約550℃的溫度及約3托至約30托的壓力下來沉積（利用TiCl4 及NH3 作為前區物）。沉積製程可以被配置為生產任何適合的厚度的第一蓋層602，且在各種範例中，第一蓋層602具有介於約10埃至約20埃的厚度。
參照第1A圖的步驟112及第6圖，第二蓋層604形成於溝槽402中的第一蓋層602上。在這方面，第二蓋層604可以保形地（conformally）形成來覆蓋第一蓋層602的水平表面及垂直表面。
第二蓋層604可以包含任何適合的保護性的材料，包含金屬、半導體、及其氮化物。第二蓋層604可以和第一蓋層602有相同或不同的成份。在一些實施例中，第二蓋層604包含非晶矽。在一些實施例，第二蓋層604包含鋁（aluminum）及/或鋁化合物（aluminum compounds）。
第二蓋層604可以透過原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、及/或其他適合的沉積製程來沉積。在一個這樣的範例中，第二蓋層604包含矽且係藉由矽烷（silane，SiH4 ）浸入（soak）處理來沉積，其中矽烷是在約400℃至約550℃的溫度及約3托至約30托的壓力下引進。和第一蓋層602的沉積相似，沉積製程可以在無氧的環境下進行以避免通道區214的穿透氧化，此穿透氧化可能會增加界面層502的厚度。為了更減少非預期的氧化的機會，第一蓋層602及第二蓋層604的沉積可以在相同的機台且/或機台的相同腔體（即原位沉積）中進行。在相同的機台且/或腔體中進行沉積將避免在轉移工件200時的非預期的氧化或其他和環境之間的反應。沉積製程可以被配置為生產任何適合的厚度的第二蓋層604，且在各種範例中，第二蓋層604具有介於約5埃至約10埃的厚度。
參照第1A圖的步驟114及第7圖，對工件200進行了金屬後退火（Post-Metal Anneal，PMA）處理。金屬後退火處理被配置為造成氮從第一蓋層602擴散進入閘極介電層504的高介電常數介電材料。更詳細地說，閘極介電層504形成後可能在介電材料中具有氧空缺所產生的缺陷。這些缺陷可能會導致臨界電壓變化，且可能會妨害裝置的可靠性。藉由將原子（例如氮）從第一蓋層602及/或退火環境中驅動至閘極介電質來填充空缺，這些缺陷可以被解決（即閘極介電質可以被鈍化）。
金屬後退火處理可以在任何適合的溫度下進行任何適合的時間。在一些範例中，金屬後退火處理包含加熱工件200到約600℃至約800℃之間，以浸入NH3 氛圍的環境下約10秒至約60秒，並在約850℃至約950℃的溫度之間進行尖峰式退火（spike annealing）。
和步驟110及112相似，金屬後退火處理可以在無氧的環境下進行以避免通道區214的穿透氧化，此穿透氧化可能會增加界面層502的厚度。為了更減少非預期的氧化的機會，第一蓋層602及第二蓋層604的沉積可以在和沉積第一蓋層602及/或第二蓋層604時相同的機台且/或腔體（即原位沉積）中進行。
除了擴散氮進入閘極介電層504，金屬後退火處理可以造成界面層502中的氧往外擴散進入第二蓋層604。如此一來，界面層502可以在步驟114的最後變得比在步驟106中沉積時更薄。依此方式，本技術可以不只是避免界面層502的厚度增加，方法100實際上可以減少界面層502的厚度。例如，界面層502可以在沉積時介於約5埃至約20埃厚，且可以在步驟114的最後維持在約5埃至約20埃厚。
參照第1A圖的步驟116及第8圖，第三蓋層702形成於閘極凹槽402中的第二蓋層604上。第三蓋層702可以保形地覆蓋第二蓋層604的水平表面及垂直表面。
第三蓋層702可以包含任何適合的保護性的材料，包含金屬、半導體、及其氮化物。第三蓋層702可以和第一蓋層602及第二蓋層604有相同或不同的成份。在一些實施例中，第三蓋層702實質上和第二蓋層604相似且包含非晶矽。在一些實施例中，第三蓋層702實質上和第二蓋層604相似且包含鋁及/或鋁化合物。
第三蓋層702可以透過原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、及/或其他適合的沉積製程來沉積，且在一個範例中，包含透過化學氣相沉積在約350至約500的溫度及0.3托至約30托的壓力下，利用Si2 H6 作為前驅物來沉積的非晶矽。因為第二蓋層604的存在，其他閘極結構的材料可以不再需要防止氧氣。因此，第三蓋層702的沉積製程可以在不同的腔體或機台中進行。腔體或機台間的轉移可以代表工件200自從沉積第一蓋層602後第一次暴露在未受控制的環境下。
沉積製程可以被配置為產生任意適合的厚度的第三蓋層702。在一些範例中，第三蓋層702具有介於約20埃至約50埃的厚度，且實質上比第二蓋層604（在這些範例中具有約10埃至約20埃的厚度）還厚。在一些範例中，第三蓋層702具有約10埃至約20埃的厚度，實質上為和第二蓋層604相同的厚度。
參照第1B圖的步驟118及第9圖，對工件進行蓋後退火（Post-Cap Annealing，PCA）處理。和金屬後退火處理相似，蓋後退火處理可以被配置為造成氮從第一蓋層602及/或退火環境擴散進入閘極介電層504的高介電常數介電材料，且可能造成界面層502中的氧往外擴散進入第二蓋層604及/或第三蓋層702。如此一來，界面層502可以在步驟118的最後變得比在步驟106中沉積時更薄。例如，界面層502可以在沉積時介於約5埃至約20埃厚，且可以在步驟118的最後維持在約5埃至約20埃厚。
蓋後退火處理可以在任何適合的溫度下進行任何適合的時間，且可以和步驟114的金屬後退火實質上相似地被實施。在一些範例中，蓋後退火處理包含加熱工件200到約600℃至約800℃之間，以浸入N2 氛圍的環境下約10秒至約60秒，並在約850℃至約950℃的溫度之間進行尖峰式退火（spike annealing）。
參照第1B圖的步驟120及第10圖，對工件200進行蝕刻製程來移除第二蓋層604及第三蓋層702。蝕刻製程可以包含任何適合的蝕刻技術，例如濕蝕刻、乾蝕刻、反應性離子蝕刻、灰化、及/或其他蝕刻方法。蝕刻製程可以利用任何適合的蝕刻劑，且可以選擇技術及蝕刻劑化學性質來選擇性地蝕刻第二蓋層604及第三蓋層702而不會顯著地蝕刻任何周圍的材料，例如第一蓋層602的材料。
值得注意的是，某些蝕刻技術及材料可能會在第一蓋層602的最上表面上留下第二蓋層604的殘留物。在一些範例中，特別是與含氮高介電常數閘極介電層504（例如原子層沉積TiN且具有小於約2.3原子百分比的氮）結合使用時，來自含矽的第二蓋層的矽殘留物會留在第一蓋層602的最上表面上。
接著可以沉積組成閘極的金屬層。雖然用於工件200的pMOS及nMOS電晶體的界面層502、閘極介電層504、及上方的蓋層可以實質上相同，閘極的某些金屬層可能會不一樣。因此，第11至15圖繪示了工件200的用於形成pMOS電晶體的第一區902及用於形成nMOS電晶體的第二區904。
參照第1B圖的步驟122及第11圖，阻障層906形成於pMOS區902及nMOS區904的閘極凹槽402中的第一蓋層602上。阻障層906可以包含任何適合的材料，包含金屬及金屬氮化物，例如Ta、TaN、Ti、TiN、W、Ru、或其組合。阻障層906的材料可以基於它們對於擴散進入第一蓋層602、閘極介電層504、及側壁間隔物304的抗障性（resilience）來選擇。阻障層906可以藉由任何適合的技術來沉積，包含原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積（例如濺鍍（sputtering））、及/或其組合。
參照第1B圖的步驟124及第12至14圖，一或多層功函數層形成於阻障層906上的凹槽402中。基於閘堆疊（gate stack）所對應的裝置的類型，適合的功函數層材料包含N型及/或P型功函數材料。例示性的P型功函數材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他適合的P型功函數材料、及/或其組合。例示性的N型功函數材料包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的N型功函數材料、及/或其組合。功函數層可以藉由任何適合的技術來沉積，包含原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、及/或其組合。
在一個範例中，如第12圖所繪示，P型功函數層1002(例如TiN)沉積於pMOS區902及nMOS區904的閘極凹槽402中。沉積之後，pMOS區902中的P型功函數層1002的部分可以藉由光阻及/或其他抗蝕材料來保護，而nMOS區904中的部分將被暴露。nMOS區904中的P型功函數層1002的暴露部分可以接著在蝕刻製程中被蝕刻，此蝕刻製程被配置為避免顯著蝕刻周圍的材料，例如阻障層906。如第13圖所繪示，這可以讓pMOS區中的P型功函數層1002的部分不被蝕刻。任何殘留的抗蝕材料可以在蝕刻之後被移除。
接續此範例，如第14圖所繪示，N型功函數層1202(例如TiAlC)沉積於pMOS區902及nMOS區904的閘極凹槽402中。N型功函數層1202可以被允許在pMOS區902中留下，因為和通道區214較近的P型功函數層1002可以控制閘極結構的功函數。
參照第1B圖的步驟126及第14圖，第四蓋層1204形成於閘極凹槽402中的功函數層1002及1202上。第四蓋層1204可以包含任何適合的保護性材料，包含金屬、金屬氮化物、及/或金屬矽氮化物，且在一個範例中，第四蓋層1204包含TiN。第四蓋層1204可以藉由任何適合的技術來沉積，包含原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、及/或其組合。
參照第1B圖的步驟128及第14圖，黏著層（glue layer）1206形成於閘極凹槽402中的第四蓋層1204上。黏著層1206可以包含任何適合的材料以增強層之間的附著力，且可以包含金屬、金屬氮化物、及/或金屬矽氮化物，且在一個範例中，黏著層1206包含鎢（tungsten）。黏著層1206可以藉由任何適合的技術來沉積，包含原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、及/或其組合。在一個實施例中，含鎢的黏著層1206係利用原子層沉積在無氟沉積製程中形成。
參照第1B圖的步驟130及第14圖，電極填充物1208形成於黏著層1206上的凹槽402中。電極填充物1208可以包含任何適合的材料，包含金屬、金屬氧化物、金屬氮化物、及/或其組合，且在一個範例中，電極填充物1208包含鎢。電極填充物1208可以藉由任何適合的技術來沉積，包含原子層沉積、電漿輔助原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、及/或其組合。
參照第1B圖的步驟132及第15圖，可以進行化學機械平坦化/拋光（Chemical Mechanical Planarization/Polishing，CMP）處理來移除閘極結構1302外的材料（例如閘極介電層504、第一蓋層602、阻障層906、功函數層1002及1202、第四蓋層1204、黏著層1206、電極填充物1208等的材料）。
參照第1B圖的步驟134，提供工件200用於進一步製造。在各種範例中，進一步製造包含形成電性耦合至閘極結構1302及源極/汲極部件212的接觸件、形成剩下的電氣互連結構、切割、封裝、及其他製程。
根據本發明實施例的各個面向，第16圖係一個例示性工件的材料成份的圖1600。工件可以實質上和第2至15圖的工件200相似，且可以藉由第1A至1B圖的方法100來形成。圖1600可以藉由能量色散光譜（Energy Dispersive Spectroscopy，EDS）或其他適合的技術來產生且包含代表位置的第一軸1602及代表對應到特定材料的訊號強度的第二軸1604。訊號1606對應到矽、訊號1608對應到鉿（hafnium）、訊號1610對應到鈦（titanium）、訊號1612對應到鉭（tantalum）、訊號1614對應到鎢。任何給定的技術都可能對於某種材料比其他材料更敏感，因此訊號1606至1614的大小可能無法直接比較。然而，藉由比較一個給定的訊號的變化，可以確定其對應到的材料在給定的位置上的相對含量。
在範例中，圖1600具有第一區1616，其對應至基板206及界面層502。第一區1616主要是矽。第二區1618對應至閘極介電層504且主要是鉿及矽和一些鉭。第三區1620對應至第一蓋層602且主要是TiN形式的鈦。如上所述，在步驟120的內容中，工件可能在介於第一蓋層602及阻障層906之間的第四區1622中包含矽殘留物。第五區1624對應至阻障層906且包含TaN形式的鉭及一些鈦。
圖1600具有第六區1626，其對應至閘堆疊（例如P型功函數層1002、N型功函數層1202、第四蓋層1204、黏著層1206、電極填充物1208等）的導體。第六區1626包含鈦及鎢。
因此，本發明實施例提供了用於形成積體電路裝置的改良方法的範例，此積體電路裝置在通道區及閘極介電質之間具有改良的界面層。在一些實施例中，製造積體電路的方法包含接收工件，此工件具有基板及具有設置於基板上的通道區的鰭片。界面層形成於鰭片的通道區上，且閘極介電層形成於界面層上。第一蓋層形成於閘極介電層上，而第二蓋層形成於第一蓋層上。進行退火處理於工件，退火處理被配置為造成第一材料從第一蓋層擴散進閘極介電層。在一些這樣的實施例中，第一蓋層及第二蓋層的形成係進行於製造機台的第一腔體。在一些這樣的實施例中，退火處理係進行於製造機台的第一腔體。在一些這樣的實施例中，退火處理被配置為造成氧從界面層擴散出來。在一些這樣的實施例中，第二蓋層的厚度實質上和第三蓋層的厚度相同。在一些這樣的實施例中，第三蓋層具有實質上和第二蓋層相同的成份。在一些這樣的實施例中，第二蓋層包含非晶矽及/或鋁。在一些這樣的實施例中，第一蓋層包含金屬氮化物，且第一材料包含氮。
如上述的實施例，其中第一蓋層及第二蓋層的形成係進行於製造機台的第一腔體。如上述的實施例，其中退火處理係進行於製造機台的第一腔體。如上述的實施例，其中退火處理被配置為造成氧從界面層擴散出來。如上述的實施例，其中退火處理係第一退火處理，積體電路的製造方法還包含：形成第三蓋層於第二蓋層上；以及進行第二退火處理於工件。如上述的實施例，其中第二退火處理被配置為造成氧從界面層擴散出來。如上述的實施例，其中第二蓋層的厚度實質上和第三蓋層的厚度相同。如上述的實施例，其中第三蓋層具有實質上和第二蓋層相同的成份。如上述的實施例，其中第二蓋層包含選自於由非晶矽及鋁所組成之群組的材料。如上述的實施例，其中第一蓋層包含金屬氮化物，且其中第一材料包含氮。
在其他實施例中，方法包含接收工件，此工件包含基板、設置於基板上的半導體鰭片、及一對設置於半導體鰭片上的介電部件，使得閘極溝槽延伸於此對介電部件之間。界面層形成於閘極溝槽中的基板上，且高介電常數閘極介電質形成於閘極溝槽中的的界面層上。此外，第一蓋層形成於閘極溝槽中的高介電常數閘極介電質上，且第二蓋層形成於閘極溝槽中的第一蓋層上。對工件進行退火處理，此退火處理被配置為從界面層拉出氧。在一些這樣的實施例中，第一蓋層的形成、第二蓋層的形成、及退火處理的進行係在製造機台的單一腔體中進行。在一些這樣的實施例中，第一蓋層包含金屬氮化物且退火處理再被配置為從第一蓋層擴散氮進入高介電常數閘極介電質。在一些這樣的實施例中，第二蓋層包含選自由矽及鋁所組成之群組的材料。在一些這樣的實施例中，退火處理為第一退火處理，且此方法還包含形成第三蓋層於閘極溝槽中的第二蓋層上，並對工件進行第二退火處理，此退火處理被配置為從界面層拉出氧。在一些這樣的實施例中，第二蓋層及第三蓋層被移除，且形成包含界面層、高介電常數閘極介電質、及第一蓋層的閘極結構。
如上述的實施例，其中第一蓋層的形成、第二蓋層的形成、及退火處理係進行於製造機台的單一腔體。如上述的實施例，其中第一蓋層包含金屬氮化物，且退火處理還被配置為從第一蓋層擴散氮進入高介電常數閘極介電質。如上述的實施例，其中第二蓋層包含選自於由矽及鋁所組成之群組的材料。如上述的實施例，其中退火處理係第一退火處理，積體電路的製造方法還包含：形成第三蓋層於閘極溝槽中的第二蓋層上；以及進行第二退火處理於工件，其中第二退火處理被配置為從界面層拉出氧。如上述的實施例，還包含：移除第二蓋層及第三蓋層；以及形成閘極結構，閘極結構包含界面層、高介電常數介電質、及第一蓋層。
在其它實施例中，方法包含接收具有通道區的基板。界面層形成於通道區上，且閘極介電質形成於界面層上。第一蓋層形成於閘極介電質上，且第二蓋層形成於第一蓋層上。第二蓋層具有和第一蓋層不同的成份。對具有第二蓋層的基板進行第一退火處理。第一退火處理被配置為從第一蓋層擴散氮進入閘極介電質。第三蓋層形成於第二蓋層上，且對具有第三蓋層的基板進行第二退火處理。接著第二蓋層及第三蓋層被移除。在一些這樣的實施例中，第一蓋層的形成、第二蓋層的形成、及第一退火處理的進行係進行於製造機台的相同腔體中。在一些這樣的實施例中，第一退火處理的進行再被配置為從界面層拉出氧。在一些這樣的實施例中，第二退火製程的進行再被配置為從介面層拉出氧。
如上述的實施例，其中第一蓋層的形成、第二蓋層的形成、及第一退火處理係進行於製造機台的相同腔體中。如上述的實施例，其中第一退火處理及第二退火處理的進行還被配置為從界面層拉出氧。如上述的實施例，其中第二退火處理的進行還被配置為從界面層拉出氧。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100:方法 102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134:步驟 200:工件 202:面 206:基板 208:裝置鰭片（鰭片） 210:隔離部件 212:源極/汲極部件 214:通道區 216:標記 302:佔位閘極結構 304:側壁間隔物 306:接觸蝕刻停止層 308:層間介電層 402:閘極凹槽 502:界面層 504:閘極介電層 602:第一蓋層 604:第二蓋層 702:第三蓋層 902:第一區 904:第二區 906:阻障層 1002:P型功函數層 1202:N型功函數層 1204:第四蓋層 1206:黏著層 1208:電極填充物 1302:閘極結構 1600:圖 1602:第一軸 1604:第二軸 1606、1608、1610、1612、1614:訊號 1616:第一區 1618:第二區 1620:第三區 1622:第四區 1624:第五區 1626:第六區 N:氮 O:氧
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A及1B圖係根據本發明實施例的各個面向，製造包含具有界面層的閘極結構的半導體裝置的方法的流程圖。 第2圖係根據本發明實施例的各個面向，進行製造方法的工件的透視圖。 第3至15圖係根據本發明實施例的各個面向，在製造方法中的不同階段沿第一剖面截取的工件的剖面圖。 第16圖係根據本發明實施例的各個面向，工件的材料成份的圖表。
200:工件
206:基板
212:源極/汲極部件
214:通道區
304:側壁間隔物
306:接觸蝕刻停止層
308:層間介電層
502:界面層
504:閘極介電層
602:第一蓋層
902:第一區
904:第二區
906:阻障層
1002:P型功函數層
1202:N型功函數層
1204:第四蓋層
1206:黏著層
1208:電極填充物
1302:閘極結構

Claims (13)

  1. 一種積體電路的製造方法，包括：接收一工件，該工件具有一基板及設置於該基板上的一鰭片，其中該鰭片具有定義於其中的一通道區；形成一界面層於該鰭片的該通道區上；形成一閘極介電層於該界面層上；形成一第一蓋層於該閘極介電層上；形成一第二蓋層於該第一蓋層上；進行一退火處理於該工件，該退火處理被配置為造成一第一材料從該第一蓋層擴散進該閘極介電層；形成一第三蓋層於該第二蓋層上；以及進行一第二退火處理於該工件。
  2. 如申請專利範圍第1項所述之積體電路的製造方法，其中該第一蓋層及該第二蓋層的形成係進行於一製造機台的一第一腔體。
  3. 如申請專利範圍第2項所述之積體電路的製造方法，其中該退火處理係進行於該製造機台的該第一腔體。
  4. 如申請專利範圍第1項所述之積體電路的製造方法，其中該退火處理被配置為造成氧從該界面層擴散出來。
  5. 如申請專利範圍第1至4項中任一項所述之積體電路的製造方法，其中該第二退火處理被配置為造成氧從該界面層擴散出來。
  6. 如申請專利範圍第1至4項中任一項所述之積體電路的製造方法，其中該第二蓋層的厚度實質上和該第三蓋層的厚度相同。
  7. 如申請專利範圍第1至4項中任一項所述之積體電路的製造方法，其中該第三蓋層具有實質上和該第二蓋層相同的成份。
  8. 一種積體電路的製造方法，包括：接收一工件，該工件包括：一基板；一半導體鰭片，設置於該基板上；以及一對介電部件，設置於該半導體鰭片上，使得一閘極溝槽延伸於該對介電部件之間；形成一界面層於該閘極溝槽中的該基板上；形成一高介電常數閘極介電質於該閘極溝槽中的該界面層上；形成一第一蓋層於該閘極溝槽中的該高介電常數閘極介電質上，其中該第一蓋層包括一金屬氮化物；形成一第二蓋層於該閘極溝槽中的該第一蓋層上；以及進行一退火處理於該工件，其中該退火處理被配置為從該界面層拉出氧，且該退火處理還被配置為從該第一蓋層擴散氮進入該高介電常數閘極介電質。
  9. 如申請專利範圍第8項所述之積體電路的製造方法，其中該第二蓋層包括選自於由矽及鋁所組成之群組的一材料。
  10. 如申請專利範圍第8項所述之積體電路的製造方法，其中該退火處理係一第一退火處理，該積體電路的製造方法還包括：形成一第三蓋層於該閘極溝槽中的該第二蓋層上；以及進行一第二退火處理於該工件，其中該第二退火處理被配置為從該界面層拉出氧。
  11. 如申請專利範圍第10項所述之積體電路的製造方法，還包括：移除該第二蓋層及該第三蓋層；以及形成一閘極結構，該閘極結構包括該界面層、該高介電常數介電質、及該第一蓋層。
  12. 一種積體電路的製造方法，包括：接收一基板，該基板具有一通道區於其上；形成一界面層於該通道區上；形成一閘極介電質於該界面層上；形成一第一蓋層於該閘極介電質上；形成一第二蓋層於該第一蓋層上，該第二蓋層具有不同於該第一蓋層的成份；進行一第一退火處理於具有該第二蓋層的該基板，其中該第一退火處理被配置為從該第一蓋層擴散氮進入該閘極介電質；形成一第三蓋層於該第二蓋層上；進行一第二退火處理於具有該第三蓋層的該基板；以及移除該第二蓋層及該第三蓋層。
  13. 如申請專利範圍第12項所述之積體電路的製造方法，其中該第一退火處理及該第二退火處理的進行還被配置為從該界面層拉出氧。
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