KR101131308B1 - 양자 우물 채널을 갖는 비평면 트랜지스터의 형성 - Google Patents

양자 우물 채널을 갖는 비평면 트랜지스터의 형성 Download PDF

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Abstract

일 실시예에서, 본 발명은 기판, 기판 상에 형성된 매립 산화물 층, 매립 산화물 층 상에 형성된 SOI(silicon on insulator) 코어, SOI 코어 주위에 래핑된 압축 변형된 양자 우물(QW) 층, 및 QW 층 주위에 래핑된 인장 변형된 실리콘 층을 갖는 장치를 포함한다. 다른 실시예들이 설명되고 청구된다.
매립 산화물 층, SOI 코어, 양자 우물, 인장 변형, 압축 변형

Description

양자 우물 채널을 갖는 비평면 트랜지스터의 형성{FORMING A NON-PLANAR TRANSISTOR HAVING A QUANTUM WELL CHANNEL}
본 발명은 양자 우물(qunatum well) 채널을 갖는 비평면 트랜지스터를 형성하는 방법에 관한 것이다.
실리콘(Si) 기판 상에 박막 릴랙스된(relaxed) 격자 상수 Ⅲ-Ⅳ 반도체들을 현상(develop)시킴으로써 다양한 전자 및 광전자 디바이스들이 인에이블될 수 있다. Ⅲ-Ⅳ 재료들의 성능 이점들을 달성할 수 있는 표면 층들은, InSb(indium antimonide), InGaAs(indium gallium arsenide) 및 InAs(indium arsenide)와 같은, 그러나 이에 한정되지 않는, 매우 높은 이동도의 재료들로부터 제조된 CMOS(complemantary metal oxide semiconductor) 및 양자 우물(QW) 트랜지스터들과 같은 다양한 고성능 전자 디바이스들을 호스팅(host)할 수 있다. 이러한 높은 이동성 QW 채널들은 평면 트랜지스터에는 편입되었지만, 비평면 트랜지스터에는 편입되지 않았다.
도 1은 본 발명의 일 실시예에 따른 디바이스 구조물의 단면도.
도 2는 본 발명의 일 실시예에 따른 구조물의 밴드 다이어그램.
도 3은 본 발명의 일 실시예에 따른 방법의 흐름도.
다양한 실시예들에서, 높은 이동도의 변형된(strained) 양자 우물(QW) 채널은 비평면 MOSFET(metal oxide semiconductor field effect transistor)과 같은 비평면 구조물에 편입될 수 있다. 이러한 비평면 트랜지스터들은 실리콘 구조물, 또는 하부의 산화물 층 상에 형성된 핀(fin)을 포함하고, 또한 게이트 구조물은 실리콘 핀의 주위에 형성될 수 있다. 이러한 방식으로, 뛰어난 정전 제어(eletrostatic control)를 갖는 높은 이동도의 채널들이 최종적인 채널 길이 확장성에 대해 달성될 수 있다. 또한, 공통의 재료 코어를 이용하여 n채널 MOSFET(NMOS)에 대해서는 실리콘 내의 전자 수송을, 그리고 p채널 MOSFET(PMOS)에 대해서는 게르마늄(Ge) 내의 홀 수송을 각각 최적화하기 위하여, 인장 및 압축 변형이 동시에 도입될 수 있다. 또한, 정확하고 충분한 전도 및 가전자대(conduction and valence band) 오프셋들은 전자 및 홀 가둠(confinement)을 제공한다. 게이트 스택을 최외각 코어층의 위에 형성할 수 있도록 하기 위해 최외각 코어층이 실리콘으로 형성될 수 있기 때문에, 실시예들을 이용하여, 트랜지스터들은 종래의 스택 엔지니어링을 이용하여 형성될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디바이스 구조물(10)의 단면도가 도시되어 있다. 도 1에 도시되어 있는 바와 같이, 구조물(10)은 기판(30) 상에 NMOS 또는 PMOS 디바이스들을 형성하는데 사용될 수 있다. 다양한 실시예들에서, 기판(30)은 높은 저항률의 n형 또는 p형의 (100) 오프-오리엔트된(off- oriented) Si 기판일 수 있지만, 본 발명의 범주는 이러한 것에 한정되지 않는다. 도 1에 도시된 바와 같이, 다음으로, 매립 산화물 층(34)이 기판(30) 상에 형성될 수 있다. 다양한 실시예들에서, 매립 산화물 층(34)은 이산화 실리콘(SiO2) 또는 기타 산화물과 같은 적절한 산화물 재료로 형성될 수 있다.
여전히 도 1을 참조하면, 다음으로 SOI(silicon on insulator) 층이 형성될 수 있다. 구체적으로, SOI 층은 퇴적되고(또는 본딩되고) 패터닝되어 SOI 코어(40)를 형성할 수 있고, 이것은 매립 산화물 층(34) 상의 비평면 구조물이다. 이 SOI 코어는 매립 산화물 층(34)의 넓이보다 매우 작은 폭을 갖는 가는 스트립 또는 실리콘 핀으로 형성된다는 것에 유의한다. 이 층도 또한 변형될 수 있다는 것에 유의한다. 도 1에 도시된 바와 같이, 압축 변형된 QW 층(42)이 SOI 코어(40) 주위에 래핑(wrap)될 수 있다. 다양한 실시예들에서, QW 층(42)은 SOI 코어(40) 상에서 선택적으로 성장된 Ge 층일 수 있다. 성장은 증기 증착 방식에 의해 행해질 수 있고 두께는 1나노미터(㎚)에서 20㎚의 범위일 수 있다. 다음으로, 인장 변형된 Si 층(44)이 QW 층(42) 상에 형성될 수 있다. 다양한 실시예들에서, Si 층(44)은 선택적으로 성장되어 QW 층(42) 주위를 래핑할 수 있다. 성장은 증기 증착 방식에 의해 행해질 수 있고 두께는 1㎚에서 20㎚의 범위일 수 있다. 이러한 구성을 이용하여, 홀(전자)들이 이동하고 높은 이동도 전도를 위해서 QW 층(42) 내에 가둬질 수 있다.
여전히 도 1을 참조하면, 다음으로 게이트 유전체 층(46)이 Si 층(44) 위에 형성될 수 있다. 다양한 실시예들에서, 등각의 게이트 유전체 층이 원자 층 퇴적(ALD)을 이용하여 형성되어, Si/Ge/SOI로 형성된 코어의 주위를 래핑할 수 있다. 다양한 실시예들에서, 게이트 유전체 층(46)은 탄소 도핑된 산화물 또는 그밖의 그러한 유전체와 같은 낮은 유전체 상수(low-k) 재료를 이용하여 형성될 수 있다. 게이트 유전체 층(46) 위에, 게이트 전극 층(48)이 형성될 수 있다. 다양한 실시예들에서, ALD 프로세스는 등각의 게이트 전극 층(48)을 형성하는데 사용될 수 있다. 다양한 실시예들에서, 유사한 또는 상이한 전극 재료들이 n채널 및 p채널 MOSFET들에 대해 사용될 수 있다는 것에 유의한다.
도 1의 실시예에서의 이러한 특정 구현과 함께 도시되었지만, 본 발명의 범주는 이러한 것에 한정되지 않는다. 예를 들어, 다른 실시예들에서, 벌크 Si 기판이 적절히 격리되어 사용되어 Si 코어를 형성(즉, 주어진 SOI 기판 위에)할 수 있다. 또한, 순수한 Ge로 형성된 QW 층 대신에, QW 층은 Ge 함량이 높은 실리콘 게르마늄(SiGe)을 압축 변형하여 사용하여 형성될 수 있다. 다양한 실시예들에서, Ge 농도는 약 10%에서 100% 사이일 수 있다. 이러한 방식으로, 보다 두꺼운 QW들이 특정한 응용을 위해 구현될 수 있다. 도 1에는 도시되어 있지 않지만, 완벽하게 완료된 디바이스는 접촉 층으로 형성된 소스 및 드레인 전극들을 더 포함할 수 있다. NMOS 디바이스에 대해서는, 접촉 층이 n+ 도핑될 수 있고, PMOS 디바이스에 대해서는, 접촉 층이 p+ 도핑될 수 있다.
따라서, 다양한 실시예들에서 비평면 트랜지스터 디바이스들이 높은 이동도 재료를 이용하여 형성되어, HEMT(high electron mobility trasistor) 또는 HHMT(high hole mobility transistor) 또는 빠른 스피드와 낮은 전력 소모를 갖는 HHMT(high hole mobility transistor)를 형성할 수 있다. 이러한 디바이스들은 약 562GHz의 스위칭 주파수에서 약 50㎚ 미만의 크기를 가질 수 있다. 이러한 디바이스들은 약 0.5 - 1.0 볼트 사이에서 구동 전류의 심각한 감소 없이 동작할 수 있을 것이다. 또한, 실시예들은 실리콘 기반의 디바이스에 비해 게이트 길이에서 낮은 게이트 지연을 제공할 수 있다.
이제 도 2를 참조하면, 본 발명의 일 실시예에 따른 구조물의 밴드 다이어그램(band diagram)이 도시된다. 도 2에 도시된 바와 같이, 밴드 다이어그램은 상부 라인 전도대(즉, Ec)를 통해, 그리고 하부 라인 가전자대(즉, Ev)를 통해 도시된다. 도 2의 좌측에서 시작하여, 순수한 실리콘일 수 있는 SOI 층이 형성된다. 이 층 위에, 압축 변형 게르마늄 또는 실리콘 게르마늄으로 형성될 수 있는 QW 층이 형성될 수 있다. QW 채널 층은 SOI 코어에 비해 더 작은 밴드갭을 갖도록 형성될 수 있다. QW 채널 층 위에, 상부의 인장 변형된 실리콘 층이 형성될 수 있고, 이것은 일부 실시예들에서 SOI 코어에 비해 더 작은 밴드갭을 갖지만 QW 채널 층에 비해서는 더 큰 밴드갭을 가질 수 있다. 그 후, 도 2에 도시된 바와 같이, 실리콘 층 위에 다른 층들에 비해 더 큰 밴드갭을 갖는 유전체 층이 형성될 수 있다. 도 2에 도시된 바와 같이, Ge 층은 홀을 위한 QW를 제공하고 Si 층은 전자를 위한 QW를 제공한다.
이제 도 3을 참조하면, 본 발명의 일 실시예에 따른 방법의 흐름도가 도시된다. 도 3에 도시된 바와 같이, 방법(100)은 Si 기판 위에 매립 산화물 층을 형성 하는 것에 의해 시작할 수 있다(블록 110). 다음으로, SOI 코어가 매립 산화물 층 위에 형성될 수 있다(블록 120). 예를 들어, 실리콘 층은 퇴적되고(또는 본딩되고) 패터닝되어 SOI 코어를 형성할 수 있다. 그 후, QW 층이 SOI 코어 주위에 래핑될 수 있다(블록 130). 예를 들어, 일 실시예에서 압축 변형된 Ge 또는 SiGe 층이 SOI 코어 상에서 성장할 수 있다. QW 층 위에, QW 층 주위를 래핑하도록 Si 층이 형성될 수 있다(블록 140). 그 후, 게이트 스택이 유전체 층과 게이트 전극을 포함하여, 구조물 위에 형성될 수 있다(블록 150). 다양한 실시예들에서, ALD 프로세스가 수행되어 등각의 게이트 유전체 층과 등각의 게이트 전극을 얻을 수 있다. 이러한 방식으로, 높은 이동도를 갖는 비평면 트랜지스터가 형성될 수 있다.
본 발명은 제한된 수의 실시예들과 함께 설명되었지만, 기술분야에서 숙련된 자들은 이로부터의 다양한 변동들과 변형들을 이해할 수 있을 것이다. 첨부된 클레임은 그러한 모든 변동들과 변형들이 본 발명의 진정한 사상과 범주 내에 속하도록 포함한다는 것이 의도된다.

Claims (12)

  1. 비평면 트랜지스터를 형성하기 위한 장치로서,
    기판;
    상기 기판 상에 직접 형성된 매립 산화물 층;
    상기 매립 산화물 층 상에 직접 형성된 SOI(silicon on insulator) 코어 - 상기 SOI 코어는 상기 매립 산화물 층 상에 실리콘 핀(fin)으로 형성됨 -;
    상기 SOI 코어 주위에 직접 래핑(wrap)된 양자 우물(QW) 층 - 상기 QW 층은 압축 변형되고(compressive strained), 적어도 10%의 Ge 농도를 갖는 실리콘 게르마늄(SiGe)으로 형성됨 - ; 및
    상기 QW 층 주위에 래핑된 실리콘 층 - 상기 실리콘 층은 인장 변형됨(tensile strained) -
    을 포함하는 비평면 트랜지스터 형성 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 실리콘 층 위에 형성된 게이트 유전체 층; 및
    상기 게이트 유전체 층 위에 형성된 게이트 전극 층
    을 더 포함하는 비평면 트랜지스터 형성 장치.
  5. 제4항에 있어서,
    상기 양자 우물 층은 상기 비평면 트랜지스터의 채널을 포함하는 비평면 트랜지스터 형성 장치.
  6. 제5항에 있어서,
    상기 비평면 트랜지스터는 HEMT(high electron mobility transistor) 또는 HHMT(high hole mobility transistor)를 포함하는 비평면 트랜지스터 형성 장치.
  7. 비평면 트랜지스터를 형성하기 위한 방법으로서,
    기판 상에 매립 산화물 층을 직접 형성하는 단계;
    상기 매립 산화물 층 상에 SOI 코어를 직접 형성하는 단계 - 상기 SOI 코어는 좁은 실리콘 스트립(strip)을 포함함 -;
    상기 SOI 코어 주위에 직접 래핑된, 압축 변형된 양자 우물(QW) 층을 형성하는 단계 - 실리콘 게르마늄(SiGe)의 상기 QW 층은 적어도 10%의 Ge 농도를 가짐 - ; 및
    상기 QW 층 주위에 직접 래핑된 실리콘 층을 형성하는 단계 - 상기 실리콘 층은 인장 변형됨 -
    를 포함하는 비평면 트랜지스터 형성 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 양자 우물 층은 상기 비평면 트랜지스터의 채널을 포함하는 비평면 트랜지스터 형성 방법.
  10. 제9항에 있어서,
    상기 비평면 트랜지스터는 HEMT(high electron mobility transistor) 또는 HHMT(high hole mobility transistor)를 포함하는 비평면 트랜지스터 형성 방법.
  11. 제7항에 있어서,
    상기 실리콘 층 위에 게이트 유전체 층을 형성하는 단계; 및
    상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
    를 더 포함하는 비평면 트랜지스터 형성 방법.
  12. 제11항에 있어서,
    상기 게이트 유전체 층과 상기 게이트 전극 층을 원자 층 퇴적(atomic layer deposition) 프로세스를 이용하여 형성하는 단계를 더 포함하는 비평면 트랜지스터 형성 방법.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101505494B1 (ko) * 2008-04-30 2015-03-24 한양대학교 산학협력단 무 커패시터 메모리 소자
US7915642B2 (en) 2008-12-30 2011-03-29 Intel Corporation Apparatus and methods for forming a modulation doped non-planar transistor
JP2010199377A (ja) * 2009-02-26 2010-09-09 Panasonic Corp トランジスタ実装体及びその製造方法
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
US8455860B2 (en) 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) * 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8440998B2 (en) 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8368052B2 (en) 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
US8633470B2 (en) 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
US8575653B2 (en) 2010-09-24 2013-11-05 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
US8890207B2 (en) * 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US9368502B2 (en) * 2011-10-17 2016-06-14 GlogalFoundries, Inc. Replacement gate multigate transistor for embedded DRAM
KR101805634B1 (ko) * 2011-11-15 2017-12-08 삼성전자 주식회사 Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
US8994002B2 (en) 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
US9735239B2 (en) 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
CN103594512B (zh) * 2012-08-16 2017-09-05 中国科学院微电子研究所 半导体器件及其制造方法
EP2741337B1 (en) 2012-12-07 2018-04-11 IMEC vzw Semiconductor heterostructure field effect transistor and method for making thereof
CN103915336B (zh) * 2013-01-08 2016-05-25 中芯国际集成电路制造(上海)有限公司 三维量子阱晶体管及其形成方法
CN103943498B (zh) * 2013-01-22 2016-08-10 中芯国际集成电路制造(上海)有限公司 三维量子阱晶体管及其形成方法
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385234B2 (en) 2013-02-27 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9087902B2 (en) 2013-02-27 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
CN104347408B (zh) 2013-07-31 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN104347407B (zh) * 2013-07-31 2017-10-31 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
WO2015047349A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Transistor structure with variable clad/core dimension for stress and band gap modulation
WO2015047341A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
EP3050114A4 (en) * 2013-09-27 2017-05-03 Intel Corporation Methods to achieve high mobility in cladded iii-v channel materials
US9373706B2 (en) 2014-01-24 2016-06-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
US9331073B2 (en) 2014-09-26 2016-05-03 International Business Machines Corporation Epitaxially grown quantum well finFETs for enhanced pFET performance
KR101611337B1 (ko) 2014-11-14 2016-04-12 울산과학기술원 표면 거칠기 산란을 최소화 또는 없앤 고성능 저전력 전계효과 트랜지스터 소자의 제조방법
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US11251270B2 (en) * 2017-08-02 2022-02-15 Faquir Chand Jain Quantum dot channel (QDC) quantum dot gate transistors, memories and other devices
CN110970432A (zh) * 2018-09-28 2020-04-07 芯恩（青岛）集成电路有限公司 全包围栅纳米片互补反相器结构及其制造方法
US11799035B2 (en) * 2019-04-12 2023-10-24 The Research Foundation For The State University Of New York Gate all-around field effect transistors including quantum-based features
US11678451B2 (en) * 2020-05-04 2023-06-13 Panduit Corp. Data center cabinet
DE102021109149A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Vorsprungsfeldeffekttransistor und dessen herstellungsverfahren
US11569352B2 (en) * 2020-05-28 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Protrusion field-effect transistor and methods of making the same
US20230238452A1 (en) * 2022-01-27 2023-07-27 Globalfoundries U.S. Inc. Fin on silicon on insulator and integration schemes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040157353A1 (en) * 2001-03-13 2004-08-12 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US20040253799A1 (en) 2003-05-27 2004-12-16 Taylor William J. Method for forming an electronic structure using etch
US20050227435A1 (en) 2004-04-12 2005-10-13 Samsung Electronics Co., Ltd. Non-volatile memory devices and method for forming the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406094A (en) 1991-10-14 1995-04-11 Fujitsu Limited Quantum interference effect semiconductor device and method of producing the same
JP3443343B2 (ja) * 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
US7105851B2 (en) * 2003-09-24 2006-09-12 Intel Corporation Nanotubes for integrated circuits
US20060148182A1 (en) 2005-01-03 2006-07-06 Suman Datta Quantum well transistor using high dielectric constant dielectric layer
US20060237801A1 (en) 2005-04-20 2006-10-26 Jack Kavalieros Compensating for induced strain in the channels of metal gate transistors
US7602006B2 (en) * 2005-04-20 2009-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor flash device
US20080050883A1 (en) * 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US8319295B2 (en) * 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040157353A1 (en) * 2001-03-13 2004-08-12 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US20040253799A1 (en) 2003-05-27 2004-12-16 Taylor William J. Method for forming an electronic structure using etch
US20050227435A1 (en) 2004-04-12 2005-10-13 Samsung Electronics Co., Ltd. Non-volatile memory devices and method for forming the same

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