DE102021109149A1 - Vorsprungsfeldeffekttransistor und dessen herstellungsverfahren - Google Patents

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Marcus Johannes van Dal
Doornbos Gerben
Georgios VALLIANITIS
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Transistor, eine integrierte Halbleitervorrichtung und Verfahren zur Herstellung. Der Transistor weist eine Dielektrikumschicht mit mehreren Dielektrikumvorsprüngen, eine Kanalschicht, welche die Vorsprünge der Dielektrikumschicht konform abdeckt, um mehrere Gräben zwischen zwei benachbarten Dielektrikumvorsprüngen zu bilden, und eine auf der Kanalschicht angeordnete Gateschicht auf. Die Gateschicht 106 weist mehrere Gatevorsprünge auf, die in die Gräben eingepasst sind. Der Transistor weist ebenfalls aktive Regionen neben der Gateschicht auf. Die aktiven Regionen sind mit der Kanalschicht elektrisch verbunden.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/031,051 mit dem Titel „GX Protrusion Back-Gate Thin Film Transistor“, eingereicht am 28. Mai 2020, deren gesamter Inhalt durch Bezugnahme hiermit für alle Zwecke aufgenommen wird.
  • HINTERGRUND
  • In der Halbleiterindustrie besteht der ständige Wunsch, die Flächendichte von integrierten Schaltungen zu erhöhen. Um dies zu erreichen, werden einzelne Transistoren immer kleiner. Die Geschwindigkeit, mit der einzelne Transistoren kleiner gemacht werden können, verlangsamt sich jedoch. Die Verlagerung von peripheren Transistoren vom Front-End-of-Line (FEOL) zum Back-End-of-Line (BEOL) der Fertigung kann vorteilhaft sein, da Funktionalität am BEOL hinzugefügt werden kann, während wertvolle Chipfläche im FEOL verfügbar gemacht werden kann. Dünnfilmtransistoren (TFT), die aus Oxidhalbleitern hergestellt sind, sind eine attraktive Option für die BEOL-Integration, da TFTs bei niedrigen Temperaturen verarbeitet werden können und daher bereits gefertigte Vorrichtungen nicht beschädigen. Allerdings sind Dünnschichttransistoren typischerweise planar. Als solche weisen sie einen relativ großen Flächenbedarf auf, was ihre Verwendung für das Routing verhindert und daher nachteilig für die Chipflächenskalierung ist.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine vertikale Querschnittsansicht einer ersten beispielhaften Struktur vor der Bildung eines Arrays von Vorsprungsfeldeffekttransistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung des Arrays von Vorsprungsfeldeffekttransistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung von Metall-Interconnect-Strukturen in oberen Ebenen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A ist eine Draufsicht, die einen Schritt des Bildens von Vorsprüngen in einem Substrat in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 2B ist eine vertikale Querschnittsansicht durch die Linie AA' von 2A.
    • 2C ist eine vertikale Querschnittsansicht durch die Linie BB' von 2A.
    • 3A ist eine Draufsicht, die einen Schritt des Abscheidens einer kontinuierlichen Kanalschicht über dem Substrat in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 3B ist eine vertikale Querschnittsansicht durch die Linie AA' von 3A.
    • 3C ist eine vertikale Querschnittsansicht durch die Linie BB' von 3A.
    • 4A ist eine Draufsicht, die einen Schritt des Strukturierens der Kanalschicht in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 4B ist eine vertikale Querschnittsansicht durch die Linie AA' von 4A.
    • 4C ist eine vertikale Querschnittsansicht durch die Linie BB' von 4A.
    • 5A ist eine Draufsicht, die einen Schritt des Abscheidens einer High k-Dielektrikumschicht und einer Metallgateschicht über der Kanalschicht in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 5B ist eine vertikale Querschnittsansicht durch die Linie AA' von 5A.
    • 5C ist eine vertikale Querschnittsansicht durch die Linie BB' von 5A.
    • 6A ist eine Draufsicht, die einen Schritt des Ionenimplantierens der Kanalschicht veranschaulicht, um aktive Regionen in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung zu bilden.
    • 6B ist eine vertikale Querschnittsansicht durch die Linie AA' von 6A.
    • 6C ist eine vertikale Querschnittsansicht durch die Linie BB' von 6A.
    • 7A ist eine Draufsicht, die einen Schritt des Abscheidens einer Interconnect-Ebenendielektrikumschicht über der in den 6A bis 6C veranschaulichten Zwischenstruktur und des Bildens von aktiven Region-Kontakten in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 7B ist eine vertikale Querschnittsansicht durch die Linie AA' von 7A.
    • 7C ist eine vertikale Querschnittsansicht durch die Linie BB' von 7A.
    • 8A ist eine Draufsicht, die eine alternative Ausführungsform eines Transistors veranschaulicht, bei der die Vorsprünge in einer Richtung senkrecht zur Richtung der Vorsprünge gebildet werden, die in der in den 7A bis 7C veranschaulichten Ausführungsform gebildet werden, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8B ist eine vertikale Querschnittsansicht durch die Linie AA' von 8A.
    • 8C ist eine vertikale Querschnittsansicht durch die Linie BB' von 8A.
    • 9 ist eine Draufsicht, die eine alternative Ausführungsform eines Substrats mit einem zweidimensionalen Array von Vorsprüngen gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 10A ist eine Draufsicht, die eine alternative Ausführungsform eines Transistors mit einem zweidimensionalen Array von Vorsprüngen veranschaulicht, das mit dem in 9 veranschaulichten Substrat hergestellt wurde, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10B ist eine vertikale Querschnittsansicht durch die Linie AA' von 10A.
    • 10C ist eine vertikale Querschnittsansicht durch die Linie BB' von 10A.
    • 11A ist eine Draufsicht, die eine alternative Ausführungsform eines Substrats veranschaulicht, bei der die Vorsprünge ein dreieckiges Querschnittsprofil aufweisen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11B ist eine vertikale Querschnittsansicht durch die Linie AA' von 11A.
    • 11C ist eine vertikale Querschnittsansicht durch die Linie BB' von 11A.
    • 12A ist eine Draufsicht, die eine alternative Ausführungsform eines Substrats veranschaulicht, bei der die Vorsprünge ein abgerundetes dreieckiges Querschnittsprofil aufweisen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12B ist eine vertikale Querschnittsansicht durch die Linie AA' von 12A.
    • 12C ist eine vertikale Querschnittsansicht durch die Linie BB' von 12A.
    • 13 ist ein Flussdiagramm, das die allgemeinen Verarbeitungsschritte der Verfahren der vorliegenden Offenbarung veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränken. Das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, bei denen die ersten und die zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und den zweiten Merkmalen gebildet sein können, sodass die ersten und die zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder - zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Klarheit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Die vorliegende Offenbarung richtet sich an Halbleitervorrichtungen und insbesondere an Vorsprungsfeldeffekttransistoren und Verfahren zu deren Bildung. Ausführungsformen weisen zudem integrierte Schaltungen mit Vorsprungsfeldeffekttransistoren und insbesondere Vorsprungsdünnschichtfeldeffekttransistoren im BEOL auf. Bei verschiedenen Ausführungsformen können die Vorsprungsfeldeffekttransistoren einen oder mehrere Vorsprünge mit einer Vorsprungsbreite Pw von 3 bis 30 nm und einer Vorsprungshöhe PH von 10 bis 250 nm aufweisen.
  • Dünnfilmtransistoren (TFTs) bieten eine Reihe von Vorteilen für die BEOL-Integration. TFTs können beispielsweise bei niedriger Temperatur verarbeitet werden und können dem BEOL Funktionalität hinzufügen, während wertvolle Chipfläche im FEOL verfügbar gemacht werden kann. Die Verwendung von TFTs im BEOL kann als ein Skalierungspfad für die 3-nm-Knoten-Fertigung (N3) oder darüber hinaus genutzt werden, indem periphere Vorrichtungen wie Stromversorgungsgates oder Ein-/Ausgabevorrichtungen (I/O-Vorrichtungen) vom FEOL in höhere Metallebenen des BEOL verschoben werden. Die Verlagerung der TFTs vom FEOL zum BEOL kann in einer Flächenverkleinerung von ungefähr 5 bis 10 % für eine bestimmte Vorrichtung resultieren.
  • TFTs, die vom FEOL zum BEOL verlagert werden können, weisen Stromversorgungsgates, Ein-/Ausgangselemente und Speicherselektoren auf, sind aber nicht darauf beschränkt. In der aktuellen Technologie sind Stromversorgungsgates Logiktransistoren, die sich im FEOL befinden. Stromversorgungsgates können verwendet werden, um Logikblöcke im Standby abzuschalten und dadurch den statischen Stromverbrauch zu reduzieren. I/O-Vorrichtungen sind die Schnittstelle zwischen einer Computervorrichtung (z. B. CPU) und der Außenwelt (z. B. einer Festplatte) und werden ebenfalls im FEOL verarbeitet. Der Selektor für ein Speicherelement, wie beispielsweise einen magnetoresistiven Direktzugriffsspeicher (MRAM) oder einen resistiven Direktzugriffsspeicher (RRAM), befindet sich derzeit im FEOL und kann zum BEOL verschoben werden. Typischerweise gibt es einen Selektor-TFT für jedes Speicherelement.
  • Rückgate- oder Unterseitengatetransistoren weisen im Gegensatz zu einem Oberseitengatetransistor, bei dem sich die Gateelektrode an der Oberseite des Transistors befindet, eine Gateelektrode an der Unterseite des TFT auf. Im Allgemeinen kann ein Oberseitengate-TFT wie folgt hergestellt werden. Zuerst kann eine Schicht aus Gatemetall auf ein Substrat aufgebracht und strukturiert werden, um eine Gateelektrode zu bilden. Das Substrat kann aus jedem geeigneten Material, wie beispielsweise Silizium oder Silizium-auf-Isolator, hergestellt werden. Das Gatemetall kann aus Kupfer, Aluminium, Zirkonium, Titan, Wolfram, Tantal, Ruthenium, Palladium, Platin, Kobalt, Nickel oder Legierungen davon hergestellt werden. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Das Gatemetall kann durch jede geeignete Technik, wie beispielsweise chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder Atomlagenabscheidung (ALD), abgeschieden werden.
  • Als Nächstes kann eine High-k-Dielektrikumschicht über der Gateelektrode abgeschieden werden. High-k-Dielektrika sind Materialien mit einer höheren Dielektrizitätskonstante als Siliziumdioxid und enthalten, sind aber nicht beschränkt auf, Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkoniumoxid (HfZrO), Zirconiumoxid, Titanoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3). Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung.
  • Als Nächstes kann eine Schicht aus halbleitendem Material über der High-k-Dielektrikumschicht abgeschieden werden. Die Schicht aus halbleitendem Material kann strukturiert und ionenimplantiert sein, um aktive Regionen (Source/Drain-Regionen) und eine zwischen den aktiven Regionen befindliche Kanalregion zu bilden. Das halbleitende Material kann aus amorphem Silizium oder einem halbleitenden Oxid, wie beispielsweise InGaZnO, InWO, InZnO, InSnO, GaOx, InOx und dergleichen, hergestellt sein. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Das halbleitende Material kann durch jedes geeignete Verfahren, wie beispielsweise CVD, PECVD oder Atomlagenabscheidung ALD gebildet sein.
  • 1A ist eine vertikale Querschnittsansicht einer ersten beispielhaften Struktur vor der Bildung eines Arrays von Vorsprungsfeldeffekttransistoren gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 1A ist eine erste beispielhafte Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung vor der Bildung eines Arrays von Vorsprungsfeldeffekttransistoren veranschaulicht. Die erste beispielhafte Struktur weist ein Substrat 8 auf, das eine Halbleitermaterialschicht 10 enthält. Das Substrat 8 kann ein Bulk-Halbleitersubstrat , wie beispielsweise ein Siliziumsubstrat, in dem sich die Halbleitermaterialschicht kontinuierlich von einer oberen Fläche des Substrats 8 zu einer unteren Fläche des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht, welche die Halbleitermaterialschicht 10 als obere Halbleiterschicht aufweist, die über einer vergrabenen Isolatorschicht (wie beispielsweise einer Siliziumoxidschicht) liegt, aufweisen. Die beispielhafte Struktur kann verschiedene Vorrichtungsregionen aufweisen, die eine Speicherblockregion 100 aufweisen können, in der anschließend mindestens ein Array von Vorsprungsfeldeffekttransistoren gebildet werden kann. Die beispielhafte Struktur kann auch eine periphere Region 200 aufweisen, in der anschließend elektrische Verbindungen zwischen jedem Array von Vorsprungsfeldeffekttransistoren und einer peripheren Schaltung, die Feldeffekttransistoren aufweist, gebildet werden können. Bereiche der Speicherblockregion 100 und der Peripherieregion 200 können verwendet werden, um verschiedene Elemente der Peripherieschaltung zu bilden.
  • Halbleitervorrichtungen, wie beispielsweise Feldeffekttransistoren, können auf und/oder in der Halbleitermaterialschicht 10 gebildet werden. Beispielsweise können flache Grabenisolationsstrukturen 12 in einem oberen Abschnitt der Halbleitermaterialschicht 10 gebildet werden, indem flache Gräben gebildet und anschließend die flachen Gräben mit einem Dielektrikum wie Siliziumoxid gefüllt werden. Andere geeignete Dielektrika befinden sich im beabsichtigten Umfang der Offenbarung. Verschiedene dotierte Vertiefungen (nicht ausdrücklich gezeigt) können in verschiedenen Regionen des oberen Abschnitts der Halbleitermaterialschicht 10 durch Ausführen maskierter Ionenimplantationsprozesse gebildet werden.
  • Die Gatestrukturen 20 können über der oberen Fläche des Substrats 8 gebildet werden, indem eine Gatedielektrikumschicht, eine Gateelektrodenschicht und eine Gatekappendielektrikumschicht abgeschieden und strukturiert werden. Jede Gatestruktur 20 kann einen vertikalen Stapel aus einem Gatedielektrikum 22, einer Gateelektrode 24 und einem Gatekappendielektrikum 28 aufweisen, der hierin als ein Gatestapel (22, 24, 28) bezeichnet wird. Ionenimplantationsprozesse können ausgeführt werden, um Erweiterungsimplantationsregionen zu bilden, die Sourceerweiterungsregionen und Drainerweiterungsregionen aufweisen können. Dielektrikumgateabstandselemente 26 können um die Gatestapel (22, 24, 28) herum gebildet werden. Jede Anordnung eines Gatestapels (22, 24, 28) und eines Dielektrikumgateabstandselements 26 bildet eine Gatestruktur 20. Es können zusätzliche Ionenimplantationsprozesse erfolgen, welche die Gatestrukturen 20 als selbstausrichtende Implantationsmasken verwenden, um tiefe aktive Regionen zu bilden. Solche tiefen aktiven Regionen können tiefe Sourceregionen und tiefe Drainregionen aufweisen. Obere Abschnitte der tiefen aktiven Regionen können sich mit Abschnitten der Erweiterungsimplantationsregionen überlappen. Jede Kombination aus einer Erweiterungsimplantationsregion und einer tiefen aktiven Region kann eine aktive Region 14 bilden, die abhängig von einer elektrischen Vorspannung eine Sourceregion oder eine Drainregion sein kann. Ein Halbleiterkanal 15 kann unterhalb jedes Gatestapels (22, 24, 28) zwischen einem benachbarten Paar von aktiven Regionen 14 gebildet werden. Metall-Halbleiter-Legierungsregionen 18 können auf der oberen Fläche von jeder aktiven Region 14 gebildet werden. Feldeffekttransistoren können auf der Halbleitermaterialschicht 10 gebildet werden. Jeder Feldeffekttransistor kann eine Gatestruktur 20, einen Halbleiterkanal 15, ein Paar aktiver Regionen 14 (von denen eine als Sourceregion und eine andere als Drainregion fungiert) und optionale Metall-Halbleiter-Legierungsregionen 18 aufweisen. Auf der Halbleitermaterialschicht 10 kann eine komplementäre Metalloxidhalbleiterschaltung (CMOS-Schaltung) 330 vorgesehen sein, die eine Peripherieschaltung für das bzw. die Arrays von Vorsprungsfeldeffekttransistoren aufweisen kann, die nachfolgend gebildet werden sollen.
  • Wie vorstehend beschrieben und in 1A veranschaulicht, können die Transistoren in der Schaltung 330 Planartransistoren sein. Wie nachstehend näher beschrieben, können die veranschaulichten Planartransistoren in der Schaltung 330 jedoch auch durch FinFETs oder Vorsprungsfeldeffekttransistoren ersetzt werden, die nachstehend unter Bezugnahme auf die 2A bis 12B beschrieben werden. Das heißt, bei verschiedenen Ausführungsformen kann der Halbleiterkanal 15 der Transistoren eine dreidimensionale „Finnen“-Form aufweisen, die sich aus der Ebene der Fläche des Substrats 8 heraus erstreckt. Die Gatestruktur 20 kann zusätzlich zu der oberen Fläche des Kanals an den Seitenwänden des finnenförmigen Kanals gebildet werden. Bei alternativen Ausführungsformen kann das Substrat 8 (oder irgendeine andere Dielektrikumschicht der Interconnect-Ebenenstrukturen) wie nachstehend ausführlicher beschrieben anstelle des Halbleiterkanals 15 Dielektrikumvorsprünge aufweisen. Der Halbleiterkanal 15, der über den Dielektrikumvorsprüngen gebildet wird, weist dann ebenfalls eine dreidimensionale Struktur auf.
  • Anschließend können verschiedene Interconnect-Ebenenstrukturen gebildet werden, die vor der Bildung eines Arrays von Vorsprungsfeldeffekttransistoren gebildet werden und hierin als untere Interconnect-Ebenenstrukturen (Lo, L1, L2) bezeichnet werden. Falls ein zweidimensionales Array von Vorsprungsfeldeffekttransistoren anschließend über zwei Interconnect-Ebenenmetallleitungen gebildet werden soll, können die unteren Interconnect-Ebenenstrukturen (Lo, L1, L2) eine Kontaktebenenstruktur Lo, eine erste Interconnect-Ebenenstruktur L1 und eine zweite Interconnect-Ebenenstruktur L2 aufweisen. Die Kontaktebenenstruktur Lo kann eine Planarisierungsdielektrikumschicht 31A aufweisen, die ein planarisierbares Dielektrikum wie Siliziumoxid und verschiedene Kontaktdurchkontaktierungsstrukturen 41V aufweist, die eine entsprechende der aktiven Regionen 14 oder die Gateelektroden 24 kontaktieren und innerhalb der Planarisierungsdielektrikumschicht 31A gebildet sind. Die erste Interconnect-Ebenenstruktur L1 weist eine erste Interconnect-Ebenendielektrikumschicht 31B und erste Metallleitungen 41L auf, die innerhalb der ersten Interconnect-Ebenendielektrikumschicht 31B gebildet sind. Die erste Interconnect-Ebenendielektrikumschicht 31B wird auch als erste Leitungsebenendielektrikumschicht bezeichnet. Die ersten Metallleitungen 41L können eine entsprechende der Kontaktdurchkontaktierungsstrukturen 41V kontaktieren. Die zweite Interconnect-Ebenenstruktur L2 weist eine zweite Interconnect-Ebenendielektrikumschicht 32 auf, die einen Stapel von einer ersten Durchkontaktierungsebenendielektrikumschicht und einer zweiten Leitungsebenendielektrikumschicht oder eine Leitungs-und-Durchkontaktierungsebenendielektrikumschicht aufweisen kann. Die zweite Interconnect-Ebenendielektrikumschicht 32 kann dort innerhalb zweiter Interconnect-Ebenen-Metall-Interconnect-Strukturen (42V, 42L) gebildet sein, die erste Metalldurchkontaktierungsstrukturen 42V und zweite Metallleitungen 42L aufweisen. Die oberen Flächen der zweiten Metallleitungen 42L können mit der oberen Fläche der zweiten Interconnect-Ebenedielektrikumschicht 32 koplanar sein.
  • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während nach der Bildung des Arrays von Vorsprungsfeldeffekttransistoren gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 1B kann ein Array 95 von Vorsprungsfeldeffekttransistoren in der Speicherblockregion 100 über der zweiten Interconnect-Ebenenstruktur L2 gebildet werden. Die Details für die Struktur und die Verarbeitungsschritte für das Array 95 von Vorsprungsfeldeffekttransistoren werden nachfolgend ausführlich beschrieben. Während der Bildung des Arrays 95 von Vorsprungsfeldeffekttransistoren kann eine dritte Interconnect-Ebenendielektrikumschicht 33 gebildet werden. Der Satz aller Strukturen, die auf der Ebene des Arrays 95 von Vorsprungsfeldeffekttransistoren gebildet werden, wird hierin als dritte Interconnect-Ebenenstruktur L3 bezeichnet.
  • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während nach der Bildung von Metall-Interconnect-Strukturen höherer Ebenen gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 1C können dritte Interconnect-Ebenen-Metall-Interconnect-Strukturen (43V, 43L) in der dritten Interconnect-Ebenendielektrikumschicht 33 gebildet sein. Die dritten Interconnect-Ebenen-Metall-Interconnect-Strukturen (43V, 43L) können zweite Metalldurchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L aufweisen. Anschließend können zusätzliche Interconnect-Ebenenstrukturen gebildet werden, die hierin als obere Interconnect-Ebenenstrukturen (L4, L5, L6, L7) bezeichnet werden. Die oberen Interconnect-Ebenenstrukturen (L4, L5, L6, L7) können beispielsweise eine vierte Interconnect-Ebenenstruktur L4, eine fünfte Interconnect-Ebenenstruktur L5, eine sechste Interconnect-Ebenenstruktur L6 und eine siebte Interconnect-Ebenenstruktur L7 aufweisen. Die vierte Interconnect-Ebenenstruktur L4 kann eine vierte Interconnect-Ebenendielektrikumschicht 34 aufweisen, in der vierte Interconnect-Ebenen-Metall-Interconnect-Strukturen (44V, 44L) gebildet sind, die dritte Metalldurchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L aufweisen können. Die fünfte Interconnect-Ebenenstruktur L5 kann eine fünfte Interconnect-Ebenendielektrikumschicht 35 aufweisen, in der fünfte Interconnect-Ebenen-Metall-Interconnect-Strukturen (45V, 45L) gebildet sind, die vierte Metalldurchgangsstrukturen 45V und fünfte Metallleitungen 45L aufweisen können. Die sechste Interconnect-Ebenenstruktur L6 kann eine sechste Interconnect-Ebenendielektrikumschicht 36 aufweisen, in der sechste Interconnect-Ebenen-Metall-Interconnect-Strukturen (46V, 46L) gebildet sind, die fünfte Metalldurchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L aufweisen können. Die siebte Interconnect-Ebenenstruktur L7 kann eine siebte Interconnect-Ebenendielektrikumschicht 37 aufweisen, in der sechste Metalldurchkontaktierungsstrukturen 47V (die siebte Interconnect-Ebenen-Metall-Interconnect-Strukturen sind) und Metallbondingpads 47B gebildet sind. Die Metallbondingpads 47B können für Lötbonden konfiguriert sein (bei denen C4-Ball-Bonden oder Drahtbonden verwendet sein kann) oder für Metall-zu-Metall-Bonden (wie beispielsweise Kupfer-zu-Kupfer-Bonden) konfiguriert sein.
  • Jede Interconnect-Ebenendielektrikumschicht kann als Interconnect-Ebenendielektrikumschicht (ILD)-Schicht 30 bezeichnet werden. Jede Interconnect-Ebenen-Metall-Interconnect-Struktur kann als Metall-Interconnect-Struktur 40 bezeichnet werden. Jede zusammenhängende Kombination einer Metalldurchkontaktierungsstruktur und einer darüber liegenden Metallleitung, die sich innerhalb der gleichen Interconnect-Ebenenstruktur (L2 - L7) befindet, kann nacheinander als zwei getrennte Strukturen unter Verwendung von zwei Einzel-Damascene-Prozessen gebildet oder gleichzeitig als eine einheitliche Struktur unter Verwendung eines Dual-Damascene-Prozesses gebildet werden. Jede der Metall-Interconnect-Strukturen 40 kann eine entsprechende metallische Auskleidung (z. B. eine Schicht aus TiN, TaN oder WN mit einer Dicke in einem Bereich von 2 nm bis 20 nm) und ein entsprechendes metallisches Füllmaterial (z. B. W, Cu, Co, Mo, Ru, andere elementare Metalle oder eine Legierung oder eine Kombination davon) aufweisen. Andere geeignete Materialien zur Verwendung als metallisches Trägermaterial und metallisches Füllmaterial liegen innerhalb des beabsichtigten Umfangs der Offenbarung. Verschiedene Ätzstoppdielektrikumschichten und Dielektrikumverkappungsschichten können zwischen vertikal benachbarten Paaren von ILD-Schichten 30 eingefügt oder in eine oder mehrere der ILD-Schichten 30 integriert werden.
  • Während die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, in der das Array 95 von Vorsprungsfeldeffekttransistoren als eine Komponente einer dritten Interconnect-Ebenenstruktur L3 gebildet sein kann, werden hierin ausdrücklich Ausführungsformen in Betracht gezogen, bei denen das Array 95 von Vorsprungsfeldeffekttransistoren als Komponenten irgendeiner anderen Interconnect-Ebenenstruktur (z. B. L1-L7) gebildet sein kann. Während in der vorliegenden Offenbarung Ausführungsformen beschrieben werden, bei denen ein Satz von acht Interconnect-Ebenenstrukturen gebildet wird, werden hierin ferner ausdrücklich Ausführungsformen in Betracht gezogen, bei denen eine andere Anzahl an Interconnect-Ebenenstrukturen verwendet wird. Darüber hinaus werden hierin ausdrücklich Ausführungsformen in Betracht gezogen, bei denen zwei oder mehr Arrays 95 von Vorsprungsfeldeffekttransistoren innerhalb mehrerer Interconnect-Ebenenstrukturen in der Speicherblockregion 100 vorgesehen sein können. Während die vorliegende Offenbarung unter Verwendung einer Ausführungsform beschrieben wird, bei der ein Array 95 von Vorsprungsfeldeffekttransistoren in einer einzigen Interconnect-Ebenenstruktur gebildet wird, werden hier ausdrücklich Ausführungsformen in Betracht gezogen, bei denen ein Array 95 von Vorsprungsfeldeffekttransistoren über zwei vertikal benachbarte Interconnect-Ebenenstrukturen gebildet sein kann.
  • Die 2A bis 12 veranschaulichen verschiedene Vorsprungs-TFTs und Verfahren zur Herstellung der verschiedenen Vorsprungs-TFTs. 2A ist eine Draufsicht, die einen Schritt des Bildens von Vorsprüngen in einem Substrat in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. 2B ist eine vertikale Querschnittsansicht durch die Linie AA' von 2A. 2C ist eine vertikale Querschnittsansicht durch die Linie BB' von 2A. Unter Bezugnahme auf die 2A bis 2C kann eine Dielektrikumschicht 102 mit mehreren Dielektrikumvorsprüngen 103 vorgesehen sein, die darauf gebildet sein können. Die mehreren Vorsprünge können in einem eindimensionalen Array gebildet sein. Wie hierin definiert, ist ein eindimensionales Array von Vorsprüngen ein Array, in dem es eine einzelne Reihe oder Spalte von Vorsprüngen gibt, wie es in 2A veranschaulicht ist. Wie veranschaulicht, ist das eindimensionale Array von Dielektrikumvorsprüngen 103 entlang der Linie AA' gebildet. Ein zweidimensionales Array von Dielektrikumvorsprüngen 103, das nachstehend ausführlicher beschrieben wird und in 9 veranschaulicht ist, weist Reihen und Spalten von Vorsprüngen in der gleichen Vorrichtung auf. Das eindimensionale Array kann in einer zweiten Richtung senkrecht zu einer ersten Richtung zwischen den aktiven Regionen gebildet sein. Bei verschiedenen Ausführungsformen können die mehreren Dielektrikumvorsprünge 103 durch Maskieren einer Dielektrikumschicht 102 mit einem Photoresist (nicht gezeigt) und Ätzen von Gräben 105 in die Dielektrikumschicht 102 gebildet werden, wodurch die mehreren Dielektrikumvorsprünge 103 zwischen den Gräben 105 gebildet werden. Alternativ kann die Dielektrikumschicht 102 mit einem Photoresist (nicht gezeigt) maskiert und die mehreren Dielektrikumvorsprünge 103 in Öffnungen in der Dielektrikumschicht 102 gewachsen werden. Bei verschiedenen Ausführungsformen kann die Dielektrikumschicht 102 aus einem Dielektrikum wie SiO2 hergestellt werden. Bei einer alternativen Ausführungsform kann die Dielektrikumschicht 102 ein oberer Abschnitt eines Substrats sein, das aus einem Dielektrikum hergestellt ist. Bei verschiedenen Ausführungsformen können die mehreren Dielektrikumvorsprünge 103 eine Höhe PH im Bereich von 10 bis 250 nm und eine Breite Pw im Bereich von 3 bis 30 nm aufweisen. Bei verschiedenen Ausführungsformen können die mehreren Dielektrikumvorsprünge 103 eine Vorsprungshöhe PH im Bereich von 20 bis 200 nm aufweisen, obwohl höhere oder niedrigere Vorsprungshöhen verwendet werden können. Bei verschiedenen Ausführungsformen kann jeder der mehreren Dielektrikumvorsprünge 103 eine Vorsprungsbreite Pw im Bereich von 5 bis 25 nm aufweisen, obwohl breitere oder schmalere Vorsprungsbreiten verwendet werden können.
  • 3A ist eine Draufsicht und veranschaulicht einen Schritt des Abscheidens einer kontinuierlichen Kanalschicht über dem Substrat in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung. 3B ist eine vertikale Querschnittsansicht durch die Linie AA' von 3A. 3C ist eine vertikale Querschnittsansicht durch die Linie BB' von 3A. Unter Bezugnahme auf die 3A bis 3C kann eine kontinuierliche Kanalschicht 104L auf der Dielektrikumschicht 102 konform abgeschieden werden, um die mehreren Dielektrikumvorsprünge 103 abzudecken und mehrere Gräben zwischen zwei benachbarten Dielektrikumvorsprüngen 103 zu bilden. Auf diese Weise kann eine Schicht mit einer im Wesentlichen gleichmäßigen Dicke über den mehreren Dielektrikumvorsprüngen 103 und in den Gräben 105 gebildet werden. Bei einer Ausführungsform kann der Vorsprungs-TFT als Teil einer Zwischenverbindungsstruktur in einer integrierten Halbleitervorrichtung gebildet werden. Der Vorsprungs-TFT kann beispielsweise als Teil der dritten Interconnect-Ebenenstruktur L3 gebildet werden, wobei in dem Fall die zweite Interconnect-Ebenendielektrikumschicht 32 den Platz der Dielektrikumschicht 102 einnehmen kann. Die kontinuierliche Kanalschicht 104L kann aus jedem geeigneten halbleitenden Material, wie beispielsweise amorphem Silizium oder einem halbleitenden Oxid, wie beispielsweise InGaZnO, InWO, InZnO, InSnO, GaOx, InOx und dergleichen, hergestellt werden. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Bei verschiedenen Ausführungsformen kann die kontinuierliche Kanalschicht 104L eine Dicke im Bereich von 1 bis 20 nm, wie beispielsweise 5 bis 15 nm, aufweisen, wobei auch größere oder kleinere Dicken verwendet werden können. Die kontinuierliche Kanalschicht 104L kann durch jede geeignete Technik, wie beispielsweise chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder Atomlagenabscheidung (ALD), abgeschieden werden.
  • 4A ist eine Draufsicht und veranschaulicht einen Schritt des Strukturierens der Kanalschicht in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung. 4B ist eine vertikale Querschnittsansicht durch die Linie AA' von 4A. 4C ist eine vertikale Querschnittsansicht durch die Linie BB' von 4A. Unter Bezugnahme auf die 4A bis 4C kann die kontinuierliche Kanalschicht 104L strukturiert werden. Um die kontinuierliche Kanalschicht 104L zu strukturieren, kann ein Photoresist (nicht gezeigt) auf die kontinuierliche Kanalschicht 104L abgeschieden und strukturiert werden. Der strukturierte Photoresist kann dann als Maske beim Strukturieren der kontinuierlichen Kanalschicht 104L verwendet werden. Das Ergebnis der Strukturierung der kontinuierlichen Kanalschicht 104L ist eine strukturierte Kanalschicht 104. Die Strukturierung kann mittels Nassätzen oder Trockenätzen erfolgen. Nach dem Ätzen kann jeglicher verbleibender Photoresist durch Veraschen oder Lösen mit einem Lösungsmittel entfernt werden.
  • 5A ist eine Draufsicht und veranschaulicht einen Schritt des Abscheidens einer High k-Dielektrikumschicht und einer Metallgateschicht über der Kanalschicht in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung. 5B ist eine vertikale Querschnittsansicht durch die Linie AA' von 5A. 5C ist eine vertikale Querschnittsansicht durch die Linie BB' von 5A. Unter Bezugnahme auf die 5A bis 5C kann eine High k-Dielektrikumschicht 108 über der Dielektrikumschicht 102 und der strukturierten Kanalschicht 104 konform abgeschieden werden. Als Nächstes kann eine Gateschicht 106 über der High k-Dielektrikumschicht 108 abgeschieden werden. Die High k-Dielektrikumschicht 108, kann Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkonoxid (HfZrO), Zirkonoxid, Titanoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3) enthalten, ist aber nicht darauf beschränkt. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Die Gateschicht 106 kann aus jedem geeigneten Metall, wie beispielsweise Kupfer, Aluminium, Zirkonium, Titan, Wolfram, Tantal, Ruthenium, Palladium, Platin, Kobalt, Nickel oder Legierungen davon, hergestellt sein. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Die Gateschicht 106 kann durch jede geeignete Technik, wie beispielsweise chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder Atomlagenabscheidung (ALD), abgeschieden werden. Die High k-Dielektrikumschicht 108 und die Gateschicht 106 können durch erstmaliges Abscheiden und Strukturieren einer Photoresistschicht (nicht gezeigt) derart gebildet werden, dass die High k-Dielektrikumschicht 108 und die Gateschicht 106 die Form einer Schiene aufweisen, wie es in den 5A und 5C veranschaulicht ist. Ferner können, wie es in 5B veranschaulicht ist, Gatevorsprünge 106P gebildet werden, wenn die Gräben 105 zwischen den Vorsprüngen auf der Dielektrikumschicht 102 mit Gatematerial der Gateschicht 106 gefüllt sein können. Bei verschiedenen Ausführungsformen kann die High k-Dielektrikumschicht 108 eine Dicke thk im Bereich von 0,5 bis 5 nm, wie beispielsweise 1 bis 4 nm, wie beispielsweise 2,5 bis 3,5 nm, aufweisen, obwohl größere oder kleinere Dicken verwendet werden können.
  • Unter Bezugnahme auf die 6A bis 6C können Teile der strukturierten Kanalschicht 104, die unter der Gateschicht 106 freiliegen, ionenimplantiert 111 werden, um aktive Regionen (z. B. Source/Drain-Regionen) 113 auf beiden Seiten einer Kanalregion 104R zu bilden. Die aktiven Regionen 113 können derart implantiert werden, dass die durchschnittliche atomare Konzentration der Atome in den aktiven Regionen 113 in einem Bereich von 1,0 × 1061cm3 bis 1,0 × 1020/cm3, wie beispielsweise von 1,0 × 1017/cm3 bis 5,0 × 1019/cm3, obwohl größere oder kleinere Atomkonzentrationen verwendet werden können. Da die Gateschicht 106 beim Bilden der aktiven Regionen 113 als Maske verwendet werden kann, kann außerdem gesagt werden, dass die aktiven Regionen 113 mit der Kanalregion 104R selbstausgerichtet sind.
  • 7A ist eine Draufsicht und veranschaulicht einen Schritt des Abscheidens einer Interconnect-Ebenendielektrikumschicht über der in den 6A bis 6C veranschaulichten Zwischenstruktur und des Bildens von aktiven Region-Kontakten in einem Verfahren zur Herstellung eines Transistors gemäß einer Ausführungsform der vorliegenden Offenbarung. 7B ist eine vertikale Querschnittsansicht durch die Linie AA' von 7A. 7C ist eine vertikale Querschnittsansicht durch die Linie BB' von 7A. Unter Bezugnahme auf die 7A bis 7C kann eine Interconnect-Ebenendielektrikumschicht 30 über der in den 7A bis 7C veranschaulichten Zwischenstruktur abgeschieden sein. Die Interconnect-Ebenendielektrikumschicht 30 kann aus jedem geeigneten Material hergestellt werden, einschließlich, aber nicht beschränkt auf, SiO2. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. In der Interconnect-Ebenendielektrikumschicht 30 können dann Durchkontaktierungslöcher (nicht gezeigt) hinunter zu der Fläche der aktiven Regionen 113 gebildet werden. Als Nächstes können die Durchkontaktierungslöcher mit einem leitenden Material gefüllt werden, um aktive Region-Durchkontaktierungskontakte 112 zu bilden. Das leitende Material kann TiN, W, Al, Cu oder jedes andere geeignete Material sein. Nach dem Bilden der aktiven Region-Durchkontaktierungskontakte 112 kann ein Planarisierungsschritt ausgeführt werden, um die Fläche der Interconnect-Ebenendielektrikumschicht 30 und die obere Fläche der aktiven Region-Durchkontaktierungskontakte 112 zu planarisieren. Der Planarisierungsschritt kann beispielsweise mittels chemisch-mechanischem Polieren (CMP) erfolgen. Das Resultat ist ein Vorsprungsfeldeffekttransistor 300.
  • Wie in 7B gezeigt, weist der resultierende Vorsprungsfeldeffekttransistor 300 eine dreidimensional strukturierte Kanalschicht 104 ähnlich eines FinFET auf. Im Gegensatz zu planaren Kanälen bietet eine dreidimensionale Konfiguration, wie die FinFET-Technologie oder in der Ausführungsform eines Vorsprungsfeldeffekttransistors 300, zahlreiche Vorteile gegenüber planaren FETs. Die Finnenstruktur kann beispielsweise einen höheren Ansteuerstrom für einen gegebenen Transistorflächenbedarf ermöglichen, was in einer höheren Geschwindigkeit resultiert. Die dreidimensionale Struktur kann auch für einen geringeren Verlust sorgen, was in einer geringeren Leistungsaufnahme resultiert. Die dreidimensionale Struktur kann zudem für eine reduzierte Dotierstofffluktuation sorgen, was in einer besseren Mobilität und Skalierung des Transistors resultiert. Daher kann der resultierende Vorsprungsfeldeffekttransistor 300 als dreidimensionaler Feldeffekttransistor bezeichnet werden. Wie in 7B veranschaulicht, weist der resultierende Vorsprungsfeldeffekttransistor 300 eine effektive Kanalbreite Weff auf, die deutlich breiter sein kann als die Kanalbreite W (wobei die Kanallänge der Abstand von aktiver Region zu aktiver Region ist, z. B. Source zu Drain, und die Kanalbreite der Abstand senkrecht zur Kanallänge ist). Während die Kanalbreite W der seitliche Abstand des Kanalmaterials 108 sein kann, ist die effektive Kanalbreite Weff der strukturierten Kanalschicht 104 aufgrund der Tatsache, dass die strukturierte Kanalschicht 104 der Kontur der Dielektrikumschicht 102 und der mehreren Dielektrikumvorsprünge 103 folgt, wie es durch die Pfeile angedeutet ist, deutlich länger. Wie vorstehend beschrieben, können die mehreren Dielektrikumvorsprünge 103 bei verschiedenen Ausführungsformen eine Vorsprungshöhe PH im Bereich von 10 bis 250 nm und eine Vorsprungslänge PL im Bereich von 3 bis 100 nm aufweisen. Die Vorsprungshöhe PH kann die effektive Kanalbreite Weff signifikant beeinflussen.
  • Die 8A bis 8C veranschaulichen eine weitere Ausführungsform eines Vorsprungsfeldeffekttransistors 400. 8A ist eine Draufsicht und veranschaulicht eine alternative Ausführungsform eines Transistors, bei der die Vorsprünge in einer Richtung senkrecht zur Richtung der Vorsprünge gebildet werden, die in der in den 7A bis 7C veranschaulichten Ausführungsform gebildet werden, gemäß einer Ausführungsform der vorliegenden Offenbarung. 8B ist eine vertikale Querschnittsansicht durch die Linie AA' von 8A. 8C ist eine vertikale Querschnittsansicht durch die Linie BB' von 8A. Diese Ausführungsform ähnelt den in den 7A bis 7C veranschaulichten Vorsprungsfeldeffekttransistoren. Bei dieser alternativen Ausführungsform kann jedoch ein eindimensionales Array mehrerer Dielektrikumvorsprünge 103 in einer ersten Richtung zwischen den aktiven Regionen 113 vorhanden sein. Das eindimensionale Array aus mehreren Dielektrikumvorsprüngen 103 kann entlang der Kanallänge L, d. h., dem Abstand zwischen den aktiven Regionen 113, gebildet werden. Wie in 8C veranschaulicht, weist der resultierende Vorsprungsfeldeffekttransistor 400 eine effektive Kanallänge Leff auf, die aufgrund dessen, dass die strukturierte Kanalschicht der Kontur der Dielektrikumschicht 102 und der mehreren Dielektrikumvorsprünge 103 von der ersten aktiven Region 113 zu der zweiten aktiven Region 113 folgt, wie es durch die Pfeile angegeben ist, deutlich länger ist als die Länge L der strukturierten Kanalschicht 104. Die effektive Kanallänge Leff kann mit der Anzahl der mehreren Dielektrikumvorsprünge 103 und den Abmessungen der Vorsprünge 103 variieren. Wie vorstehend beschrieben, können die mehreren Dielektrikumvorsprünge 103 bei verschiedenen Ausführungsformen eine Vorsprungshöhe PH im Bereich von 10 bis 250 nm und eine Vorsprungslänge PL im Bereich von 3 bis 100 nm aufweisen. Die Vorsprungshöhe PH kann die effektive Kanallänge Leff signifikant beeinflussen.
  • 9 ist eine Draufsicht, die einen Schritt des Bildens von Vorsprüngen in einem Substrat in einem Verfahren zur Herstellung eines Transistors gemäß einer dritten Ausführungsform der vorliegenden Offenbarung veranschaulicht. Bei der dritten Ausführungsform der vorliegenden Offenbarung, die in 8 gezeigt ist, kann ein Array von Dielektrikumvorsprüngen 103 sowohl in x- als auch in y-Richtung gebildet sein. Eine Kanalschicht 104 und eine Dielektrikumschicht 108 können über dem Array von Dielektrikumvorsprüngen 103 konform abgeschieden werden. Die kontinuierliche Kanalschicht 104L kann aus jedem geeigneten halbleitenden Material, wie beispielsweise amorphem Silizium oder einem halbleitenden Oxid, wie beispielsweise InGaZnO, InWO, InZnO, InSnO, GaOx, InOx und dergleichen, hergestellt werden. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Bei verschiedenen Ausführungsformen kann die kontinuierliche Kanalschicht 104L eine Dicke im Bereich von 1 bis 20 nm, wie beispielsweise 5 bis 15 nm, aufweisen, wobei auch größere oder kleinere Dicken verwendet werden können. Die kontinuierliche Kanalschicht 104L kann durch jede geeignete Technik, wie beispielsweise chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder Atomlagenabscheidung (ALD), abgeschieden werden). Die High k-Dielektrikumschicht 108, kann Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkonoxid (HfZrO), Zirkonoxid, Titanoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3) enthalten, ist aber nicht darauf beschränkt. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Als Nächstes kann eine Gateschicht 106 über der High k-Dielektrikumschicht 108 abgeschieden werden. Die Gateschicht 106 kann aus jedem geeigneten Metall, wie beispielsweise Kupfer, Aluminium, Zirkonium, Titan, Wolfram, Tantal, Ruthenium, Palladium, Platin, Kobalt, Nickel oder Legierungen davon, hergestellt sein. Andere geeignete Materialien befinden sich im beabsichtigten Umfang der Offenbarung. Die Gateschicht 106 kann durch jede geeignete Technik, wie beispielsweise chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder Atomlagenabscheidung (ALD), abgeschieden werden.
  • Die 10A bis 10C veranschaulichen die Draufsicht und den vertikalen Querschnitt des fertiggestellten Vorsprungsfeldeffekttransistors 500 der dritten Ausführungsform der vorliegenden Offenbarung. Diese Ausführungsform ist den beiden vorherigen Ausführungsformen ähnlich. Wie vorstehend erwähnt, weisen die Vorsprungsfeldeffekttransistoren 500 der vorliegenden Ausführungsform jedoch ein zweidimensionales Array von Dielektrikumvorsprüngen 103 sowohl entlang der Kanalbreite W als auch der Kanallänge L auf. Daher können die effektive Kanalbreite Weff und die effektive Kanallänge Leff gemessen als der tatsächliche Abstand W zwischen den aktiven Regionen 113 und entlang der Gateschicht 106 größer sein als die Kanalbreite W und die Kanallänge L.
  • Die 11A bis 11C veranschaulichen eine Dielektrikumschicht 102 gemäß noch einer weiteren Ausführungsform. Im Gegensatz zu der in den 2A und 2B veranschaulichten Ausführungsform, die Dielektrikumvorsprünge 103 mit rechteckigem Querschnitt aufweist, können die Dielektrikumvorsprünge 103 in der in den 11A bis 11C gezeigten Ausführungsform ein im Wesentlichen dreieckiges Querschnittsprofil aufweisen. Das heißt, eine Basis der Dielektrikumvorsprünge 103 proximal zu der oberen Fläche der Dielektrikumschicht 102 kann breiter sein als ein Spitzenabschnitt, der sich distal von der oberen Fläche der Dielektrikumschicht 102 befindet. Die mehreren Dielektrikumvorsprünge 103 können erste Enden proximal zu einem Substrat 102 und zweite Enden distal von dem Substrat 102 aufweisen, und wobei eine Breite der ersten Enden breiter ist als eine Breite der zweiten Enden. Die dreieckigen Querschnittsflächenvorsprünge 103 der vorliegenden Ausführungsform vergrößern weiterhin die effektive Kanallänge Leff und/oder die effektive Kanalbreite Weff. Die Vorsprungshöhe PH sowie die Vorsprungsbasisbreite PBW können jedoch die effektive Kanalbreite Weff und die effektive Kanallänge Leff beeinflussen.
  • Die 12A bis 12C veranschaulichen eine Dielektrikumschicht 102 gemäß noch einer weiteren Ausführungsform. Im Gegensatz zu der in den 2A und 2B veranschaulichten Ausführungsform, die Dielektrikumvorsprünge 103 mit rechteckigem Querschnitt aufweist, können die Dielektrikumvorsprünge 103 in der in den 12A bis 12C gezeigten Ausführungsform ein „gerundetes dreieckiges“ Querschnittsprofil aufweisen. Wie bei der vorherigen Ausführungsform kann eine Basis der Vorsprünge 103 proximal zur oberen Fläche der Dielektrikumschicht 102 breiter sein als ein Spitzenabschnitt, der sich distal von der oberen Fläche der Dielektrikumschicht 102 befindet. Bei dieser Ausführungsform kann der Querschnitt der Dielektrikumvorsprünge 103 jedoch eine sinusförmige, parabolische oder andere gekrümmte Form aufweisen. Das heißt, eine Basis der Vorsprünge 103 proximal zu der oberen Fläche der Dielektrikumschicht 102 kann breiter sein als ein Spitzenabschnitt, der sich distal von der oberen Fläche der Dielektrikumschicht 102 befindet. Die „gerundeten dreieckigen“ Querschnittsflächenvorsprünge 103 der jetzigen Ausführungsform vergrößern weiterhin die effektive Kanallänge Leff und/oder die effektive Kanalbreite Weff. Allerdings können die Vorsprungshöhe PH sowie die Vorsprungsgrundbreite PBW und der Krümmungsradius die effektive Kanalbreite Weff und die effektive Kanallänge Leff beeinflussen.
  • Bei einer weiteren Ausführungsform kann die kontinuierliche Kanalschicht 104L einer der vorstehenden Ausführungsformen mit einem Dotierstoff dotiert sein, der ausgewählt ist, um die Stabilität der kontinuierlichen Kanalschicht 104L zu verbessern. Dotierstoffe, welche die Stabilität der Kanalschicht 104L verbessern können. Beispielsweise kann die Kanalschicht 104L mit Si dotiert sein. Andere geeignete Dotierstoffe zur Verbesserung der Stabilität der Kanalschicht 104L befinden sich im beabsichtigten Umfang der Offenbarung.
  • Bei einer weiteren Ausführungsform kann die kontinuierliche Kanalschicht 104L eine laminierte Struktur aufweisen. Bei einem Aspekt weisen die Schichten der laminierten Struktur Schichten aus InxGayZnzO mit unterschiedlichen Molprozenten von In, Ga und Zn auf. Bei einer Ausführungsform ist 0<x≤0,5, 0<y≤0,5 und 0<z≤0,5. Bei verschiedenen Ausführungsformen weisen die Schichten der laminierten Struktur Schichten von anderen Oxiden auf, wie beispielsweise, aber nicht beschränkt auf, InWO, InZnO, InSnO, GaOx und InOx.
  • 13 ist ein Flussdiagramm, das ein allgemeines Verfahren 600 zur Herstellung eines Vorsprungsfeldeffekttransistors 300, 400, 500 veranschaulicht. Unter Bezugnahme auf Schritt 602 umfasst das Verfahren einen Schritt des Bereitstellens eines Substrats, das eine Dielektrikumschicht 102 mit mehreren Dielektrikumvorsprüngen 103 aufweist. Unter Bezugnahme auf Schritt 604 umfasst das Verfahren einen Schritt des konformen Bildens einer Kanalschicht 104 über den mehreren Dielektrikumvorsprüngen 103 der Dielektrikumschicht 102, um mehrere Gräben 105 zwischen zwei benachbarten Dielektrikumvorsprüngen 103 zu bilden. Unter Bezugnahme auf Schritt 606 umfasst das Verfahren einen Schritt des Bildens einer Gateschicht 106, die auf der Kanalschicht 104 abgeschieden wird, wobei die Gateschicht 106 mehrere Gatevorsprünge 106P aufweist, die in die Gräben 105 eingepasst werden. Unter Bezugnahme auf Schritt 608 umfasst das Verfahren einen Schritt des Bildens aktiver Regionen 113 auf jeder Seite der Gateschicht 106, wobei die aktiven Regionen 113 mit der Kanalschicht 104 elektrisch verbunden werden können.
  • Im Allgemeinen können die Strukturen und Verfahren der vorliegenden Offenbarung verwendet werden, um Vorsprungsfeldeffekttransistoren und mindestens eine Schicht eines zweidimensionalen Arrays von Vorsprungsfeldeffekttransistoren in einer Metall-Interconnect-Ebene der Back-End-of-Line zu bilden. Feldeffekttransistoren (TFTs) sind für die BEOL-Integration attraktiv, da sie bei niedriger Temperatur verarbeitet werden können und der BEOL Funktionalität hinzufügen können, während gleichzeitig Fläche im FEOL frei wird. Die Verwendung von TFTs im BEOL kann als Skalierungspfad für N3 oder darüber hinaus genutzt werden, indem periphere Vorrichtungen wie Stromversorgungsgates oder I/O-Vorrichtungen vom FEOL in höhere Metallebenen des BEOL verschoben werden. Die Verschiebung der TFTs vom FEOL zum BEOL kann in einer Flächenverkleinerung von ungefähr 5 bis 10 % für eine bestimmte Vorrichtung resultieren.
  • Eine Ausführungsform betrifft einen Transistor, der eine Dielektrikumschicht 102 mit mehreren Dielektrikumvorsprüngen 103 aufweist, eine Kanalschicht 104, welche die mehreren Dielektrikumvorsprünge 103 der Dielektrikumschicht 102 konform abdeckt, um mehrere Gräben 105 zwischen zwei benachbarten Dielektrikumvorsprüngen 103 zu bilden, und eine auf der Kanalschicht angeordnete Gateschicht 106. Die Gateschicht 106 weist mehrere Gatevorsprünge 106P auf, die in die Gräben 105 eingepasst sind. Der Transistor weist zudem aktive Regionen 113 auf, die auf beiden Seiten der Gateschicht 106 gebildet sind. Die aktiven Regionen 113 sind mit der Kanalschicht 104 elektrisch verbunden.
  • Eine weitere Ausführungsform weist eine integrierte Halbleitervorrichtung, die Vorsprungsfeldeffekttransistoren 300, 400, 500 aufweist, die in Back-End-of-Line-Abschnitten (BEOL-Abschnitten) der integrierten Halbleitervorrichtung angeordnet sind. Die Vorsprungsfeldeffekttransistoren 300, 400, 500 weisen eine Dielektrikumschicht 102 mit mehreren Dielektrikumvorsprüngen 103, eine Kanalschicht 104, welche die Vorsprünge 103 der Dielektrikumschicht 102 konform abdeckt, um mehrere Gräben 105 zwischen zwei benachbarten Dielektrikumvorsprüngen 103 zu bilden, und eine auf der Kanalschicht 104 angeordnete Gateschicht 106 auf. Die Gateschicht 106 weist mehrere Gatevorsprünge 106P auf, die in die Gräben 105 eingepasst sind. Die Vorsprungsfeldeffekttransistoren 300, 400, 500 weisen zudem aktive Regionen 113 auf, die auf beiden Seiten der Gateschicht 106 gebildet sein können. Die aktiven Regionen 113 sind mit der Kanalschicht 104 elektrisch verbunden.
  • Eine weitere Ausführungsform betrifft ein Verfahren zur Herstellung eines Vorsprungsfeldeffekttransistors 300, 400, 500, welches das Bereitstellen eines Substrats, das eine Dielektrikumschicht 102 mit mehreren Dielektrikumvorsprüngen 103 aufweist, das konforme Bilden einer Kanalschicht 104, welche die Vorsprünge 103 der Dielektrikumschicht 102 abdeckt, um mehrere Gräben 105 zwischen zwei benachbarten Dielektrikumvorsprüngen 103 zu bilden, und das Bilden einer auf der Kanalschicht angeordneten Gateschicht 106 umfasst. Die Gateschicht 106 weist mehrere Gatevorsprünge 106P auf, die in die Gräben 105 eingepasst sind. Das Verfahren umfasst zudem das Bilden aktiver Regionen 113 auf beiden Seiten der Gateschicht 106. Die aktiven Regionen 113 sind mit der Kanalschicht 104 elektrisch verbunden.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalente Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031051 [0001]

Claims (20)

  1. Transistor aufweisend: eine Dielektrikumschicht, die mehrere Dielektrikumvorsprünge aufweist; eine Kanalschicht, die die mehreren Dielektrikumvorsprünge konform bedeckt, um mehrere Gräben zwischen zwei benachbarten Dielektrikumvorsprüngen zu bilden; eine Gateschicht, die auf der Kanalschicht angeordnet ist, wobei die Gateschicht mehrere Gatevorsprünge aufweist, in die Gräben eingepasst sind; und aktive Regionen, die auf beiden Seiten der Gateschicht gebildet sind, wobei die aktiven Regionen mit der Kanalschicht elektrisch verbunden sind.
  2. Transistor nach Anspruch 1, wobei die mehreren Gatevorsprünge in einem eindimensionalen Array in einer ersten Richtung von den aktiven Regionen gebildet sind.
  3. Transistor nach Anspruch 1, wobei die mehreren Gatevorsprünge in einem eindimensionalen Array in einer zweiten Richtung senkrecht zu einer ersten Richtung von den aktiven Regionen gebildet sind.
  4. Transistor nach Anspruch 1, wobei die mehreren Gatevorsprünge ein zweidimensionales Array in einer ersten Richtung von den aktiven Regionen und einer zweiten Richtung senkrecht zu der ersten Richtung aufweisen.
  5. Transistor nach einem der vorstehenden Ansprüche, wobei die mehreren Dielektrikumvorsprünge erste Enden proximal zu einem Substrat und zweite Enden distal von dem Substrat aufweisen, und wobei eine Breite der ersten Enden breiter als eine Breite der zweiten Enden ist.
  6. Transistor nach Anspruch 5, wobei jeder der mehreren Dielektrikumvorsprünge ein dreieckiges Querschnittsprofil aufweist.
  7. Transistor nach Anspruch 5, wobei die mehreren Dielektrikumvorsprünge jeweils ein abgerundetes dreieckiges Querschnittsprofil aufweisen.
  8. Transistor nach einem der vorstehenden Ansprüche, wobei die Kanalschicht eine laminierte Struktur ist, die Schichten aus InWO, InZnO, InSnO, GaOx, InOx oder Kombinationen davon aufweist.
  9. Transistor nach einem der vorstehenden Ansprüche, ferner aufweisend: aktive Region-Durchkontaktierungen, die die aktiven Regionen kontaktieren, wobei die aktive Region-Durchkontaktierung TiN, W, Al, Cu oder Kombinationen davon enthält.
  10. Transistor nach einem der vorstehenden Ansprüche, wobei die Kanalschicht eine laminierte Struktur ist, die Schichten aus InGaZnO mit unterschiedlichen Konzentrationen von In, Ga und Zn aufweist.
  11. Integrierte Halbleitervorrichtung aufweisend Vorsprungsfeldeffekttransistoren, die in Back-End-of-Line-Abschnitten, BEOL-Abschnitten, der integrierten Halbleitervorrichtung angeordnet sind, wobei die Vorsprungsfeldeffekttransistoren aufweisen: eine Dielektrikumschicht aufweisend mehrere Dielektrikumvorsprünge; eine Kanalschicht, die die mehreren Dielektrikumvorsprünge konform bedeckt, um mehrere Gräben zwischen zwei benachbarten Dielektrikumvorsprüngen zu bilden; eine Gateschicht, die auf der Kanalschicht angeordnet ist, wobei die Gateschicht mehrere Gatevorsprünge aufweist, in die Gräben eingepasst sind; und aktive Regionen, die auf beiden Seiten der Gateschicht gebildet sind, wobei die aktiven Regionen mit der Kanalschicht elektrisch verbunden sind.
  12. Integrierte Halbleitervorrichtung nach Anspruch 11, wobei der Vorsprungsfeldeffekttransistor ein Stromversorgungsgate, einen Logiktransistor, eine Ein-/Ausgabevorrichtung oder einen Selektor für ein Speicherelement aufweist.
  13. Verfahren zur Herstellung eines Vorsprungsfeldeffekttransistors, umfassend: Bereitstellen eines Substrats, das eine Dielektrikumschicht aufweist, welche mehrere Dielektrikumvorsprünge aufweisen; konformes Bilden einer Kanalschicht, die die mehreren Dielektrikumvorsprünge bedeckt, um mehrere Gräben zwischen zwei benachbarten Dielektrikumvorsprüngen zu bilden; Bilden einer Gateschicht, die auf der Kanalschicht angeordnet ist, wobei die Gateschicht mehrere Gatevorsprünge aufweist, die in die Gräben eingepasst sind; und Bilden von aktiven Regionen auf beiden Seiten der Gateschicht, wobei die aktiven Regionen mit der Kanalschicht elektrisch verbunden sind.
  14. Verfahren nach Anspruch 13, wobei das Bilden der Gateschicht ergibt, dass die mehreren Gatevorsprünge in einem eindimensionalen Array in einer ersten Richtung zwischen den aktiven Regionen gebildet werden.
  15. Verfahren nach Anspruch 13, wobei das Bilden der Gateschicht ergibt, dass die mehreren Gatevorsprünge in einem eindimensionalen Array in einer zweiten Richtung senkrecht zu einer ersten Richtung zwischen den aktiven Regionen gebildet werden.
  16. Verfahren nach Anspruch 13, wobei das Bilden der Gateschicht ein zweidimensionales Array von Vorsprüngen in einer ersten Richtung zwischen den aktiven Regionen und einer zweiten Richtung senkrecht zu der ersten Richtung ergibt.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei das Bereitstellen eines Substrats, das eine Dielektrikumschicht aufweist, welche mehrere Dielektrikumvorsprünge aufweisen, umfasst: Bilden der mehreren Dielektrikumvorsprünge, so dass die Dielektrikumvorsprünge erste Enden proximal zu dem Substrat und zweite Enden distal von dem Substrat aufweisen, und wobei eine Breite der ersten Enden breiter als eine Breite der zweiten Enden ist.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bilden jedes der mehreren Dielektrikumvorsprünge mit einem dreieckigen Querschnittsprofil.
  19. Verfahren nach einem der vorstehenden Ansprüche 13 bis 17, wobei das konforme Bilden einer Kanalschicht umfasst: Bilden einer laminierten Struktur, die Schichten von InGaZnO mit unterschiedlichen Konzentrationen von In, Ga und Zn aufweist.
  20. Verfahren nach einem der vorstehenden Ansprüche 17 bis 19, ferner umfassend: Bilden jedes der mehreren Dielektrikumvorsprünge mit einem abgerundeten dreieckigen Querschnittsprofil.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US20070194450A1 (en) * 2006-02-21 2007-08-23 Tyberg Christy S BEOL compatible FET structure
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
US9240478B2 (en) * 2014-04-16 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. 3D UTB transistor using 2D material channels
US10256328B2 (en) * 2016-05-18 2019-04-09 International Business Machines Corporation Dummy dielectric fins for finFETs with silicon and silicon germanium channels
US11222895B2 (en) * 2017-03-22 2022-01-11 Intel Corporation Embedded memory employing self-aligned top-gated thin film transistors
US11380797B2 (en) * 2017-06-20 2022-07-05 Intel Corporation Thin film core-shell fin and nanowire transistors
WO2018236357A1 (en) * 2017-06-20 2018-12-27 Intel Corporation THIN-FILM TRANSISTORS HAVING A RELATIVELY INCREASED WIDTH
US11335705B2 (en) * 2017-09-15 2022-05-17 Intel Corporation Thin film tunnel field effect transistors having relatively increased width
WO2019055051A1 (en) * 2017-09-18 2019-03-21 Intel Corporation THIN FILTER CONSTRAINTS
DE112017008139T5 (de) * 2017-09-26 2020-07-02 Intel Corporation Dünnfilmtransistoren mit relativ erhöhter Breite und gemeinschaftlich verwendeten Bitleitungen
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
US11257738B2 (en) * 2017-12-27 2022-02-22 Intel Corporation Vertically stacked transistor devices with isolation wall structures containing an electrical conductor
WO2019182597A1 (en) * 2018-03-22 2019-09-26 Intel Corporation Thin film transistors having double gates
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US11264512B2 (en) * 2018-06-29 2022-03-01 Intel Corporation Thin film transistors having U-shaped features
US11282963B2 (en) * 2018-07-30 2022-03-22 Intel Corporation Low temperature thin film transistors and micro lightemitting diode displays having low temperature thin film transistors
US11264506B2 (en) * 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20200350412A1 (en) * 2019-05-01 2020-11-05 Intel Corporation Thin film transistors having alloying source or drain metals
US11244866B2 (en) * 2020-02-26 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Low dimensional material device and method
US20220149192A1 (en) * 2020-11-09 2022-05-12 Intel Corporation Thin film transistors having electrostatic double gates

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