DE102008025708A1 - Kontaktstruktur für FinFET-Bauelement - Google Patents

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Abstract

Bei einem Ausführungsbeispiel umfasst ein FinFET-Bauelement (100) ein oder mehrere Finnen (2), eine Dummy-Finne (3), eine Gateleitung (4), ein Gatekontaktpad (5) und ein Gatekontaktelement (6). Jede der Finnen (2) erstreckt sich in eine erste Richtung über einem Substrat (1). Die Dummy-Finne (3) erstreckt sich parallel mit den Finnen (2) in der ersten Richtung über dem Substrat. Die Gateleitung (4) erstreckt sich in einer zweiten Richtung über dem Substrat (1) und wickelt die Finnen (2) teilweise ein. Das Gatekontaktpad (5) ist benachbart zu oder über der Dummy-Finne (3) angeordnet und elektrisch mit der Gateleitung (4) gekoppelt. Das Gatekontaktelement (6) ist elektrisch mit dem Gatekontaktpad (5) gekoppelt und auf der oberen Oberfläche hiervon angeordnet.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterbauelemente und insbesondere auf FinFET-Bauelemente.
  • In den letzten Jahren wurden FinFETs (Fin Field Effect Transistor, Feldeffekttransistor mit Rippe bzw. Finne) entwickelt. Integrierte Schaltkreise, welche FinFETs benutzen, weisen geringere Größen, schneller Schaltzeiten und höhere Stromdichten auf als integrierte Schaltkreise, welche herkömmliche MOSFETs (Metal Oxide Semiconductor Field Effect Transistor) benutzen. Es gibt ein allgemeines Bedürfnis nach weiter größenreduzierten integrierten Schaltkreisen, welche FinFETs benutzen, und kosteneffizientere Verfahren, um integrierte Schaltkreise mit FinFETs herzustellen.
  • Ein Ausführungsbeispiel der vorliegenden Erfindung ist ein FinFET-Bauelement wie in Anspruch 1 definiert, ein Herstellungsverfahren wie in Anspruch 6 oder 11 definiert und ein FinFET-Bauelement wie in Anspruch 16 definiert. Die abhängigen Ansprüche definieren weitere Ausführungsbeispiele.
  • Die Erfindung wird nachfolgend anhand von beispielhaften Ausführungsbeispielen unter Bezugnahme auf die beigefügte Zeichnung näher erläutert. Es zeigen:
  • 1 eine perspektivische Ansicht eines FinFET-Bauelements mit einer Dummy-Finne gemäß einem Ausführungsbeispiel der vorliegenden Erfindung,
  • 2 eine modifizierte Querschnittsansicht des in 1 gezeigten FinFET-Bauelements entlang einer Linie A-A gemäß einem Ausführungsbeispiel der Erfindung,
  • 3A eine planare Draufsicht eines FinFET-Bauelements gemäß einem Ausführungsbeispiel,
  • 3B, 3C und 3D planare Draufsichten alternativer Gatekontaktpads gemäß Ausführungsbeispielen der vorliegenden Erfindung,
  • 4 ein Flussdiagramm, welches ein Verfahren zur Herstellung eines FinFET-Bauelements mit einer Dummy-Finne gemäß einem Ausführungsbeispiel der Erfindung veranschaulicht, und
  • 5 ein Flussdiagramm, welches ein Verfahren zur Herstellung eines FinFET-Bauelements mit einer Dummy-Finne gemäß einem anderen Ausführungsbeispiel der Erfindung veranschaulicht.
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügte Zeichnung, welche in beispielhafter Weise spezifische Details und Ausführungsbeispiele darstellt, gemäß denen die vorliegende Erfindung ausgeführt werden kann. Diese Ausführungsbeispiele sind nicht jedoch nicht als einschränkend zu verstehen, und andere Ausführungsbeispiele können ebenso benutzt werden, und strukturelle, logische und elektrische Veränderungen können vorgenommen werden. Die verschiedenen Ausführungsbeispiele schließen sich nicht notwendigerweise gegenseitig aus, da manche Ausführungsbeispiele mit einem oder mehreren weiteren Ausführungsbeispielen kombiniert werden können, um neue Ausführungsbeispiele zu bilden.
  • Die Artikel „ein" oder „eine" sind in der folgenden Beschreibung als „ein oder mehrere" auszulegen. Der Begriff „oder" ist, falls nichts anderes angegeben, als nicht exklusives oder zu verstehen, so dass „A oder B" „A aber nicht B", „B aber nicht A" und „A und B" umfasst.
  • Die Begriffe „Wafer" und „Substrat" können in der folgenden Beschreibung austauschbar benutzt werden und bezeichnen allgemein jegliche Struktur, auf welcher integrierte Schaltkreise ausgebildet werden können, und beziehen sich ebenso auf derartige Strukturen während verschiedener Abschnitte der Herstellung integrierter Schaltkreise. Der Begriff „Substrat" kann insbesondere auch einen Halbleiter-Wafer bezeichnen. Der Begriff „Substrat" wird zudem benutzt, Halbleiterstrukturen während der Prozessierung zu bezeichnen, und kann andere Schichten beinhalten, welche auf einem ursprünglichen Substrat hergestellt wurden. Sowohl „Wafer" als auch „Substrat" umfassen dotierte und undotierte Halbleiter, epitaktische Halbleiterschichten, welche von einem Basishalbleiter oder Isolator getragen werden, und ebenso anderen Fachleuten wohlbekannte Halbleiterstrukturen.
  • Der Begriff „FinFET" bezeichnet ein Fin-Feldeffekttransistor, d. h. einen Feldeffekttransistor mit einer Finne, d. h. einer Rippe. Ein FinFET kann auf einem herkömmlichen Substrat oder auf einem SOI (Silicon On Insulator)-Substrat ausgebildet werden, wobei ein Gate die Finne teilweise umschließt. Die Finne funktioniert als Kanal für den FinFET. FinFET-Bauelemente können wesentlich schnellere Schaltzeiten und höhere Stromdichten als herkömmliche MOSFET-Bauelemente aufweisen. Der Begriff „FinFET" wird austauschbar mit dem Begriff „MuGFET" (Multiple Gate Field Effect Transistor) benutzt.
  • Der Begriff „Dummy-Finne" bezeichnet in der folgenden Beschreibung eine nicht aktive Finne, beispielsweise eine Finne, welche keine elektrische Verbindung zu anderen Bauelementen, Schaltungen, Schaltungsteilen oder Bezugspotenzialquellen aufweist. Durch eine Dummy-Finne geht kein elektrischer Strom hindurch, selbst wenn ein Potenzial an diese angelegt wird, und daher arbeitet eine Dummy-Finne nicht als Kanal in einem FinFET-Bauelement.
  • 1 ist eine Perspektivansicht eines FinFET-Bauelements 100 mit einer Dummy-Finne gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das FinFET-Bauelement 100 umfasst ein oder mehrere Finnen 2 (zwei Finnen 2 sind in 1 gezeigt), eine Dummy-Finne 3, eine Gateleitung 4, ein Gatekontaktpad 5 und ein Gatekontaktelement 6. Jede der Finnen 2 erstreckt sich in eine erste Richtung (Y-Richtung wie in 1 gezeigt), ist von einem Substrat 1 getragen und ist zwischen einem Source-Gebiet 9 und einem Drain-Gebiet 10 angeordnet. Die Dummy-Finne 3 erstreckt sich parallel zu den Finnen 2 in der ersten Richtung über dem Substrat 1. Obwohl nur eine Dummy-Finne 3 in 1 dargestellt ist, ist zu bemerken, dass mehr als eine Dummy-Finne benutzt werden kann. Die Gateleitung 4 erstreckt sich in einer zweiten Richtung (X-Richtung, unter einem Winkel, welcher bis zu im Wesentlichen senkrecht zu der ersten Richtung wie in 1 gezeigt sein kann) über dem Substrat 1 und wickelt sich teilweise um die Finnen 2 herum. Das Gatekontaktpad 5 ist elektrisch mit der Gateleitung 4 gekoppelt und ist in der Nähe von, beispielsweise im Wesentlichen benachbart zu, oder über der Dummy-Finne 3 angeordnet (siehe auch 3) und trägt das Gatekontaktelement 6 auf seiner oberen Oberfläche (siehe auch 2). Das Gatekontaktelement 6 ist elektrisch mit dem Gatekontaktpad 5 gekoppelt und kann auf der Oberseite des Gatekontaktpads 5 zentriert oder auf andere Weise positioniert sein.
  • Obwohl nur eine auf die Gateleitung 4 wirkende Kontaktstruktur in 1 dargestellt ist, kann die in 1 dargestellte Kontaktstruktur auch auf andere leitende Leitungen, beispielsweise Source-Leitungen, Drain-Leitungen und Wort-Leitungen (alle in 1 nicht gezeigt) angewendet werden. Obwohl nur eine leitende Leitung (Gateleitung 4) in 1 dargestellt ist, kann mehr als eine leitende Leitung (z. B. Gateleitungen, Source-Leitungen, Drain-Leitungen und Wort-Leitungen) über dem Substrat 1 ausgebildet sein und eine Kontaktstruktur aufweisen, wie sie allgemein in 1 gezeigt ist.
  • Bei manchen Ausführungsbeispielen ist wie beispielsweise in 3A gezeigt eine Isolatorschicht 14 ausgebildet, um den Zwischenraum zwischen dem Substrat 1 (in 3A nicht gezeigt), den Finnen 2, der Dummy-Finne 3, der Gateleitung 4, dem Gatekontaktpad 5A, den Source-Gebieten 9, und den Drain- Gebieten 10 auszufüllen. Bei einem Ausführungsbeispiel ist die Isolatorschicht 14 aus Borophosphorsilikatglas (BPSG) gefertigt. Bei manchen Ausführungsbeispielen kann die Höhe der ausgebildeten Isolatorschicht 14 zumindest so hoch sein wie das Höhere von der Gateleitung 4 und dem Gatekontaktpad 5A.
  • 2 ist eine modifizierte Querschnittsansicht des FinFET-Bauelements gemäß dem Ausführungsbeispiel der in 1 gezeigten Anwendung entlang einer Linie A-A.
  • Bei manchen Ausführungsbeispielen ist eine Isolatorschicht 12 ausgebildet, welche die obere Oberfläche der Isolatorschicht 14, die Gateleitung 4 und den Gatekontaktpad 5 überlagert. Bei einem Ausführungsbeispiel ist die Isolatorschicht 12 aus Siliziumdioxid (SiO2) gefertigt.
  • Bei manchen Ausführungsbeispielen ist das Gatekontaktelement 6 eine Via oder eine Öffnung 16, welche mit leitendem Material gefüllt ist. Die Öffnung 16 kann ausgebildet werden, indem selektiv durch die Isolatorschicht 12 zu der oberen Oberfläche des Gatekontaktpads 5 hindurch geätzt wird und dann die Öffnung 16 mit einem leitenden Material gefüllt wird. Somit ist das Gatekontaktelement 6 elektrisch mit dem Gatekontaktpad 5 gekoppelt. Optional kann vor dem Füllen der Öffnung 16 mit dem leitenden Material eine dünne Schicht TiN als Auskleidung 15 auf die Öffnung 16 aufgebracht werden. Bei einem Ausführungsbeispiel ist das leitende Material Wolfram. Andere geeignete Metalle oder leitende Materialien können ebenso benutzt werden, die Öffnung 16 zu füllen. Bei einem anderen Ausführungsbeispiel kann das in die Öffnung 16 eingefüllte leitende Material aus einem oder mehreren Metallen gefertigt sein, welche aus der Gruppe von Metallen ausgewählt sind, welche aus Wolfram, Kupfer, Silber, Gold und Aluminium besteht. Da das Gatekontaktpad 5 elektrisch mit der Gateleitung 4 gekoppelt ist, ist das Gatekontaktelement 6 elektrisch mit der Gateleitung 4 gekoppelt und kann benutzt werden, die Gateleitung 4 mit anderen Teilen des Bauelements, anderen Bau elementen, Schaltungen und Referenzpotenzialquellen elektrisch zu koppeln.
  • 3A ist eine planare Draufsicht eines FinFET-Bauelements gemäß einem Ausführungsbeispiel der Erfindung, welches eine Anordnung der Finnen 2, der Dummy-Finne 3, der Gateleitung 4, des Gatekontaktpads 5 und des Gatekontaktelements 6 zeigt.
  • Wie in 3A gezeigt, überlagert die Gateleitung 4 die Finnen 2, und das Gatekontaktpad 5A überlagert die Dummy-Finne 3. Das Gatekontaktpad 5A kann verschiedene Formen und Größen aufweisen. Bei manchen Ausführungsbeispielen weist das Gatekontaktpad 5A entlang seiner Höhenrichtung einen Querschnitt auf, welcher im Wesentlichen rechteckförmig ist. Bei anderen Ausführungsbeispielen kann der Querschnitt des Gatekontaktpads 5A im Wesentlichen der Form eines Rechtecks mit abgerundeten Ecken entsprechen. Bei manchen Ausführungsbeispielen, welche beispielsweise in 3B dargestellt sind, kann ein Gatekontaktpad 5B, welches eine andere Form aufweist als das Gatekontaktpad 5A aus 3A, zudem teilweise die Dummy-Finne 3 einwickeln. Bei einem weiteren beispielhaften Ausführungsbeispiel kann das Gatekontaktpad 5A oder 5B ein vergrößerter Teil der Gateleitung 4 sein. Das Gatekontaktelement 6A oder 6B ist mit dem Gatekontaktpad 5A oder 5B gekoppelt und ist innerhalb der Grenze der oberen Oberfläche des Gatekontaktpads 5A oder 5B ausgebildet.
  • Bei anderen in 3C und 3D dargestellten Ausführungsbeispielen ist ein Gatekontaktpad 5C oder 5D ein Verlängerungsteil der Gateleitung 4. Ein Gatekontaktelement 6C oder 6D ist mit dem Gatekontaktpad 5C oder 5D gekoppelt. Bei einem Ausführungsbeispiel ist das Gatekontaktelement 6C innerhalb der Grenze der oberen Oberfläche des Gatekontaktpads 5C ausgebildet. Bei einem anderen Ausführungsbeispiel erstreckt sich das Gatekontaktelement 6D nach jenseits der Grenze der oberen Oberfläche des Gatekontaktpads 5C.
  • Bei allen Ausführungsbeispielen der vorliegenden Erfindung, welche obenstehend unter Bezugnahme auf 1–3 diskutiert wurden, teilen das Gatekontaktpad 5, das Gatekontaktelement 6 und die Dummy-Finne 3 ein gemeinsames Gebiet des FinFET-Bauelements. Auf diese Weise kann die Fläche des FinFET-Bauelements gemäß diesen Ausführungsbeispielen effizienter benutzt werden, so dass bei derartigen Ausführungsbeispielen der Flächenbedarf des FinFET-Bauelements geringer ist. Obwohl nur eine auf die Gateleitung 4 angewendete Kontaktstruktur in 1–3 dargestellt ist, ist zu bemerken, dass die in 1–3 dargestellte Kontaktstruktur ebenso auf andere leitende Leitungen, beispielsweise Source-Leitungen, Drain-Leitungen und Wortleitungen (alle in 1–3 nicht gezeigt) angewendet werden kann.
  • Bei manchen Ausführungsbeispielen, beispielsweise den in 1 und 2 gezeigten Ausführungsbeispielen, kann das Substrat 1 aus Silizium gebildet sein. Bei anderen Ausführungsbeispielen kann das Substrat 1 aus anderen Halbleitermaterialien wie beispielsweise Germanium oder Galliumarsenid gebildet sein. Bei einem Ausführungsbeispiel kann das Substrat 1 eine Isolierschicht 11, wie eine BOX (Buried Oxide, vergrabene Oxid)-Struktur umfassen, auf welcher die Finnen 2 ausgebildet sind, um die Finnen 2 von dem Substrat 1 zu isolieren. Bei anderen Ausführungsbeispielen kann das Substrat 1 eine SOI (Silicon On Insulator)-Struktur umfassen. Andere Isolierschichten können in weiteren Ausführungsbeispielen benutzt werden, beispielsweise Nitrit, Siliziumnitrit oder Nitrit mit einer doppelten Oxidschicht.
  • Bei manchen Ausführungsbeispielen weist die Finne 2 entlang ihrer Länge einen Querschnitt auf, welcher im Wesentlichen rechteckförmig ist. Bei anderen Ausführungsbeispielen kann der Querschnitt der Finne 2 entlang ihrer Länge im Wesentlichen die Form eines Rechtecks mit abgerundeten Ecken aufweisen. Bei einem Ausführungsbeispiel ist das Verhältnis von Höhe zu Breite der Finne 2 im Bereich von etwa 3:1 bis 5:1. Bei einem Ausführungsbeispiel ist die Breite der Finne 2 näherungsweise 20 nm. Die Höhe und die Breite können signifikant variiert werden und ebenso kann das Verhältnis variiert werden, um Transistoren zu erhalten, welche verschiedene gewünschte Eigenschaften aufweisen. Eine größere Höhe kann einen Transistor bereitstellen, welcher mehr Strom treiben kann, ohne dass zusätzliche Chipfläche benötigt wird.
  • Bei manchen Ausführungsbeispielen ist die Finne 2 aus n- oder p-dotiertem Silizium gefertigt. Bei anderen Ausführungsbeispielen kann die Finne 2 auch aus anderen Halbleitermaterialien gefertigt sein, beispielsweise Halbleitermaterialien, welche ausgewählt sind aus der Gruppe von Halbleitermaterialien umfassend Germanium, Siliziumkarbid, Galliumarsenid und Indiumphosphid.
  • Bei manchen Ausführungsbeispielen ist die Finne 2 mit einer aus Silikat gefertigten isolierenden Schicht 7 beschichtet. Andere isolierende Schichten können in weiteren Ausführungsbeispielen benutzt werden. Bei einem anderen Ausführungsbeispiel kann die Dummy-Finne 3 ebenso mit einer aus Silikat gefertigten Isolatorschicht 8 beschichtet sein. Die Dicke der Isolierschichten 7 oder 8 kann beispielsweise etwa 1 nm betragen. Bei manchen Ausführungsbeispielen kann die Dummy-Finne 3 zumindest näherungsweise dieselbe Form und/oder Struktur wie die Finne 2 aufweisen. Bei anderen Ausführungsbeispielen kann die Dummy-Finne 3 eine andere Form oder Struktur als die Finne 2 aufweisen.
  • Bei manchen Ausführungsbeispielen ist die Gateleitung 4 aus Polysilizium gefertigt. Bei anderen Ausführungsbeispielen ist die Gateleitung 4 aus einem oder mehreren Metallen gefertigt, welche aus der Gruppe von Metallen ausgewählt sind, welche aus Wolfram, Kupfer, Silber, Gold und Aluminium besteht. Andere geeignete Metalle oder leitende Materialien können ebenso benutzt werden, um die Gateleitung 4 zu fertigen.
  • Bei manchen Ausführungsbeispielen sind die Source-Gebiete 9 der Finne 2 mit einer (in den Figuren nicht gezeigten) Source-Leitung gekoppelt, und die Drain-Gebiete 10 der Finne 2 sind mit einer (in den Figuren nicht gezeigten) Drain-Leitung gekoppelt. Die Source-Leitung kann aus einem oder mehreren Metallen gefertigt sein, welche aus der Gruppe von Metallen ausgewählt sind, welche aus Wolfram, Kupfer, Silber, Gold und Aluminium besteht. Andere geeignete Metalle oder leitende Materialien können ebenso benutzt werden, um die Source-Leitung zu fertigen. Die Drain-Leitung kann aus einem oder mehreren Metallen gefertigt sein, welche aus der Gruppe von Metallen ausgewählt sind, welche aus Wolfram, Kupfer, Silber, Gold und Aluminium besteht. Andere geeignete Metalle oder leitende Materialien können ebenso benutzt werden, um die Drain-Leitung zu fertigen.
  • Bei manchen Ausführungsbeispielen ist das Gatekontaktpad 5 aus einem oder mehreren Metallen gefertigt, welche aus der Gruppe von Metallen ausgewählt sind, welche aus Wolfram, Kupfer, Silber, Gold und Aluminium besteht. Bei anderen Ausführungsbeispielen sind das Gatekontaktpad 5 und die Gateleitung aus dem gleichen Material gefertigt. Wie vorher erwähnt, sind bei manchen Ausführungsbeispielen das Gatekontaktpad 5 und die Gateleitung 4 als ein Körper ausgebildet, d. h. das Gatekontaktpad 5 kann beispielsweise ein vergrößerter Teil oder Verlängerungsteil der Gateleitung 4 sein.
  • 4 ist ein Flussdiagramm, welches ein Verfahren 400 zur Herstellung des FinFET-Bauelements 100 mit einer Dummy-Finne 3 gemäß einem Ausführungsbeispiel der Erfindung darstellt. Bei dem Ausführungsbeispiel wird ein Gatekontaktelement 6 benachbart zu oder über einer bestehenden Dummy-Finne 3 ausgebildet.
  • Bei einem anderen Ausführungsbeispiel können herkömmliche Halbleiterprozessierungsschritte wie Abscheidung, Entfernen, Strukturieren und Modifizieren der elektrischen Eigenschaften zum Herstellen eines FinFET-Bauelements benutzt werden, und verschiedene Technologien können bei den Prozessschritten benutzt werden. Beispielsweise können bei einem Abscheideprozess physikalische Dampfabscheidung (PVD, Physical Vapor Deposition), chemische Dampfabscheidung (CVD, Chemical Vapor Deposition), elektrochemische Abscheidung (ECD, Electrochemical Deposition), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy) oder Atomschichtabscheidung (ALD, Atomic Layer Deposition) benutzt werden, um eine Materialschicht auf einem anderen Material auszubilden. Bei einem Entfernungsprozess können nasschemisches Ätzen, trockenchemisches Ätzen und chemisch-mechansiche Einebnung (CMP, Chemical Mechanical Planarization) benutzt werden, Material entweder als Volumen oder in selektiver Weise zu entfernen. Bei einem Strukturierungsprozess kann Lithographie benutzt werden, um ein Material zu formen oder eine bestehende Form eines Materials zu ändern. Bei einem Prozessschritt zum Modifizieren elektrischer Eigenschaften kann Dotieren (beispielsweise durch Diffusion oder Ionenimplantation), Tempern in einem Ofen und schnelles thermisches Tempern (RTA, Rapid Thermal Anneal) benutzt werden, um elektrische Eigenschaften eines Materials zu modifizieren.
  • In einem Abschnitt 401 kann ein Substrat 1 bereitgestellt werden, welches ein oder mehrere Finnen 2 und eine Dummy-Finne 3 aufweist, welche sich in einer ersten Richtung (beispielsweise die in 1 gezeigte Y-Richtung) über dem Substrat 1 erstrecken. Das Substrat 1 kann aus Silizium gefertigt sein. Das Substrat 1 kann auch aus anderen Halbleitermaterialien wie Germanium oder Galliumarsenid gefertigt sein. Optional kann das Substrat 1 eine Isolierschicht 11 wie eine BOX (Buried Oxide)-Struktur auf der oberen Oberfläche des Substrats 1 umfassen.
  • In einem Abschnitt 402 werden eine Gateleitung 4 und ein damit gekoppeltes Gatekontaktpad 5 ausgebildet. Die Gateleitung 4 kann sich in einer zweiten Richtung (beispielsweise die in 1 gezeigte X-Richtung) über dem Substrat 1 erstrecken und teilweise die Finnen 2 einwickeln, und das Gatekontaktpad 5 kann benachbart zu oder über der Dummy-Finne 3 positioniert sein.
  • In einem Abschnitt 403 kann ein Gatekontaktelement 6 auf der oberen Oberfläche des Gatekontaktpads 5 ausgebildet und damit elektrisch gekoppelt werden. Bei manchen Ausführungsbeispielen ist das Gatekontaktelement 6 eine mit einem leitenden Material gefüllte Öffnung.
  • 5 ist ein Flussdiagramm, welches ein Verfahren 500 zur Herstellung des FinFET-Bauelements 100 mit einer Dummy-Finne 3 gemäß einem anderen Ausführungsbeispiel der Erfindung zeigt. Bei einem Ausführungsbeispiel wird eine Dummy-Finne 3 in demselben Prozessabschnitt wie Finnen 2 hinzugefügt, und ein Gatekontaktelement 6 wird benachbart zu oder über der hinzugefügten Dummy-Finne 3 ausgebildet.
  • In einem Prozessabschnitt 501 wird ein Substrat 1 bereitgestellt. Das Substrat 1 kann aus Silizium gefertigt sein. Das Substrat kann auch aus anderen Halbleitermaterialien wie Germanium oder Galliumarsenid gefertigt sein. Optional kann das Substrat 1 eine Isolierschicht 11 wie eine BOX-Struktur umfassen.
  • In einem Prozessschritt 502 werden ein oder mehrere Finnen 2 und eine Dummy-Finne 3 ausgebildet, welche sich in einer ersten Richtung (beispielsweise die in 1 dargestellte Y-Richtung) über dem Substrat 1 erstrecken.
  • In einem Prozessabschnitt 503 werden eine Gateleitung 4 und ein mit der Gateleitung 4 gekoppeltes Gatekontaktpad 5 ausgebildet. Die Gateleitung 4 erstreckt sich in eine zweite Richtung (beispielsweise die in 1 gezeigte X-Richtung) über dem Substrat 1 und wickelt die Finne 2 teilweise ein, und das Gatekontaktpad 5 ist benachbart zu oder über der Dummy-Finne 3 positioniert.
  • In einem Prozessschritt 504 wird ein Gatekontaktelement 6 auf der oberen Oberfläche des Gatekontaktpads 5 ausgebildet und elektrisch hiermit gekoppelt. Bei manchen Ausführungsbeispielen ist das Gatekontaktelement 6 eine mit leitendem Material gefüllte Öffnung 16.
  • Mit der Anordnung und Struktur gemäß verschiedener oben beschriebener Ausführungsbeispiele können die Bauelemente, welche FinFETs mit Gatekontaktelementen auf oder nahe von Dummy-Finnen aufweisen, eine vergrößerte Gatedichte, geringeren Flächenverbrauch und eine gleichförmige Nachbarschaft für erhöhte Fähigkeit zum Drucken verglichen mit herkömmlichen Bauelementen aufweisen. Zudem sind, da die Dummy-Finnen beim Herstellungsprozess nicht entfernt werden müssen, die Kosten zur Herstellung der Halbleiterelemente, welche FinFETs gemäß Ausführungsbeispielen der Erfindung benutzen, reduziert.
  • Die oben dargestellten Ausführungsbeispiele sind nicht als abschließend anzusehen und andere Ausführungsbeispiele können ebenso benutzt werden und aus den obigen Ausführungsbeispielen abgeleitet werden, beispielsweise durch Durchführung von strukturellen oder logischen Ersetzungen und Veränderungen. Die oben beschriebenen Ausführungsbeispiele können miteinander kombiniert werden, sofern nicht anders angegeben.

Claims (20)

  1. FinFET-Bauelement (100), umfassend: mindestens eine Finne (2), welche sich in einer ersten Richtung erstreckt und von einem Substrat (1) getragen wird, eine Dummy-Finne (3), welche sich in der ersten Richtung erstreckt und durch das Substrat (1) getragen wird, eine Gateleitung (4), welche sich in einer zweiten Richtung erstreckt und durch das Substrat getragen wird und die Finne teilweise einwickelt, ein Gatekontaktpad (5; 5A; 5B; 5C; 5D), welches elektrisch mit der Gateleitung (4) gekoppelt ist und welches benachbart zu oder über der Dummy-Finne (3) angeordnet ist, und ein Gatekontaktelement (6; 6A; 6B; 6C; 6D), welches elektrisch mit dem Gatekontaktpad (5; 5A; 5B; 5C; 5D) gekoppelt ist und durch eine obere Oberfläche des Gatekontaktpads (5; 5A; 5B; 5C; 5D) getragen wird.
  2. FinFET-Bauelement (100) nach Anspruch 1, wobei sich das Gatekontaktpad (5; 5A; 5B; 5C; 5D) teilweise um die Gateleitung (4) wickelt oder einen Verlängerungsteil der Gateleitung (4) bildet.
  3. FinFET-Bauelement (100) nach Anspruch 1 oder 2, wobei das Gatekontaktpad (5; 5A; 5B; 5C; 5D) aus einem oder mehreren Metallen gefertigt ist, welche aus der Gruppe von Metallen ausgewählt sind, welche aus Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen besteht.
  4. FinFET-Bauelement (100) nach einem der Ansprüche 1–3, wobei das Gatekontaktelement (6; 6A; 6B; 6C; 6D) eine mit einem leitenden Material gefüllte Öffnung (16) umfasst, wobei das leitende Material ein oder mehrere Metalle umfasst, welche ausgewählt sind aus der Gruppe von Metallen bestehend aus Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen.
  5. FinFET-Bauelement (100) nach einem der Ansprüche 1–4, wobei die mindestens eine Finne (2) und die Dummy-Finne (3) aus ein oder mehreren dotierten Halbleitermaterialien gefertigt sind, welche ausgewählt sind aus der Gruppe von Halbleitermaterialien, welche aus Silizium, Germanium, Siliziumkarbid, Galliumarsenid und Indiumphosphit besteht.
  6. Verfahren zur Herstellung eines FinFET-Bauelements (100), umfassend: Bereitstellen eines Substrats (1) mit mindestens einer Finne (2) und einer Dummy-Finne (3), welche sich in einer ersten Richtung erstrecken und von dem Substrat (1) getragen werden, Ausbilden einer Gateleitung (4) und eines mit der Gateleitung (4) gekoppelten Gatekontaktpads (5; 5A; 5B; 5C), welche sich in einer zweiten Richtung erstrecken und von dem Substrat getragen werden, wobei die Gateleitung (4) die mindestens eine Finne (2) teilweise einwickelt und das Gatekontaktpad (5; 5A; 5B; 5C; 5D) benachbart zu oder über der Dummy-Finne (3) angeordnet ist, und Ausbilden eines Gatekontakts (6; 6A; 6B; 6C; 6D), welcher mit dem Gatekontaktpad (5; 5A; 5B; 5C; 5D) gekoppelt ist und von einer Oberfläche des Gatekontaktpads (5; 5A; 5B; 5C; 5D) getragen wird.
  7. Verfahren nach Anspruch 6, wobei der Gatekontakt (6; 6A; 6B; 6C; 6D) eine mit leitendem Material gefüllte Öffnung (16) umfasst, wobei das leitende Material ein oder mehrere Metalle umfasst, welche ausgewählt sind aus der Gruppe von Metallen, welche aus Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen besteht.
  8. Verfahren nach Anspruch 6 oder 7, weiterhin umfassend Füllen des Zwischenraums zwischen dem Substrat, der mindestens einen Finne (2), der Dummy-Finne (3), der Gateleitung (4) und dem Gatekontaktpad (5; 5A; 5B; 5C; 5D) mit einem Isolator (14).
  9. Verfahren nach Anspruch 8, wobei der Isolator (14) ein Borphosphorsilikatglas BTSG ist.
  10. Verfahren nach einem der Ansprüche 6–9, wobei jede der mindestens einen Finne (2) und der Dummy-Finne (3) im Wesentlichen rechteckförmig ist.
  11. Verfahren zur Herstellung eines FinFET-Bauelements (100), umfassend: Bereitstellen eines Substrats (1), Ausbilden zumindest einer Finne (2) und einer Dummy-Finne (3), welche sich in einer ersten Richtung erstrecken und von dem Substrat (1) getragen werden, Ausbilden einer Gateleitung (4) und eines hiermit gekoppelten Gatekontaktpads (5; 5A; 5B; 5C; 5D), welche sich in einer zweiten Richtung erstrecken und von dem Substrat (1) getragen werden, wobei die Gateleitung (4) die mindestens eine Finne (2) teilweise einwickelt und das Gatekontaktpad (5; 5A; 5B; 5C) benachbart zu oder über der Dummy-Finne (3) angeordnet ist, und Ausbilden eines Gatekontakts (6; 6A; 65; 6C; 6D), welcher mit dem Gatekontaktpad (5; 5A; 55; 5C; 5D) gekoppelt ist und von einer Oberfläche hiervon getragen wird.
  12. Verfahren nach Anspruch 11, wobei der Gatekontakt (6; 6A; 6B; 6C; 6D) eine mit leitendem Material gefüllte Öffnung (16) umfasst, wobei das leitende Material ein oder mehrere Metalle umfasst, welche ausgewählt sind aus der Gruppe von Metallen, welche aus Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen besteht.
  13. Verfahren nach Anspruch 11 oder 12, weiterhin umfassend Füllen des Zwischenraums zwischen dem Substrat, der mindestens einen Finne (2), der Dummy-Finne (3), der Gateleitung (4) und des Gatekontaktpads (5; 5A; 5B; 5C; 5D) mit einem Isolator (14).
  14. Verfahren nach Anspruch 13, wobei der Isolator (14) ein Borphosphorsilikatglas BTSG ist.
  15. Verfahren nach einem der Ansprüche 11–14, wobei jede der mindestens einen Finne (2) und der Dummy-Finne (3) im Wesentlichen rechteckförmig ist.
  16. FinFET-Bauelement (100), umfassend: mindestens eine Finne (2), welche sich in einer ersten Richtung erstreckt und von einem Substrat (1) getragen wird, eine Dummy-Finne (3), welche sich in der ersten Richtung erstreckt und von dem Substrat (1) getragen wird, eine leitende Leitung (4), welche sich in einer zweiten Richtung erstreckt und von dem Substrat (1) getragen wird und die Finne (2) teilweise einwickelt, ein Kontaktpad (5; 5A; 5B; 5C; 5D) für die leitende Leitung, welches elektrisch mit der leitenden Leitung (4) gekoppelt ist und von der Dummy-Finne (3) getragen wird, und ein Kontaktelement (6; 6A; 6B; 6C; 6D) für die leitende Leitung, welche von einer oberen Oberfläche des Kontaktpads (5; 5A; 5B; 5C; 5D) getragen wird und mit dem Kontaktpad (5; 5A; 5B; 5C; 5D) elektrisch gekoppelt ist.
  17. FinFET-Bauelement (100) nach Anspruch 16, wobei die leitende Leitung (4) aus einem oder mehreren Metallen gefertigt ist, welche aus der Gruppe von Metallen ausgewählt sind, welche aus Wolfram, Kupfer, Silber, Gold, Aluminium und ihren Legierungen besteht.
  18. FinFET-Bauelement (100) nach Anspruch 16, wobei der Zwischenraum zwischen dem Substrat (1), der mindestens einen Finne (2), der Dummy-Finne (3), der leitenden Leitung (4) und dem Kontaktpad (5; 5A; 5B; 5C; 5D) mit Borphosphorsilikatglas BPSG (14) gefüllt ist.
  19. FinFET-Bauelement (100) nach einem der Ansprüche 16–18, wobei jede der mindestens einen Finne (2) und der Dummy-Finne (3) im Wesentlichen rechteckförmig sind.
  20. FinFET-Bauelement (100) nach einem der Ansprüche 16–19, wobei das Verhältnis von Höhe zu Breite der mindestens einen Finne (2) und der Dummy-Finne (3) im Bereich von 3:1 bis 5:1 liegt.
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Families Citing this family (216)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888736B2 (en) * 2007-08-29 2011-02-15 International Business Machines Corporation MUGFET with optimized fill structures
US8022478B2 (en) * 2008-02-19 2011-09-20 International Business Machines Corporation Method of forming a multi-fin multi-gate field effect transistor with tailored drive current
US7915112B2 (en) * 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8569125B2 (en) 2011-11-30 2013-10-29 International Business Machines Corporation FinFET with improved gate planarity
CN103187289B (zh) * 2011-12-31 2015-08-19 中芯国际集成电路制造(上海)有限公司 多栅极场效应晶体管的制造方法
US8633077B2 (en) * 2012-02-15 2014-01-21 International Business Machines Corporation Transistors with uniaxial stress channels
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8716094B1 (en) 2012-11-21 2014-05-06 Global Foundries Inc. FinFET formation using double patterning memorization
US8946792B2 (en) * 2012-11-26 2015-02-03 International Business Machines Corporation Dummy fin formation by gas cluster ion beam
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US8859355B1 (en) * 2013-05-06 2014-10-14 International Business Machines Corporation Method to make dual material finFET on same substrate
US9412664B2 (en) 2013-05-06 2016-08-09 International Business Machines Corporation Dual material finFET on single substrate
JP6281571B2 (ja) * 2013-08-28 2018-02-21 株式会社ソシオネクスト 半導体集積回路装置
US9159794B2 (en) 2014-01-16 2015-10-13 Globalfoundries Inc. Method to form wrap-around contact for finFET
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9647113B2 (en) 2014-03-05 2017-05-09 International Business Machines Corporation Strained FinFET by epitaxial stressor independent of gate pitch
CN104979202B (zh) * 2014-04-04 2019-05-28 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
TWI642110B (zh) 2014-12-03 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
KR102276546B1 (ko) * 2014-12-16 2021-07-13 삼성전자주식회사 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US9653466B2 (en) 2015-08-04 2017-05-16 Qualcomm Incorporated FinFET device and method of making the same
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US9773871B2 (en) * 2015-11-16 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10084094B1 (en) 2017-03-17 2018-09-25 International Business Machines Corporation Wrapped source/drain contacts with enhanced area
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
DE102020133643A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
US11677015B2 (en) 2020-05-13 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US7005330B2 (en) * 2003-06-27 2006-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming the gate electrode in a multiple-gate transistor
US7227183B2 (en) * 2004-09-17 2007-06-05 International Business Machines Corporation Polysilicon conductor width measurement for 3-dimensional FETs
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法

Also Published As

Publication number Publication date
US7795669B2 (en) 2010-09-14
DE102008025708B4 (de) 2011-05-19
US20080296681A1 (en) 2008-12-04

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