DE102013104197B3 - Gate Kontaktstruktur für FinFET und Verfahren zur Herstellung - Google Patents

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Chi-Wen Liu
Chao-Hsiung Wang
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Abstract

Ein Ausführungsbeispiel weist ein Substrat auf, wobei sich ein Bereich des Substrats nach oben unter Bildung einer Finne, einem Gatedielektrikum über einer oberen Oberfläche und wenigstens Abschnitten der Seitenwände der Finne und einer Gateelektrode über dem Gatedielektrikum und einem Kontakt über und sich in die Gateelektrode erstrecken, wobei der Kontakt eine erste Breite über der Gateelektrode und eine zweite in der Gateelektrode hat, wobei die erste Breite kleiner ist als die zweite Breite.

Description

  • HINTERGRUND
  • Mit der zunehmenden Abnahme der Größe von integrierten Schaltungen (IC) und den zunehmenden Anforderungen an die Geschwindigkeit der ICs, müssen die Transistoren höhere Betriebsströme bei zunehmend kleineren Dimensionen haben. Finnenfeldeffekttransistoren (FinFET) wurden zu diesem Zweck entwickelt. Bei einem typischen FinFET wurden Bereiche eines Substrats weggeätzt zur Erzeugung einer vertikalen Finnenstruktur. Diese vertikale Finnenstruktur wird verwendet zur Bildung von Source/Drain-Bereichen in der lateralen Richtung, die einen Kanalbereich in der Finne bilden. Ein Gate ist über dem Kanalbereich der Finne in der vertikalen Richtung unter Bildung eines FinFET geformt, wie beispielsweise aus der US 4 979 014 A bekannt. Anschließend kann ein Zwischenschichtdielektrikum (ILD) und eine Mehrzahl von Zwischenverbindungsschichten über dem FinFET gebildet werden. Die ILD weist Gatekontakte auf, die das Gate elektrisch mit anderen aktiven Komponenten in dem IC über eine Mehrzahl von Zwischenverbindungsschichten verbinden, wie aus der US 2005/0121703 A1 bekannt.
  • Die Gatekontakte sind im Allgemeinen in der Breite enger als das Gate, der Gatekontaktbereich kann daher relativ klein sein. Ein kleiner Gatekontaktbereich erzeugt hohe Kontaktwiderstände zwischen dem Gate und dem Gatekontakt. Unglücklicherweise ist es aufgrund von Begrenzungen durch die Designregeln, nicht einfach, die Breite des Gatekontakts zu erhöhen oder einzustellen. Aus der US 6 476 489 B1 ist es für FETs bekannt, die Kontaktfläche zur Gateelektrode durch ein Nassätzen der Gateelektrode zu vergrößern, um damit den Kontaktwiderstand zu reduzieren.
  • Aufgabe der Erfindung ist es, den Kontaktwiderstand zur Gateelektrode von FinFETs zu reduzieren.
  • Die Strukturen der Ansprüche 1 und 5 und das Verfahren des Anspruchs 12 lösen diese Aufgabe.
  • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • Für ein besseres Verständnis der gegebenen Ausführungsbeispiele und deren Vorteile wird jetzt auf die nachfolgende Beschreibung in Verbindungen mit den beiliegenden Zeichnungen Bezug genommen. Dabei zeigen:
  • 1–9 Querschnittsansichten der unterschiedlichen Schritte der Herstellung einer integrierten Schaltung (IC) in Übereinstimmung mit verschiedenen Ausführungsbeispielen.
  • EINGEHENDE BESCHREIBUNG VON ILLUSTRATIVEN AUSFÜHRUNGSBEISPIELEN
  • Ausführungsbeispiele von integrierten Schaltungen (IC) werden unter Bezugnahme auf einen bestimmten Zusammenhang beschrieben, nämlich einem Finnenfeldeffekttransistor (finFET). Andere Transistorstrukturen (etwa Tunnelfeldeffekttransistoren oder Nanodrahtfeldeffekttransistoren) und analoge Strukturen liegen innerhalb des zu berücksichtigenden Schutzes der Offenbarung. Der finFET kann in einem Mikroprozessor, einer Speicherzelle und/oder anderen integrierten Schaltungen (IC) vorgesehen sein.
  • Die 1–9 zeigen Querschnittsansichten verschiedener Schritte der Herstellung einer integrierten Schaltung (IC) 100 in Übereinstimmung mit verschiedenen Ausführungsbeispielen, wobei die Querschnittsansicht die Finne querend, nicht also Source/Drain-Bereiche. In der vorliegenden Offenbarung wird der Begriff Struktur einer integrierten Schaltung (IC) 100 für einen Feldeffekttransistor (finFET) 100 verwendet. Der finFET 100 bezieht sich auf jede Art eines finnenbasierten, Mehrgatetransistor. Der finFET 100 weist ein Gate auf, das über einer vertikalen Finne ausgebildet ist. Ein oberer Bereich des Gates ist isotropisch geätzt zur Erzeugung eines sich vergrößerten Kontaktbereichs zwischen einem Gatekontakt und dem Gate ohne eine Vergrößerung der Breite des Gatekontakts. Auf diese Weise kann der Kontaktwiderstand zwischen dem Gatekontakt und dem Gate reduziert werden ohne dass Designregeln verletzt werden. Bei verschiedenen Ausführungsbeispielen ist das Verhältnis der Breite des vergrößerten Kontaktbereichs zu der Breite der Finne zwischen 1,2 und 2,5.
  • 1 zeigt eine Querschnittsansicht eines finFET 100, die das Substrat 102 aufweist. Das Substrat 102 kann ein Massensubstrat oder ein Halbleiter-auf-Isolator (SOI) Substrat sein.
  • Das Substrat 102 kann aus Silizium oder Siliziumgermanium gebildet sein, obwohl andere Halbleitermateriale einschließlich der Elemente der Gruppe III, der Gruppe IV und der Gruppe V verwendet werden können.
  • Eine Pufferschicht 104 und eine Maske 106 können auf dem Substrat 102 gebildet werden. Die Pufferschicht 104 kann aus Siliziuimoxid gebildet sein unter Verwendung von, beispielsweise, einem thermischen Oxidationsvorgang. Die Pufferschicht 104 kann als eine Klebeschicht verwendet werden und reduziert die Spannung zwischen dem Substrat 102 und der Maske 106. Die Pufferschicht 104 kann weiter als Ätzstoppschicht für jede Ätzmaske 106 verwendet werden. Die Maske 106 kann aus Siliziumnitrid gebildet sein unter Verwendung von, beispielsweise, einer chemischen Tiefdruckdampfablagerung (LPCVD), einer thermischen Nitridation von Silizium, einer plasmaverstärkten chemischen Dampfablagerung (PECVD) oder einer anodischen Plasmanitration. Die Maske 106 wird als eine Hartmaske während der nachfolgenden photolithographischen Prozesses verwendet. Eine Fotolackschicht 108 ist über der Maske ausgebildet und gemustert, wobei die Bereiche der darunter liegenden Maske 106 frei liegen.
  • Es wird jetzt auf 2 Bezug genommen. Die Maske 106 und die Pufferschicht 104 werden durch die Öffnungen in der Fotolackschicht 108 geätzt. Das Substrat 102 wird sodann unter Bildung einer Finne 110 geätzt. Obwohl in 2 nur eine Finne 110 gezeigt ist, weisen alternative Ausführungsbeispiele das Bilden mehrerer Finnen in demselben Prozessschritt auf (beispielsweise zur Bildung eines finFETs mit mehreren Finnen oder zum gleichzeitigen Bilden mehrerer finFETs). Die Fotolackschicht 108 wird anschließend entfernt. Alternativ können die Finnen durch Ablagern einer Oxidschicht (beispielsweise eines Siliziumoxids) über dem Substrat 106 gebildet werden, das Aufbringen der Oxidschicht und epitaxial gezüchtete Finnen.
  • In 3 wird die dielektrische Schicht 112 über das Substrat 102 deponiert. Die dielektrische Schicht 112 kann aus Siliziumoxid gebildet werden, obwohl andere dielektrische Materialien wie SiN, Sic oder dergleichen auch verwendet werden können. Die dielektrische Schicht 112 kann flächendeckend über das Substrat 102 deponiert sein. Bei verschiedenen Ausführungsbeispielen, die mehrere Finnen beinhalten, kann die dielektrische Schicht als eine Isolationsschicht zum Isolieren der einzelnen Finnen dienen. Ein chemisch mechanisches Polieren (CMP) kann auf der dielektrischen Schicht 112 ausgeführt werden zum Freilegen des oberen Teiles der Finne 110, so dass die obere Fläche der dielektrischen Schicht 112 auf derselben Ebene wie die Fläche der Finne 110 ist.
  • 4 zeigt die Vertiefungen der dielektrischen Schicht 112, beispielsweise durch Ätzen. Infolge des Vertiefens liegt ein Bereich der Finne 110 frei und erstreckt sich über die obere Fläche der dielektrischen Schicht 112. Wenn der finFET 100 vollständig gebildet ist, erstreckt sich dieser Abschnitt der Finne 110 über die obere Fläche der dielektrischen Schicht 112, die als Kanalbereich wirkt.
  • 5 zeigt die Bildung eines Gatedielektrikums 114 und einer Gateelektrode 116 über die Finne 110. Die Gateelektrode 116 kann ein Arbeitsfunktionsmetall und ein Signalmetall aufweisen. Zur Vereinfachung der Darstellung sind die Schichten der Gateelektrode 116 nicht einzeln gezeigt. Das Gatedielektrikum kann Siliziumdioxid, Siliziumnitrid oder ein dielektrisches Material mit einem hohen k-Wert, der größer als etwa 7,0 ist, aufweisen. Das dielektrische Material mit hohem k-Wert kann Metalloxide aufweisen. Ein dielektrisches Material mit einem hohen k-Wert weist Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen aus diesen auf. Bei einigen Ausführungsbeispielen hat das Gatedielektrikum 114 eine Dicke im Bereich von etwa 0,5 bis etwa 3 nm. Die Gateelektrode (116) kann auf der oberen Fläche und den Seitenwänden der Finnen 110 durch ein thermisches Oxidationsverfahren gebildet sein oder aber kann flächendeckend über die Finne 110 durch eine chemische Aufdampfungsablagerung (CVD), ein atomischer Schichtablagerungsprozess (ALD) abgelagert werden. Das Arbeitsfunktionsmetall kann sodann über das Gatedielektrikum gebildet werden, bestehend aus Aluminium, Titanaluminium, Wolfram, Titan, Nitrid, Tantalnitrid, Tantalkarbid oder dergleichen. Das Arbeitsfunktionsmetall induziert eine Ladung in dem Kanalbereich (d. h. der Finne), wenn eine geeignete Vorspannung aufgebracht wird, nachdem der finFET 100 vollständig ausgebildet ist. Im Allgemeinen kann der Kontaktwiderstand des Arbeitsfunktionsmetalls relativ hoch sein. Es wird daher ein Signalmetall mit einem geringen Widerstand über dem Arbeitsfunktionsmetall ausgebildet zum Reduzieren des Gesamtkontaktwiderstandes des Elements. Das Signalmetall kann aus Aluminium, Aluminiumkupfer oder dergleichen ausgebildet sein, obwohl auch andere metallische Materialien verwendet werden können. Die Gateelektrode 116 (d. h., das Funktionsmetall und das Signalmetall) kann durch CVD, Plattieren, ALD und andere geeignete Techniken gebildet sein.
  • Weiter kann eine (nicht gezeigte) Grenzflächenschicht unter dem Gatedielektrikum 114 über der Finne 110 und der dielektrischen Schicht 112 ausgebildet sein. Die Grenzflächenschicht kann Siliziumoxid beinhalten und wirkt als eine Kleber/Puffer-Schicht zwischen dem Gatedielektrikum 114 und der Finne 110.
  • 6 zeigt die Bildung von Gatedistanzstücken 118 und einem ersten Zwischenschichtdielektrikum (ILD) 120. Die Gatedistanzstücke 118 können aus Siliziumoxid, Siliziumnitrid und dergleichen gebildet sein. Anschließend werden die verbleibenden Bereiche des finFET 100 einschl. der Source/Drain-Bereiche und der Source/Drain-Silizide (nicht gezeigt) in der lateralen Richtung ausgebildet. Die erste ILD 120 kann aus Siliziumoxid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG) und dergleichen ausgebildet sein. Die erste ILD 120 kann flächendeckend über die dielektrische Schicht 112 und das Gatedistanzstück 118 deponiert sein. Der Bildungsprozess dieser Komponente ist aus dem Stand der Technik bekannt, er wirden daher hier nicht näher erläutert.
  • In 7 wird ein zweites ILD 120 über dem ersten ILD 120, den Distanzstücken 118 und dem finFET 100 mit der Gateelektrode 116 gebildet. Das zweite ILD 122 kann aus im Wesentlichen demselben Material gebildet werden, das im Wesentlichen dieselben Techniken wie das ILD 120 verwendet. Alternativ kann das zweite ILD 122 aus einem gegenüber dem ersten ILD 120 abweichenden Material gebildet sein. Beispielsweise kann das ILD 120 aus PSG und das zweite ILD 122 kann aus Siliziumoxid gebildet sein. Das zweite ILD 122 ist zur Bildung einer Öffnung 124 gemustert, die die darunter liegende Gateelektrode 116 freilegt. Die Öffnung 124 kann beispielsweise unter Verwendung einer Kombination von photolithographischen und Ätztechniken gebildet werden.
  • 8 zeigt die Erstreckung der Öffnung 124 durch das zusätzliche Ätzen. Die Fläche der Gateelektrode 116 ist isotropisch geätzt, um die Öffnung 124 zu vergrößern. Das isotropische Ätzen der Gateelektrode 116 kann erreicht werden unter Verwendung einer Kombination von Nass- und Trockenätztechniken ohne Vorspannung. Beispielsweise kann die Gateelektrode 116 unter Verwendung eines Nassätzens mit gelöster Hydrofluorsäure (DHF) und einem Trockenätzen unter Verwendung eines Chlor beinhaltenden Gases ohne Vorspannung geätzt werden. Beispielsweise kann das Trockenätzen ausgeführt werden unter einer Spannungsquelle von etwa 550 W bis etwa 850 W und einem Druck von etwa 1,3 bis 26,7 Pa (10 bis 200 mTorr) unter Verwendung von Cl2, HBr und He als Ätzgase. Es ist zu beachten, dass der Bereich der Öffnung 124 in der Gateelektrode größer ist als der Abschnitt der Öffnung 124 in dem zweiten ILD 122.
  • 9 zeigt die Bildung einer Kontaktgrenzschicht 126 und eines Kontakts 128 in der Öffnung 124. Die Kontaktgrenzschicht 126 kann aus Titannitrid, Tantalnitid und dergleichen gebildet sein. Bei einigen Ausführungsbeispielen hat die Kontaktgrenzschicht 126 eine Dicke in dem Bereich von etwa 0,3 bis etwa 2 nm. Die Kontaktgrenzschicht 126 deckt die Bodenfläche und die Seitenwände der Öffnung 124 ab. Die Öffnung 124 wird sodann zur Erzeugung des Kontaktes 128 gefüllt. Der Kontakt 128 kann aus Wolfram, Aluminium oder Kupfer gebildet sein, obwohl auch andere metallische Materialien verwendet werden können. Der Kontakt 128 und die Kontaktgrenzschicht 126 können einem CMP unterworfen sein zum Entfernen des überschüssigen Bereichs der Kontaktgrenzschicht über dem zweiten ILD 122. Die CMP führt weiter dazu, dass die Fläche des Kontaktes 128 mit der Fläche des ILD 122 fluchtet. Die Kontaktgrenzschicht 126 hilft, eine Diffusion der metallischen Elemente des Kontakts 128 in das zweite ILD 122 zu verhindern.
  • Bei einem alternativen Ausführungsbeispiel kann die Kontaktgrenzschicht 126 bei etwa 250°C bis etwa 450°C gehärtet sein unter einer Induktion der Diffusion von metallischen Substanzen (z. b. Aluminium) in die Kontaktgrenzschicht 126. Die sich ergebende Kontaktgrenzschicht 126 kann Titanaluminiumnitrid, Titanaluminiumwolframnitrid, Tantalaluminiumnitrid, Tantalaluminiumwolframnitrid und dergleichen beinhalten.
  • Der Kontakt 128 hat zwei Breiten, nämliche W1 (in dem zweiten ILD 122) und W2 (in der Gateelektrode 116). Bei verschiedenen Ausführungsbeispielen ist die Breite W2 größer als die Breite W1, was den Kontaktbereich zwischen dem Kontakt 128 und dem Signalmetall der Gateelektrode 116 erhöht. Die erhöhte Kontaktfläche vermindert den Kontaktwiderstand zwischen dem Kontakt 128 und der Gateelektrode 116. Die Breite W1 kann auf eine bestimmte Größe begrenzt sein aufgrund der Begrenzungen der Designregel verschiedener Technologieknoten, die Breite W2 ist jedoch diesen Begrenzungen nicht unterlegen. Bei verschiedenen Ausführungsbeispielen kann das Verhältnis der Breite W2 zur Breite W3 der Finne 110 vorteilhaft zwischen 1,2 und 2,5 liegen. Im Gegensatz dazu ist das Verhältnis einer typischen Gatekontaktbreite (d. h. W1) zu der Breite W3 im Allgemeinen geringer als 1,2 (beispielsweise etwa 1). In dem beschriebenen Ausführungsbeispiel wird der Kontaktbereich zwischen dem Kontakt 128 und der Gateelektrode 116 erhöht, was den Kontaktwiderstand vermindert, ohne dass Einschränkungen irgendeiner Designregel verschiedener Technologieknoten verletzt werden. Obwohl die finFET 100 als ein EinfinnenfinFET gezeigt ist (d. h. das Gate ist über einer einzigen Finne ausgebildet) können auch verschiedene Ausführungsbeispiele bei einem Mehrfinnen finFET angewendet werden.
  • In Übereinstimmung mit einem Ausführungsbeispiel weist die integrierte Schaltung (IC) ein Substrat auf. Ein Bereich dieses Substrats erstreckt sich nach oben unter Bildung einer Finne. Die Struktur des IC weist weiter ein Gatedielektrikum über einer oberen Fläche und wenigstens Abschnitten von Seitenwandungen der Finne, eine Gateelektrode über dem Gatedielektrikum und einen Kontakt über die Gatterelektrode in diese sich erstreckend auf. Der Kontakt hat eine erste Breite über der Gateelektrode und eine zweite Breite innerhalb der Gateelektrode, die erste Breite ist kleiner als die zweite Breite.
  • In Übereinstimmung mit einem anderen Ausführungsbeispiel weist die Struktur eine integrierte Schaltung (IC), ein Substrat und eine Halbleiterfinne über dem Substrat mit diesem verbunden auf. Die Struktur des ICs weist weiter ein Gatedielektrikum über der oberen Fläche und den Seitenwandungen der Finne auf, eine Gateelektrode über dem Gatedielektrikum, ein Zwischenschichtdielektrikum (ILD) über dem Gatedielektrikum, einem Kontakt der sich von einer oberen Fläche des ILD in die Gateelektrode erstreckt und einer Kontaktgrenzschicht, die die Bodenfläche und die Seitenwände des Kontakts umgibt. Der Kontakt hat einen ersten Abschnitt in dem ILD und einen zweiten Abschnitt in der Gateelektronik, der erste und der zweite Bereich haben eine erste und eine zweite Breite, wobei die zweite Breite größer ist als die erste Breite.
  • In Übereinstimmung mit einem weiteren Ausführungsbeispiel weist ein Verfahren zum Bilden der Struktur einer integrierten Schaltung (IC) das Ätzen eines Substrats unter Bildung einer Finne, Bilden eines Dielektrikums über der oberen Fläche und wenigstens Bereichen der Seitenwände der Finnen, Bilden einer Gateelektrode über dem Gatedielektrikum, Bilden eines Zwischenschichtdielektrikums (ILD) über der Gateelektrode, Musterung der ILD zur Erzeugung einer Öffnung in dem ILD, Freilegen der Gateelektrode, wobei die Öffnung eine erste Breite hat, und isotropes Ätzen eines Bereichs derart, dass sich die Öffnung in die Gateelektrode erstreckt, auf. Ein Bereich der Öffnung der Gateelektrode hat eine zweite Breite und die zweite Bereite ist größer als die erste Breite. Das Verfahren weist weiter das Bilden einer Kontaktgrenzschicht in der Bodenfläche und den Seitenwänden der Öffnung, sowie das Füllen der Öffnung mit einem metallischen Material zum Bilden eines Kontakts auf.

Claims (17)

  1. Eine Struktur einer integrierten Schaltung (IC) mit: – einem Substrat (102) mit einem sich nach oben unter Bildung einer Finne (110) erstreckenden Bereich; – einem Gatedielektrikum (114) über einer oberen Fläche und über wenigstens Bereichen der Seitenwandungen der Finne (110); – einer Gateelektrode (116) über dem Gatedielektrikum (114); und – einem Kontakt (128) über der Gateelektrode (116), der sich in die Gateelektrode (116) erstreckt, wobei der Kontakt (128) eine erste Breite (W1) über der Gateelektrode (116) und eine zweite Breite (W2) in der Gateelektrode (116) aufweist, und wobei die erste Breite (W1) kleiner ist als die zweite Breite (W2).
  2. Die IC-Struktur von Anspruch 1, weiter mit einer Kontaktgrenzschicht (126) zwischen dem Kontakt (128) und der Gateelektrode (116), wobei die Kontaktgrenzschicht (126) weiter die Seitenwände des Kontakts (128) abdeckt.
  3. Die IC-Struktur nach Anspruch 1 oder 2, wobei der Kontakt (128) Wolfram, Kupfer oder Aluminium aufweist.
  4. Die IC-Struktur nach einem der vorangehenden Ansprüche, wobei das Gatedielektrikum (114) Siliziumoxid, Siliziumnitrid oder ein dielektrisches Material mit einem hohen k-Wert aufweist.
  5. Struktur einer integrierten Schaltung (IC) mit: – einem Substrat (102); – einer über dem Substrat angeordneten und mit dem Substrat verbundenen Halbleiterfinne (110); – einem Gatedielektrikum (114) über einer oberen Fläche und Seitenwandungen der Finne (110); – einer Gateelektrode (116) über dem Gatedielektrikum (114); – einem Zwischenschichtdielektrikum (ILD) (122) über dem Gatedielektrikum (114); – einem Kontakt (128), der sich von einer oberen Oberfläche der ILD (122) in die Gateelektrode (116) erstreckt, wobei der Kontakt (128) einen ersten Bereich in dem ILD (122) und einen zweiten Bereich in der Gateelektrode (116) hat, und wobei der erste und der zweite Bereich eine erste bzw. eine zweite Breite haben und die zweite Breite (W2) größer ist als die erste Bereite (W1); und – eine Kontaktgrenzschicht (126), die die Bodenfläche und die Seitenwandungen des Kontakts (128) abdeckt.
  6. Die Struktur eines IC nach Anspruch 5, weiter mit einer Grenzschicht zwischen dem Gatedielektrikum (114) und der Finne (110).
  7. Die Struktur eines IC nach Anspruch 5, weiter mit einer dielektrischen Schicht zwischen dem Gatedielektrikum (114) und der Finne (110), wobei die dielektrische Schicht einen ersten und einen zweiten Bereich, die an gegenüberliegenden Seiten der Finne (110) ausgebildet sind, aufweist.
  8. Die Struktur eines IC nach einem der Ansprüche 5–7, wobei die Gateelektrode (116) ein Signalmetall und ein Arbeitsfunktionsmetall aufweist.
  9. Die Struktur eines IC nach einem der Ansprüche 1–8, wobei das Verhältnis der zweiten Breite (W2) zu einer dritten Breite (W3) der Finne (110) zwischen etwa 1,2 und 2,5 beträgt.
  10. Die Struktur eines IC nach einem der Ansprüche 2–9, wobei die Kontaktgrenzschicht (126) Titannitride oder Tantalnitride aufweist.
  11. Die Struktur eines IC nach einem der Ansprüche 2–9, wobei die Kontaktgrenzschicht (126) Titanaluminiumnitrid, Titanaluminiumwolframnitrid, Tantalaluminiumnitrid oder Tantalaluminiumwolframnitrid aufweist.
  12. Ein Verfahren zum Bilden der Struktur einer integrierten Schaltung (IC) mit den folgenden Schritten: – Ätzen eines Substrats (102) zur Bildung einer Finne (110); – Bilden eines Gatedielektrikums (114) über eine Oberfläche und wenigstens Bereichen der Seitenwandungen der Finne (110); – Bilden einer Gateelektrode (116) über dem Gatedielektrikum (114); – Bilden eines Zwischenschichtdielektrikums (ILD) (122) über der Gateelektrode (116); – Mustern der ILD (122) zur Erzeugung einer Öffnung (124) in dem ILD (122) unter Freilegen der Gateelektrode (116), wobei die Öffnung (124) eine erste Breite (W1) hat; – isotropisches Ätzen eines Bereichs der Gateelektrode (116) zum Erstrecken der Öffnung (124) in die Gateelektrode (116), wobei ein Bereich der Öffnung in der Gateelektrode (116) eine zweite Breite (W2) hat und wobei die zweite Breite (W2) größer ist als die erste Breite (W1); – Bilden einer Kontaktgrenzschicht (126), die eine Bodenfläche und Seitenwandungen der Öffnung (124) abdeckt; und – Füllen der Öffnung (124) mit einem metallischen Material zur Bildung eines Kontakts (128).
  13. Das Verfahren nach Anspruch 12, wobei das isotrope Ätzen des Bereichs der Gateelektrode (116) das Verwenden eines Nassätzverfahrens in Kombination mit einem Trockenätzverfahren ohne Vorspannung aufweist.
  14. Das Verfahren nach Anspruch 12 oder 13, weiter mit Härten der Struktur der IC.
  15. Das Verfahren nach Anspruch 14, wobei der Schritt des Härten der Struktur der IC bei etwa 250°C bis etwa 450°C ausgeführt wird.
  16. Das Verfahren nach einem der Ansprüche 12 bis 15, weiter mit Bilden einer Grenzschicht zwischen der Finne (110) und der Gateelektrode (116).
  17. Das Verfahren nach einem der Ansprüche 12 bis 16, weiter umfassend: vor dem Bilden des Gatedielektrikums (114): – Bilden einer Dielektrikumsschicht (112) über dem Substrat (102); und – Vertiefen der Dielektrikumsschicht (112) zum Freilegen wenigstens eines Bereichs der Finne (110).
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