DE112006001735B4 - Blockkontaktarchitekturen für Transistoren mit Kanälen in einer Nano-Größenordnung und Verfahren zum Ausbilden - Google Patents

Blockkontaktarchitekturen für Transistoren mit Kanälen in einer Nano-Größenordnung und Verfahren zum Ausbilden Download PDF

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Abstract

Bauelement, das umfaßt:
mehrere parallele Halbleiterkörper, wobei jeder der mehreren parallelen Körper eine Oberseite und ein Paar sich seitlich gegenüberliegender Seitenwände aufweist, wobei jeder der parallelen Körper einen Kanalabschnitt zwischen einer Source-Region und einer Drain-Region aufweist;
eine Gate-Elektrode, die neben und über der Kanalregion eines jeden der mehreren Körper ausgebildet ist;
einen ersten metallischen Source- oder Drain-Kontakt, der mit einer ersten Vielzahl der mehreren parallelen Körper verbunden ist und sich zwischen diesen auf einer ersten Seite der Gate-Elektrode erstreckt;
einen zweiten metallischen Source- oder Drain-Kontakt, der mit einer zweiten Vielzahl der mehreren parallelen Körper verbunden ist und sich zwischen diesen auf der ersten Seite der Gate-Elektrode erstreckt; und
einen dritten metallischen Drain- oder Source-Kontakt, der mit der ersten und zweiten Vielzahl der mehreren parallelen Körper verbunden ist und sich zwischen diesen auf einer zweiten Seite der Gate-Elektrode erstreckt.

Description

  • Allgemeiner Sta”nd der Technik
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter Halbleiterschaltkreise und insbesondere Kontaktstrukturen für Bauelemente mit Kanälen in einer Nano-Größenordnung.
  • 2. Besprechung des Standes der Technik
  • Fortschritte bei den Halbleiterbauelementen und das unablässige Streben nach Miniaturisierung der Halbleiterbauelemente führen zu einem Bedarf an besseren Fertigungsprozessen für immer kleinere Strukturen, weil kleinere Bauelemente in der Regel schnellere Schaltzeiten bedeuten, die zu einer höheren Leistung führen.
  • Um diese höhere Bauelement-Leistung zu erreichen, sind kleinere Bauelementkanallängen erforderlich, und so sind viele nicht-planare Bauelementkonfigurationen wie zum Beispiel Doppelgatter, FinFET, Dreifachgatter und Omega-Gatter sowohl auf massiven Siliziumsubstraten und Silizium-auf-Isolator(SOI)-Substraten vorgeschlagen worden. Um Nanomaßstabs-Transistoren herzustellen, die einen beliebig großen Ansteuerstrom haben, kann die Bauelement-Architektur einen zusätzlichen oder mehrere Halbleiterkörper oder -finger enthalten, die mehrere parallele Kanäle erzeugen. 1 ist eine perspektivische Veranschaulichung eines Mehrkanal-Dreifachgatter-Transistors auf Silizium-auf-Isolator 102. Ein Mehrkanal-Transistor 100 enthält ein einzelnes kristallines Siliziumsubstrat 101 mit einer darauf ausgebildeten isolierenden Schicht 103, wie zum Beispiel einem vergrabenen Oxid. Auf der isolierenden Schicht sind mehrere Halbleiterkörper oder -finger 105 ausgebildet, wie in 1 gezeigt. Eine Gate-Dielektrikum-Schicht 112 ist auf den mehreren Halbleiterkörpern 105 ausgebildet, und eine Gate-Elektrode 113 ist auf dem Gate-Dielektrikum 112 ausgebildet, das die mehreren Halbleiterkörper 105 überbrückt. Die Source-Region 116 und die Drain-Region 117 sind in der einzelnen kristallinen Halbleiterschicht entlang seitlich gegenüberliegenden Seiten der Gate-Elektrode 113 ausgebildet.
  • Für ein typisches Dreifachgatter-Bauelement hat jeder Halbleiterkörper 105 eine Gate-Dielektrikum-Schicht 112 auf seiner Oberseite und seinen Seitenwänden ausgebildet, wie in 1 gezeigt. Die Gate-Elektrode 113 ist auf und neben jedem Gate-Dielektrikum 112 auf jedem der Halbleiterkörper 105 ausgebildet. Jeder Halbleiterkörper 105 enthält außerdem eine Source-Region 116 und eine Drain-Region 117, die in dem Halbleiterkörper 105 auf gegenüberliegenden Seiten der Gate-Elektrode 113 ausgebildet sind, wie in 1 gezeigt. Die Source-Regionen 116 und die Drain-Regionen 117 des Halbleiterkörpers 105 sind elektrisch miteinander durch das Halbleitermaterial verbunden, das verwendet wird, um die Halbleiterkörper 105 auszubilden, um eine Source-Kontaktinsel 118 und eine Drain-Kontaktinsel 119 zu bilden, wie in 1 gezeigt. Die Source-Kontaktinsel 118 und die Drain-Kontaktinsel 119 sind jeweils elektrisch über metallische Kontaktstrukturen 123 mit oberen Ebenen der Verbindungsmetallisierung verbunden (zum Beispiel Metall 1, Metall 2, Metall 3 usw.), die dafür verwendet wird, verschiedene Transistoren 100 elektrisch miteinander zu funktionalen Schaltungen zu verbinden. Wie in 1 gezeigt, ist ein Paar metallischer Kontaktstrukturen 123 für jeden der Halbleiterkörper 105 vorhanden, eine erste metallische Kontaktstruktur für die Source-Region 116 und eine zweiter metallischer Kontakt für die Drain-Region 117, um die parallele Schaltkreisarchitektur des gesamten Transistors beizubehalten.
  • Bei der in 1 gezeigten metallischen Kontaktarchitektur muß mit kleiner werdendem Rastermaß des Halbleiterkörpers 105 auch das Rastermaß 110 der metallischen Kontaktstrukturen 123 kleiner werden. Wenn die Verringerung des Rastermaßes 110 der metallischen Kontaktstrukturen 123 nicht mit der Verringerung des Rastermaßes des parallelen Halbleiterkörpers Schritt hält, so wird der Gesamtwiderstand der metallischen Kontaktstrukturen, der externe Widerstand (Rext), ein Faktor, der signifikant zum parasitären Gesamtwiderstand des Bauelements 100 beiträgt. Somit sind die metallischen Kontaktstrukturen 123 durch das kleinste photolithographische Rastermaß der metallischen Kontaktstrukturen 123 beschränkt, wodurch Rext größer wird, wenn das Rastermaß der Halbleiterkörper 105 unter das kleinste photolithographische Rastermaß der metallischen Kontaktstrukturen 123 abnimmt.
  • Ein Mehrkanaltransistor, wie er beispielsweise in der 1 gezeigt ist, ist ebenfalls in US 2004/0169269 A1 beschrieben. In US 6413802 B1 ist ein FinFET-Bauelement offenbart, wobei eine Vielzahl von Kanälen sich zwischen einem Source- und Drain-Gebiet erstrecken und gleichzeitig kontaktierbar sind. Ein Herstellungsprozess für den Sub-20 nm-Bereich ist darüber hinaus in: Y.-K. CHOI et. al. „Sub-20nm CMOS FinFET Technologies” offenbart, wobei insbesondere die Elektronenstrahllithographie und das Abstandshalterverfahren genutzt werden. Schließlich offenbart die US 2004/0108523 A1 ebenfalls einen Multikanaltransistor mit einem Substrat, Source- und Drain-Inseln, die auf einem Substrat ausgebildet sind, und mehreren Halbleiterkörpern, die das Source- und Drain-Gebiet miteinander verbinden.
  • Detaillierte Beschreibung der Zeichnungen
  • 1 ist eine Darstellung einer perspektivischen Ansicht eines herkömmlichen nicht-planaren Mehrkanal-Transistors.
  • 2A ist eine Darstellung einer perspektivischen Ansicht eines nicht-planaren Mehrkanal-Transistors mit einer metallischen Kontaktarchitektur, die nicht von der vorliegenden Erfindung umfasst ist.
  • 2B ist eine Darstellung einer perspektivischen Ansicht eines nicht-planaren Mehrkanal-Transistors mit einer metallischen Kontaktarchitektur, die nicht von der vorliegenden Erfindung umfasst ist.
  • 2C ist eine Darstellung einer perspektivischen Ansicht eines nicht-planaren Mehrkanal-Transistors mit einer metallischen Kontaktarchitektur gemäß der vorliegenden Erfindung.
  • 2D ist eine Darstellung einer perspektivischen Ansicht eines nicht-planaren Mehrkanal-Transistors mit einer metallischen Kontaktarchitektur gemäß der vorliegenden Erfindung.
  • 3A–3L sind Darstellungen perspektivischer Ansichten und Querschnittsansichten eines Verfahrens zur Herstellung eines nicht-planaren Mehrkanal-Transistors mit einer Kontaktarchitektur gemäß der vorliegenden Erfindung.
  • Detaillierte Beschreibung der vorliegenden Erfindung
  • Es werden eine neuartige Kontaktstruktur für nicht-planare Mehrkanal-Transistoren und ein Verfahren zu ihrer Herstellung beschrieben. In der folgenden Beschreibung werden zahlreiche konkrete Details dargelegt, wie zum Beispiel konkrete Materialien, Abmessungen und Prozesse usw., um ein gründliches Verstehen der vorliegenden Erfindung zu ermöglichen. In anderen Fällen wurden bestens bekannte Halbleiterprozesse und Herstellungstechniken nicht in besonderem Detail beschrieben, um die vorliegende Erfindung nicht unnötig in den Hintergrund treten zu lassen.
  • Ausführungsformen der vorliegenden Erfindung enthalten Bauelement-Kontaktarchitekturen, bei denen rechteckige Metallstrukturen die Source- oder Drain-Regionen von nicht-planaren Transistoren berühren, die mehrere Halbleiterkörper mit Kanälen aufweisen, die parallel durch eine einzelne Gate-Elektrode gesteuert werden. Ausführungsformen der vorliegenden Erfindung enthalten Bauelement-Kontaktarchitekturen, bei denen mindestens eine metallische Drain-Kontaktstruktur mit Drain-Regionen der mehreren Halbleiterkörper verbunden ist und sich dazwischen erstreckt und mindestens eine metallische Kontaktstruktur mit Source-Regionen der mehreren Halbleiterkörper der nicht-planaren Mehrkanal-Transistoren verbunden ist und sich dazwischen erstreckt. Weil die rechteckige Blockkontaktarchitektur mehrere Halbleiterkörper berührt, wird der externe Widerstand (Rext) des nicht-planaren Mehrkanal-Bauelements verringert, indem eine Stromeinschnürung an den Source- und Drain-Enden der mehreren Halbleiterkörper verringert wird. Auf diese Weise erhöht die rechteckige Blockarchitektur die Transistorschaltgeschwindigkeit.
  • In der Regel haben einzelne Transistor-Bauelemente genug absoluten Strom abgegeben, um Schaltkreis-Logikfunktionen anzusteuern. In dem Maße aber, wie Transistorkanalbreiten auf Nanometer-Größe schrumpfen, nimmt auch der absolute Strom ab, der durch einen einzelnen Transistor transportiert wird. Das heißt, daß Bauelemente in Nanometer-Größe zwar schneller geworden sind, daß aber ihr absoluter Strom nicht mehr ausreicht, um eine nennenswerte Last anzusteuern, wodurch die Anwendungen für einen einzelnen Nanometer-Transistor eingeschränkt werden. Darum ist es von Vorteil, wenn Nanomaßstabs-Bauelemente mit Nanometer-Kanälen parallel konfiguriert und betrieben werden, wodurch eine Gruppierung von Nanomaßstabs-Bauelementen mit der Geschwindigkeit eines einzelnen Nanometerkanal-Bauelements arbeiten und genügend absoluten Strom zu Ansteuern nennenswerter Lasten abgeben kann. Nanomaßstabs-Bauelemente, die parallel betrieben werden, um den benötigten Ansteuerstrom zu erreichen, erfordern einen Formfaktor, der mindestens so klein ist wie das größere einzelne Transistor-Bauelement, das eine äquivalente Menge an absolutem Strom abgibt. Diese Anforderung ist notwendig, um zu vermeiden, daß eine Integration auf Logik-Ebene zum Verbessern der Schaltgeschwindigkeit der Nanometerkanal-Bauelemente geopfert wird, und kann als Layout-Effizienz beschrieben werden. Die Layout-Effizienz ist ein Verhältnis der absoluten stromtransportierenden Breite (Z) eines parallelen nicht-planaren Bauelement-Layouts zu der des typischen planaren Bauelements, das die gleiche Layout-Breite einnimmt. Weil einzelne nicht-planare Nanomaßstabs-Transistoren die effektive stromtransportierende Breite (Z) relativ zu einem einzelnen planaren Bauelement, das die gleiche Layout-Breite einnimmt, vergrößern, ist die Layout-Effizienz eines einzelnen nicht-planaren Bauelements deutlich größer als 100 Prozent. Jedoch führt, wie zuvor angemerkt, die Verkleinerung der Abmessung, die durch die nicht-planare Architektur ermöglicht wird, zu einem relativ geringen absoluten Strom, und so können viele sol cher nicht-planaren Bauelemente in einer parallelen Konfiguration betrieben werden. Sofern nicht das Rastermaß zwischen den parallelen nicht-planaren Nanomaßstabs-Transistoren kleiner ist als das kleinste Rastermaß des planaren Transistors, kann die Layout-Breite, die erforderlich ist, um einzelne nicht-planare Bauelemente zu strukturieren, die Layout-Effizienz auf unter 100 Prozent verringern. Somit ist die stromtransportierende Gesamtbreite des parallelen nicht-planeren Bauelements immer noch kleiner als die einzelner planerer Bauelemente, sofern nicht das Rastermaß der nicht-planaren Bauelemente proportional zur Größe des Kanals schrumpft. Da der typische planare Transistor ein Kanal-Rastermaß in der Größenordnung des kleinsten lithographischen Rastermaßes der metallischen Kontaktstrukturelemente aufweist, kann es erforderlich sein, das Rastermaß des nicht-planaren Nanomaßstabs-Transistors auf sublithographische Niveaus zu verringern, indem man sich auf nicht-lithographische Herstellungstechniken stützt, wie zum Beispiel Abstandshalter und Selbstjustierung, um die einzelnen Nanomaßstabs-Transistorkörper zu definieren. Die Verwendung solcher Techniken kann Layout-Effizienzen von deutlich über 100 Prozent für ein Nanomaßstabs-Mehrkanal-Bauelement erbringen, jedoch ist es dann unmöglich, eine einzelne Source- und Drain-Kontaktstruktur für jeden Transistorkanal lithographisch zu strukturieren oder zu drucken, wie es immer für den planaren Transistor mit einem kleinsten lithographischen Rastermaß getan wurde. Des Weiteren kann es selbst dann, wenn die nicht-planaren Transistorkörper mittels herkömmlicher Lithographie gedruckt werden, unwirtschaftlich teuer oder schwierig sein, die Steuerung der kritischen Abmessung zu bewerkstelligen, die durch die herkömmliche Kontaktarchitektur gefordert wird. Im Gegensatz zur herkömmlichen Kontaktarchitektur sind Ausführungsformen der vorliegenden Erfindung nicht durch das kleinste lithographische Rastermaß beschränkt und brauchen keine kleinsten Kontaktstrukturen zwischen mehreren Nanomaßstabs-Transistoren gemeinsam zu nutzen. Ausführungsformen der vorliegenden Erfindung verringern den Strom durch die metallische Kontaktstruktur und senken den Rext des Bauelements, wodurch die Schaltgeschwindigkeit des Bauelements erhöht wird.
  • Ein Beispiel eines nicht-planaren Mehrkanal-Transistors 200 mit einer metallischen Kontaktarchitektur veranschaulicht 2A. Obgleich der in 2A gezeigte nicht-planare Transistor 200 ein Dreifachgatter-Bauelement ist, sind auch andere nicht-planare Mehrkanal-Transistor-Designs, wie zum Beispiel – ohne darauf beschränkt zu sein – Doppelgatter, Omega-Gatter, Halbleiter-Nanodraht und Kohlenstoff-Nanoröhren-Bauelemente, möglich. Der nicht-planare Mehrkanal-Transistor 200 ist auf einem Substrat 202 ausgebildet. Das Substrat 202 ist möglicherweise ein isolierendes Substrat, das ein unteres monokristallines Siliziumsubstrat 201 enthält, auf dem eine isolierende Schicht 203, wie zum Beispiel ein Siliziumdioxidfilm, ausgebildet ist. Der nicht-planare Mehrkanal-Transistor 200 kann jedoch auf jedem bestens bekannten isolierenden Substrat ausgebildet werden, wie zum Beispiel Substraten aus Siliziumoxid, Nitrid, Carbiden und Saphir. Das Substrat 202 kann ein ”massives” Halbleitersubstrat sein, wie zum Beispiel – ohne darauf beschränkt zu sein – monokristallines Siliziumsubstrat und Gallium-Arsenid-Substrat. Ein ”massives” Halbleitersubstrat hat lediglich keine isolierende Schicht 203. Das Substrat 202 ist möglicherweise ein Silizium-Halbleitersubstrat mit einer dotierten Epitaxialschicht mit einer Leitfähigkeit entweder vom p-Typ oder n-Typ mit einer Konzentration zwischen 1 × 1016 – 1 × 1019 Atomen/cm3.
  • In einem Beispiel enthält der nicht-planare Mehrkanal-Transistor 200 mehrere Halbleiterkörper 205, die auf dem Isolator 203 des isolierenden Substrats 202 ausgebildet sind. Obgleich 2A eine Dreifachgatter-Ausführungsform zeigt, versteht es sich, daß noch weitere Ausführungsformen der nicht-planaren Transistoren möglich sind, wie zum Beispiel – ohne darauf beschränkt zu sein – Doppelgatter-, FinFET-, Omega-Gatter- oder Kohlenstoff-Nanoröhren-Designs. Die Halbleiterkörper 205 können aus jedem bestens bekannten Halbleitermaterial ausgebildet sein, wie zum Beispiel – ohne darauf beschränkt zu sein – Silizium (Si), Germanium (Ge), Silizium-Germanium (SixGey), Gallium-Arsenid (GaAs), Indium-Antimond (InSb), Galliumphosphid (GaP), Gallium-Antimonid (GaSb), Indiumphosphid (InP) und Kohlenstoff-Nanoröhren. Die Halbleiterkörper 205 können aus jedem bestens bekannten Material ausgebildet sein, das durch Anlegen externer elektrischer Steuerungen umkehrbar aus einem isolierenden Zustand in einen leitfähigen Zustand verändert werden kann. Die Halbleiterkörper 205 sind idealerweise ein einzelner kristalliner Film, wenn die beste elektrische Leistung des Transistors 200 gewünscht ist. Zum Beispiel sind die Halbleiterkörper 205 ein einzelner kristalliner Film, wenn der Transistor 200 in Hochleistungsanwendungen eingesetzt wird, wie zum Beispiel in einem hoch-dichten Schaltkreis, wie zum Beispiel einem Mikroprozessor. Die Halbleiterkörper 205 können jedoch auch ein polykristalliner Film sein, wenn der Transistor 200 in Anwendungen eingesetzt wird, die weniger hohe Leistung verlangen, wie zum Beispiel in Flüssigkristallanzeigen. In einer Ausführungsform isoliert der Isolator 203 die Halbleiterkörper 205 gegen das monokristalline Siliziumsubstrat 201. In einer Ausführungsform sind die Halbleiterkörper 205 ein einzelner kristalliner Siliziumfilm. In einer Ausführungsform, wo ein ”massives” Substrat verwendet wird, sind die Halbleiterkörper 205 aus einer oberen Region des ”massiven” Halbleitersubstrats ausgebildet. Die Halbleiterkörper 205 haben ein Paar seitlich gegenüberliegender Seitenwände 206 und 207, die um einen Abstand voneinander getrennt sind, der eine einzelnen Halbleiterkörper- oder Fingerbreite definiert. Des Weiteren haben die Halbleiterkörper 205 eine Oberseite 208, die gegenüber einer Unterseite auf dem Substrat 202 ausgebildet ist. Der Abstand zwischen der Oberseite 208 und der Unterseite definiert eine einzelne Halbleiterkörperhöhe. In einer Ausführungsform ist die einzelne Körperhöhe im Wesentlichen gleich der einzelnen Halbleiterkörperbreite. In einer Ausführungsform hat der einzelne Halbleiterkörper 205 eine Breite und eine Höhe von weniger als 30 Nanometern und idealerweise von weniger als 20 Nanometern. In einer Ausführungsform mißt die einzelne Halbleiterkörperhöhe zwischen der Hälfte der einzelnen Halbleiterkörperbreite und dem Doppelten der einzelnen Halbleiterkörperbreite. In einer Ausführungsform ist der Abstand zwischen zwei benachbarten Halbleiterkörpern geringer als 30 Nanometer und idealerweise geringer als 20 Nanometer. In einer Ausführungsform ist der Abstand zwischen zwei benachbarten Halbleiterkörpern geringer als die einzelne Halbleiterkörperbreite. In einer Ausführungsform ist das Rastermaß der Halbleiterkörper, der Abstand zwischen der Seitenwand 206 eines Halbleiterkörpers und der Seitenwand 206 eines benachbarten Halbleiterkörpers, sublithographisch. In einer Ausführungsform ist das Rastermaß des Halbleiterkörpers geringer als 110 nm.
  • Der nicht-planare Mehrkanal-Transistor 200 hat eine Gate-Dielektrikum-Schicht 212. Die Gate-Dielektrikum-Schicht 212 ist auf und um drei Seiten des Halbleiterkörpers 205 herum ausgebildet, wie in 2A gezeigt. Die Gate-Dielektrikum-Schicht 212 ist auf oder neben der Seitenwand 206, auf der Oberseite 208 und auf oder neben der Seitenwand 207 des Halbleiterkörpers 205 ausgebildet, wie in 2A gezeigt. Die Gate-Dielektrikum-Schicht 212 kann eine beliebige bestens bekannte dielektrische Schicht sein. In einer Ausführungsform ist die Gate-Dielektrikum-Schicht eine dielektrische Schicht aus Siliziumdioxid (SiO2), Siliziumoxynitrid (SiOxNy) oder Siliziumnitrid (Si3N4). In einer Ausführungsform ist die Gate-Dielektrikum-Schicht 212 ein Siliziumoxynitridfilm, der auf eine Dicke zwischen 0,5 und 2,0 nm ausgebildet ist. In einer Ausführungsform ist die Gate-Dielektrikum-Schicht 212 eine Gate-Dielektrikum-Schicht mit hohem K-Wert, wie zum Beispiel ein Metalloxid-Dielektrikum, wie zum Beispiel – ohne darauf beschränkt zu sein – Tantaloxid, Titanoxid, Hafniumoxid, Zirconiumoxid und Aluminiumoxid. Die Gate- Dielektrikum-Schicht 212 kann auch von einem anderen Typ eines Dielektrikums mit hohem K-Wert sein, wie zum Beispiel – ohne darauf beschränkt zu sein – Blei-Zirconium-Titanat (BZT).
  • Der nicht-planare Mehrkanal-Transistor 200 hat eine Gate-Elektrode 213, wie in 2A gezeigt. Die Gate-Elektrode 213 ist auf der und um die Gate-Dielektrikum-Schicht 212 herum ausgebildet, wie in 2A gezeigt. Die Gate-Elektrode 213 ist auf oder neben dem Gate-Dielektrikum 212 ausgebildet, das an der Seitenwand 206 eines jeden der Halbleiterkörper 205 ausgebildet ist, ist auf dem Gate-Dielektrikum 212 ausgebildet, das auf der Oberseite 208 eines jeden der Halbleiterkörper 205 ausgebildet ist, und ist neben oder auf der Gate-Dielektrikum-Schicht 212 ausgebildet, die an der Seitenwand 207 eines jeden der Halbleiterkörper 205 ausgebildet ist. Die Gate-Elektrode 213 hat ein Paar seitlich gegenüberliegender Seitenwände, die um einen Abstand voneinander getrennt sind, der die Gate-Länge (Lg) des Transistors 200 definiert. In einer Ausführungsform verlaufen die seitlich gegenüberliegenden Seitenwände der Gate-Elektrode 213 in einer Richtung senkrecht zu den seitlich gegenüberliegenden Seitenwänden 206 und 207 der Halbleiterkörper 205.
  • Die Gate-Elektrode 213 kann aus jedem geeigneten Gate-Elektrodenmaterial ausgebildet werden. In einer Ausführungsform umfaßt die Gate-Elektrode 213 polykristallines Silizium, das mit einer Konzentrationsdichte zwischen 1 × 1019 Atomen/cm3 und 1 × 1020 Atomen/cm3 dotiert ist. In einer Ausführungsform die Gate-Elektrode eine metallische Gate-Elektrode sein, wie zum Beispiel – ohne darauf beschränkt zu sein – Wolfram, Tantal, Titan, Nickel, Kobalt, Aluminium und entsprechende Nitride und Silicide. In einer Ausführungsform ist das Gate aus einer Kohlenstoff-Nanoröhre gebildet. In einer Ausführungsform ist die Gate-Elektrode aus einem Material gebildet, das eine Austrittsarbeit in der Spaltmitte zwischen 4,6 und 4,9 eV aufweist. Es versteht sich, daß die Gate-Elektrode 213 nicht unbedingt ein einzelnes Material zu sein braucht, sondern auch ein Verbundstapel aus Dünnfilmen sein kann, wie zum Beispiel – ohne darauf beschränkt zu sein – eine polykristallines-Silizium/Metall-Elektrode oder eine Metall/polykristallines-Silizium-Elektrode.
  • Der nicht-planare Mehrkanal-Transistor 200, wie in 2A gezeigt, hat Source-Regionen 216 und Drain-Regionen 217 der Halbleiterkörper 205. Die Source-Regionen 216 und die Drain-Regionen 217 sind in den Halbleiterkörpern 205 auf gegenüberliegenden Seiten der Gate-Elektrode 213 ausgebildet, wie in 2A gezeigt. Die Source-Region 216 und die Drain- Region 217 sind aus dem gleichen Leitfähigkeitstyp gebildet, wie zum Beispiel eine Leitfähigkeit vom n-Typ oder vom p-Typ. In einer Ausführungsform haben die Source-Region 216 und die Drain-Region 217 eine Dotierungskonzentration von 1 × 1019 – 1 × 1021 Atomen/cm3. Die Source-Region 216 und die Drain-Region 217 können mit gleichmäßiger Konzentration ausgebildet werden oder können Teilregionen mit verschiedenen Konzentrationen oder Dotierungsprofilen enthalten, wie zum Beispiel Spitzenregionen (zum Beispiel Source/Drain-Erweiterungen).
  • In einer Ausführungsform können die Source-Region 216 und die Drain-Region 217 einen Silizium- oder sonstigen Halbleiterfilm enthalten, der auf dem und um den Halbleiterkörper 205 herum ausgebildet ist. Zum Beispiel kann der Halbleiterfilm ein Siliziumfilm oder eine Siliziumlegierung sein, zum Beispiel Silizium-Germanium (SixGey), um ”erhöhte” Source- und Drain-Regionen zu bilden. In einer Ausführungsform wird ein Silicidfilm, wie zum Beispiel – ohne darauf beschränkt zu sein – Titansilicid, Nickelsilicid und Kobaltsilicid, auf der Source-Region 216 und der Drain-Region 217 ausgebildet. In einer Ausführungsform wird der Silicidfilm direkt auf der Oberseite 208 der Halbleiterkörper 205 ausgebildet. In einer Ausführungsform sind die Source-Regionen 216 und die Drain-Regionen 217 vollständig silicidiert (FUSI).
  • In einer Ausführungsform sind die Source-Regionen 216 und die Drain-Regionen 217 der Halbleiterkörper 205 elektrisch miteinander durch Material verbunden, das verwendet wird, um die Halbleiterkörper 205 auszubilden, um eine gemeinsame Source-Schiene oder -Kontaktinsel 218 und eine gemeinsame Drain-Schiene oder -Kontaktinsel 219 zu bilden, wie in 2A gezeigt. In einer alternativen Ausführungsform bleiben die Source-Regionen 216 und die Drain-Regionen 217 eines jeden der Halbleiterkörper 205 elektrisch voneinander isoliert, und es wird keine gemeinsame Source- oder Drain-Kontaktinsel ausgebildet.
  • Der Abschnitt des Halbleiterkörpers 205, der zwischen der Source-Region 216 und der Drain-Region 217 angeordnet ist, definiert eine Kanalregion des nicht-planaren Mehrkanal-Transistors 200 und ist von der Gate-Elektrode 213 umgeben. In einer Ausführungsform ist die Kanalregion intrinsisches oder undotiertes monokristallines Silizium. In einer Ausführungsform ist die Kanalregion dotiertes monokristallines Silizium. Wenn die Kanalregion dotiert ist, so ist sie in der Regel auf ein Leitfähigkeitsniveau zwi schen 1 × 1016 und 1 × 1019 Atomen/cm3 dotiert. Wenn – in einer Ausführungsform – die Kanalregion dotiert ist, so ist die in der Regel auf den entgegengesetzten Leitfähigkeitstyp der Source-Region 216 und der Drain-Region 217 dotiert. Wenn zum Beispiel die Source- und Drain-Regionen eine Leitfähigkeit vom n-Typ haben, so würde man die Kanalregion auf eine Leitfähigkeit vom p-Typ dotieren. Gleichermaßen hätte, wenn die Source- und Drain-Regionen eine Leitfähigkeit vom p-Typ haben, die Kanalregion eine Leitfähigkeit vom n-Typ. Auf diese Weise kann ein nicht-planarer Mehrkanal-Transistor 200 zu einem NMOS-Transistor bzw. zu einem PMOS-Transistor gebildet werden.
  • Der nicht-planare Mehrkanal-Transistor 200 ist in einem isolierenden Medium oder in einem Zwischenschichtdielektrikum (ZSD) 222 verkapselt, wie in 2A gezeigt. In einer Ausführungsform ist das ZSD ein Material mit einer niedrigen Dielektrizitätskonstante, wie zum Beispiel ein Film mit hoher Porosität oder ein Film aus kohlenstoffdotiertem Oxid. In einer Ausführungsform besteht das ZSD aus PSG, BPSG, Siliziumdioxid, Siliziumnitrid oder einem Verbund aus diesen oder anderen gemeinhin bekannten Materialien.
  • Der nicht-planare Mehrkanal-Transistor 200, wie in 2A gezeigt, ist elektrisch mit externen Bauelementen über das ZSD 222 mit rechteckigen Blockkontaktstrukturen 223 und 226 verbunden. Die Kontaktstrukturen können aus einem beliebigen gemeinhin bekannten leitfähigen Material bestehen, wie zum Beispiel – ohne darauf beschränkt zu sein – Aluminium, Gold, Titan, Wolfram, Silber und Kohlenstoff-Nanoröhren. In einer Ausführungsform sind die metallischen Kontaktstrukturen 223 und 226 Kupfer. In einer Ausführungsform haben die metallischen Kontaktstrukturen 223 und 226 zusätzliche Sperrschichten, wie zum Beispiel – ohne darauf beschränkt zu sein – Tantal, Tantalnitrid, Titan und Titannitrid.
  • Es versteht sich, daß die rechteckigen Blockkontaktstrukturen 223 und 226 unabhängig voneinander bemessen sein können. Es versteht sich des Weiteren, daß eine Architektur, die eine Blockkontaktstruktur beschreibt, wie zum Beispiel die Source-Kontaktstruktur 223, unabhängig auf die Architektur der Drain-Kontaktstruktur 226 angewendet werden kann. Darum können die Strukturen, die in verschiedenen Ausführungsformen beschrieben oder in den 2A–2D gezeigt sind, entweder für den Source- oder den Drain-Kontakt in jeder beliebigen Kombination verwendet werden.
  • In einer Ausführungsform, wie in 2A gezeigt, berührt eine metallische Source-Kontaktstruktur 223 die Source-Regionen 216, und eine metallische Drain-Kontaktstruktur 226 berührt die Drain-Regionen 217 der mehreren Halbleiterkörper 205. In einer Ausführungsform hat die metallische Source-Kontaktstruktur 223 eine Breite 224 ungefähr gleich der Anzahl der Halbleiterkörper 205, multipliziert mit dem Rastermaß der Halbleiterkörper 205 des Transistors, und eine Länge 225 ungefähr gleich der Größe des kleinsten photolithographischen Strukturelements. In einer Ausführungsform hat die metallische Drain-Kontaktstruktur 226 eine Breite ungefähr gleich der Anzahl der Halbleiterkörper 205, multipliziert mit dem Rastermaß der Halbleiterkörper 205 des Transistors, und eine Länge ungefähr gleich der Größe des kleinsten photolithographischen Strukturelements. In einer weiteren Ausführungsform hat die Source-Kontaktstruktur 223 eine Breite 224, die wesentlich größer als die Länge 225 ist, während die Drain-Kontaktstruktur 226 eine Breite hat, die ungefähr gleich der kleinsten lithographischen Abmessung ist. Gleichermaßen kann die Drain-Kontaktstruktur 226 auch so bemessen sein, daß sie ein Blockkontakt ist, dessen Breite wesentlich größer als die Länge ist, während die Source-Kontaktstruktur lithographische Mindestabmessungen aufweist. In Ausführungsformen kann die Länge 225 der Kontaktstruktur 223 größer sein als die kleinste lithographische Abmessung, wodurch Fehlausrichtungstoleranzen kompensiert werden.
  • In einer Ausführungsform stellt die Source-Kontaktstruktur 223 einen Kontakt zu der gemeinsamen Source-Schiene oder -Kontaktinsel 218 her, wie in 2A gezeigt. In einer anderen Ausführungsform stellt der metallische Drain-Kontakt 226 einen Kontakt zu der gemeinsamen Drain-Schiene oder -Kontaktinsel 219 des nicht-planaren Mehrkanal-Transistors 200 her.
  • Durch Bemessen der einzelnen Kontaktstrukturen in der angegebenen Weise beschränkt das kleinste Rastermaß der Lithographie, das verwendet wird, um die Position der metallischen Blockkontaktstrukturen zu definieren, nicht mehr das Bauelement-Design, selbst wenn das kleinste Rastermaß des Halbleiterkörpers 205 sublithographisch ist. Des Weiteren beginnt in dem Maße, wie die Breite 224 der metallischen Blockkontaktstruktur deutlich größer wird als die Länge 225, die Blockkontaktstruktur 223 sich einem eindimensionalen Schlitz anzunähern. Ein solcher eindimensionaler Schlitz kann eine lithographisch definierte Länge 225 haben, die kleiner als die Länge einer Kontaktstruktur ist, die zweidimensional ist (mit einer Breite 224 unge fähr gleich einer Länge 225), was der verbesserten Auflösung einer eindimensionalen Abbildung zu verdanken ist.
  • In einer Ausführungsform wie in 2B gezeigt, berühren mehrere Source-Kontaktstrukturen 223 und 227 die gemeinsame Source-Kontaktinsel 218, und mehrere Drain-Kontaktstrukturen 226 und 230 berühren die gemeinsame Drain-Kontaktinsel 219. In einer weiteren Ausführungsform berühren die Source-Kontaktstrukturen die mehreren Source-Regionen ohne eine gemeinsame Source-Kontaktinsel, und die Drain-Kontaktstrukturen berühren die mehreren Drain-Regionen ohne eine gemeinsame Drain-Kontaktinsel. In einer Ausführungsform haben die Blockkontaktstrukturen eine Breite 224, die wesentlich größer als eine Länge 225 ist, wie in 2B gezeigt. In einer anderen Ausführungsform hat die Kontaktstruktur 223 eine Breite 224, die sich von der Breite 228 der Kontaktstruktur 227 unterscheidet. In einer weiteren Ausführungsform hat die Kontaktstruktur 223 eine Länge 225, die sich von der Länge 229 der Kontaktstruktur 227 unterscheidet.
  • In einer Ausführungsform der vorliegenden Erfindung stellt eine einzelne metallische Source-Kontaktstruktur 223 einen direkten Kontakt zu den mehreren Source-Regionen 216 in einer selbstjustierenden Weise ohne eine gemeinsame Source-Kontaktinsel her, während die Drain-Kontaktstruktur 226 einen Kontakt zu den Drain-Regionen 217 mittels der Drain-Kontaktinsel 219 herstellt, wie in 2C gezeigt. In einer ähnlichen Weise stellen die metallischen Drain-Kontaktstrukturen einen Kontakt direkt zu den mehreren Drain-Regionen ohne eine gemeinsame Drain-Kontaktinsel her. Auf diese Weise wird die effektive Oberfläche der metallischen Kontaktstruktur durch die Stufenhöhe des nicht-planaren Bauelements vergrößert, weil sich die metallische Kontaktstruktur um die nicht-planaren Source-Regionen 216 und die nicht-planaren Drain-Regionen 217 legt. Ungefähr so, wie der nicht-planare Transistor eine vergrößerte Kanalbreite hat, hat der nicht-planare Kontakt eine vergrößerte Kontaktbreite relativ zu einem linearen Kontakt, wodurch der Kontaktwiderstand verringert wird und der parasitäre Gesamtwiderstand des parallelen Bauelements verringert wird.
  • In bestimmten Ausführungsformen der vorliegenden Erfindung ist der nicht-planare Mehrkanal-Transistor, wie in 2D gezeigt, unter Verwendung mehrerer metallischer Source Kontaktstrukturen 223 und 227, welche die Source-Regionen 216 oder die Source-Kontaktinsel 218 berühren, elektrisch mit externen Bauelementen verbunden. In einer weiteren Ausführungs form der vorliegenden Erfindung berühren mehrere metallische Drain-Kontaktstrukturen die Drain-Regionen 217 in einer ähnlichen Weise. In einer Ausführungsform der vorliegenden Erfindung hat mindestens eine der metallischen Source-Kontaktstrukturen 223 und 227 eine Breite 224, die größer als das Rastermaß der Halbleiterkörper ist, aber geringer als die Anzahl der Halbleiterkörper, multipliziert mit dem Rastermaß der Halbleiterkörper, und eine Länge 225 in der Größenordnung der kleinsten Größe der lithographischen Strukturelemente. In anderen Ausführungsformen der vorliegenden Erfindung hat mindestens eine der metallischen Drain-Kontaktstrukturen 226 eine Breite, die größer als das Rastermaß der Halbleiterkörper ist, aber geringer als die Anzahl der Halbleiterkörper, multipliziert mit dem Rastermaß der Halbleiterkörper, und eine Länge von ungefähr der kleinsten Größe der lithographischen Strukturelemente, und berühren die Drain-Regionen 217 oder -Kontaktinsel 219.
  • In einer Ausführungsform der vorliegenden Erfindung berühren mehrere Source-Kontaktstrukturen 223 und 227 die Source-Regionen 216, und eine einzelne metallische Drain-Kontaktstruktur 226 berührt die Drain-Regionen 217 oder -Kontaktinsel 219, wie in 2D gezeigt. In bestimmten Ausführungsformen der vorliegenden Erfindung berührt eine einzelne metallische Source-Kontaktstruktur die Source-Regionen, während mehrere Drain-Kontaktstrukturen die Drain-Regionen der Halbleiterkörper berühren. In einer Ausführungsform der vorliegenden Erfindung berührt die einzelne Source-Kontaktstruktur die gemeinsame Source-Kontaktinsel, während die mehreren Drain-Kontaktstrukturen mehrere Drain-Regionen berühren. Auf diese Weise ist es möglich, Ausgangsfächerungs-, Addierwerk- oder sonstige Logikoperationen innerhalb eines parallelen Bauelements auszuführen und die überragende Layout-Effizienz auszunutzen, die durch das Verwenden von Transistoren mit einem sublithographischen Rastermaß geboten wird, wie zuvor angemerkt. Da die Halbleiterkörper ein sublithographisches Rastermaß haben, werden nicht unbedingt alle Halbleiterkörper durch die Kontaktstrukturen 223 und 227 in dieser Ausführungsform der Erfindung berührt. Weil jedoch die Halbleiterkörper parallel arbeiten, ist das Fehlen eines Kontakts zu einigen der Halbleiterkörper nicht unbedingt nachteilig für die Funktion des Gesamt-Bauelements, wenn genügend Ansteuerstrom durch die Halbleiterkörper erreicht wird, die durch die Strukturen 223 und 227 berührt werden.
  • Ein Verfahren zur Herstellung eines Dreifachgatter-Transistors gemäß einer Ausführungsform der vorliegenden Erfindung ist in den 3A–3L veranschaulicht. Die Herstellung eines nicht-planaren Transistors beginnt mit einem Substrat 302. Ein Silizium- oder Halbleiterfilm 304 wird auf dem Substrat 302 ausgebildet, wie in 3A gezeigt. In einer Ausführungsform der vorliegenden Erfindung ist das Substrat 302 ein isolierendes Substrat, wie zum Beispiel in 3A gezeigt. In einer Ausführungsform der vorliegenden Erfindung enthält das isolierende Substrat 302 ein unteres monokristallines Siliziumsubstrat 301 und eine isolierende Schicht 303, wie zum Beispiel einen Siliziumdioxidfilm oder einen Siliziumnitridfilm. Die isolierende Schicht 303 isoliert den Halbleiterfilm 304 von dem Substrat 302 und ist in der Ausführungsform auf eine Dicke zwischen 20 und 200 nm ausgebildet. Die isolierende Schicht 303 wird mitunter als eine ”vergrabene Oxid”-Schicht bezeichnet. Wenn ein Silizium- oder Halbleiterfilm 304 auf einem isolierenden Substrat 301 ausgebildet wird, so entsteht ein Silizium- oder Halbleiter-auf-Isolierung(SOI)-Substrat 300. In anderen Ausführungsformen der vorliegenden Erfindung kann das Substrat 302 ein ”massives” Halbleitersubstrat sein, wie zum Beispiel – ohne darauf beschränkt zu sein – ein monokristallines Siliziumsubstrat und ein Gallium-Arsenid-Substrat. In einer Ausführungsform der Erfindung, wo ein ”massives” Substrat verwendet wird, ist die Halbleiterschicht 304 lediglich eine obere Region des Halbleitersubstrats. Darum versteht es sich, daß Ausführungsformen, die sich auf den Halbleiterfilm 304 beziehen, ebenso für ”massive” Bauelement-Ausführungsformen gelten, die ”massive” Substrate verwenden. In bestimmten Ausführungsformen der vorliegenden Erfindung ist das Substrat 302 ein Silizium-Halbleitersubstrat mit einer dotierten Epitaxialschicht mit einer Leitfähigkeit entweder vom p-Typ oder vom n-Typ mit einer Konzentration zwischen 1 × 1016 und 1 × 1019 Atomen/cm3.
  • Obgleich der Halbleiterfilm 304 idealerweise ein Siliziumfilm ist, kann er in anderen Ausführungsformen auch ein anderer Typ von Halbleiterfilm sein, wie zum Beispiel – ohne darauf beschränkt zu sein – Germanium (Ge), eine Silizium-Germanium-Legierung (SixGey), Gallium-Arsenid (GaAs), InSb, GaP, GaSb, InP sowie Kohlenstoff-Nanoröhren. In einer Ausführungsform der vorliegenden Erfindung ist der Halbleiterfilm 304 ein intrinsischer (d. h. undotierter) Siliziumfilm. In anderen Ausführungsformen ist der Halbleiterfilm 304 zu einer Leitfähigkeit vom p-Typ oder n-Typ mit einer Konzentration zwischen 1 × 1016 und 1 × 1019 Atomen/cm3 dotiert. Der Halbleiterfilm 304 kann in situ dotiert werden (d. h. dotiert werden, während er abgeschieden wird), oder er kann dotiert werden, nachdem er auf dem Substrat 302 zum Beispiel durch Ionenimplantation ausgebildet wurde. Ein Dotieren nach dem Ausbilden ermöglicht es, sowohl PMOS- als auch NMOS-Dreifachgatter-Bauelemente auf einfache Weise auf demselben isolierenden Substrat herzustellen. Das Dotierungsniveau des Halbleiterkörpers an diesem Punkt kann das Dotierungsniveau der Kanalregion des Bauelements bestimmen.
  • In bestimmten Ausführungsformen der vorliegenden Erfindung wird der Halbleiterfilm 304 auf eine Dicke ausgebildet, die ungefähr gleich der Höhe ist, die für den oder die anschließend ausgebildeten Halbleiterkörper des hergestellten Dreifachgatter-Transistors gewünscht wird. In einer Ausführungsform der vorliegenden Erfindung hat der Halbleiterfilm 304 eine Dicke oder Höhe von weniger als 30 Nanometern und idealerweise weniger als 20 Nanometern. In einer anderen Ausführungsform der vorliegenden Erfindung wird der Halbleiterfilm 304 auf die Dicke ausgebildet, die ungefähr gleich einem Drittel der Gate-”Länge” ist, die für den hergestellten Dreifachgatter-Transistor gewünscht wird. In einer Ausführungsform der vorliegenden Erfindung wird der Halbleiterfilm 304 dicker als die gewünschte Gate-Länge des Bauelements ausgebildet. In bestimmten Ausführungsformen der vorliegenden Erfindung wird der Halbleiterfilm 304 auf eine Dicke ausgebildet, die es ermöglicht, den hergestellten Dreifachgatter-Transistor in einer vollständig erschöpften Weise über seine planmäßige Gate-Länge (Lg) zu betreiben.
  • Der Halbleiterfilm 304 kann auf dem isolierenden Substrat 302 mittels eines beliebigen bestens bekannten Verfahrens ausgebildet werden. Ein Verfahren des Ausbildens eines Silizium-auf-Isolator-Substrats ist das Verfahren, das als ”Trennung durch Implantation von Sauerstoff” (SIMOX) bekannt ist. Eine andere Technik, die derzeit zum Ausbilden von SOI-Substraten verwendet wird, ist eine Epitaxialsiliziumfilmtransfertechnik, die allgemein als gebondetes SOI bezeichnet wird. In bestimmten Ausführungsformen der vorliegenden Erfindung ist der Halbleiterfilm 304 ein Teil des ”massiven” Halbleitersubstrats.
  • Zu diesem Zeitpunkt können gewünschtenfalls (nicht gezeigte) Isolationsregionen in dem Substrat 300 ausgebildet werden, um die verschiedenen darin auszubildenden Transistoren voneinander zu isolieren. Die Isolationsregionen können ausgebildet werden, indem Teile des Halbleiterfilms 304, der einen Dreifachgatter-Transistor umgibt, zum Beispiel durch bestens bekannte photolithographische und Ätztechniken weggeätzt werden. Gewünschtenfalls kann ein Hinterfüllen der geätzten Regionen mit einem isolierenden Film, wie zum Beispiel SiO2, ausgeführt werden.
  • Zu diesem Zeitpunkt können Halbleiterkörper aus dem Halbleiterfilm 304 unter Verwendung gemeinhin bekannter Photolithographie- und subtraktiver Ätztechniken ausgebildet werden, um Halbleiterkörper zu definieren. In bestimmten Ausführungsformen der vorliegenden Erfindung haben Halbleiterkörper eine lithographische Größe und ein lithographisches Rastermaß. In bestimmten Ausführungsformen der vorliegenden Erfindung können sublithographische Herstel lungstechniken, wie zum Beispiel Abstandshalter, verwendet werden, um Halbleiterkörper mit sublithographischem Rastermaß auszubilden, wie in den 3B–3F gezeigt. In einem Verfahren wird eine erste Maskenschicht aus einem gemeinhin bekannten dielektrischen oder metallischen Material ausgebildet. In einer Ausführungsform der vorliegenden Erfindung ist die erste Maskenschicht ein Nitrid. In einer Ausführungsform der vorliegenden Erfindung ist die erste Maskenschicht ein Oxid. In einer anderen Ausführungsform der vorliegenden Erfindung ist die erste Maskenschicht polykristallines Silizium. Wie aus einer perspektivischen Sicht in 3B gezeigt, kann die erste Maskenschicht mit Hilfe gemeinhin bekannter Photolithographie- und Ätzprozesse zu einer Struktur aus Stabstrukturelementen 340 definiert werden. Die Stabstrukturelemente 340 sind in 3C in Querschnittsansicht gezeigt. Die Stäbe 340 haben eine Höhe, eine Breite und ein Rastermaß, die ausreichen, damit ein anschließend ausgebildeter Abstandshalter ein vorgegebenes Rastermaß und eine vorgegebene Breite haben kann. In bestimmten Ausführungsformen der vorliegenden Erfindung können die Stabstrukturelemente das kleinste lithographische Rastermaß 341 und die kleinste lithographische Breite 342 bekommen, die mit der konkret verwendeten photolithographischen Ausrüstung aufgelöst werden kann. In einer Ausführungsform der vorliegenden Erfindung werden die Stabstrukturelemente mit 193 nm-Lithographie strukturiert. In einer Ausführungsform der vorliegenden Erfindung haben die Stabstrukturelemente ein Rastermaß 341 von ungefähr 110 nm. In einer Ausführungsform der vorliegenden Erfindung wird die photodefinierte Schicht, die zum Definieren des Stabes 340 verwendet wird, durch gemeinhin bekannten Techniken noch weiter verkleinert, wie zum Beispiel – ohne darauf beschränkt zu sein – durch isotropes Ätzen mit einem Trockenentwicklungs- oder Naßätzprozeß. In einer weiteren Ausführungsform der vorliegenden Erfindung werden die Stabstrukturelemente 340 nach dem Strukturieren durch einen isotropen Ätzprozeß verkleinert.
  • In bestimmten Ausführungsformen der vorliegenden Erfindung wird eine zweite Maskenschicht 351 über den Stabstrukturelementen ausgebildet, wie in 3D gezeigt. Das zweite Maskenmaterial ist von einem Typ, von dem gemeinhin bekannt ist, daß er zum Ausbilden eines Abstandshalters geeignet ist, der Eigenschaften aufweist, die es ihm ermöglichen, nicht durch das Verfahren angegriffen zu werden, das zum anschließenden Entfernen des Stabes verwendet wird. Die Dicke des zweiten Maskenmaterials wird so gewählt, daß das anschließende Ausbilden eines Abstandshalters mit einer vorgegebenen Breite ermöglicht wird. In einer Ausführungsform der vorliegenden Erfindung kann die zweite Maskenschicht 351 ein gemeinhin bekanntes Material sein, wie zum Beispiel – ohne darauf beschränkt zu sein – ein Nitrid, ein Oxid oder ein polykristallines Silizium. Die zweite Maskenschicht 351 kann ein gemeinhin bekanntes metallisches Material sein. Gemeinhin bekannte Techniken zum Abscheiden der zweiten Maskenschicht 351 kann verwendet werden, um die gewünschte Stufenüberdeckung oder die benötigte Konformität zu erreichen, wie zum Beispiel – ohne darauf beschränkt zu sein – chemische Dampfabscheidung (CVD), plasmaverstärkte CVD (PECVD), Abscheidung mit hoch-dichtem Plasma (HDP) oder Atomschichtabscheidung (ALD).
  • Wie in 3E gezeigt, kann das zweite Maskenmaterial zu Abstandshaltern 352 neben den Seitenwänden der Stäbe 340 unter Verwendung einer beliebigen gemeinhin bekannten anisotropen Ätztechnik, die für das zweite Maskenmaterial geeignet ist, ausgeformt werden.
  • An diesem Punkt können die Stäbe durch eine beliebige Ätztechnik entfernt werden, welche die Stäbe selektiv entfernt, ohne die Abstandshalter 352 wesentlich zu verändern. In einer Ausführungsform der vorliegenden Erfindung werden die Stäbe unter Verwendung eines gemeinhin bekannten chemischen Naßätzprozesses weggeätzt. In einer anderen Ausführungsform der vorhegenden Erfindung werden die Stäbe mittels gemeinhin bekannter Plasma-Ätzprozesse entfernt. Nachdem die Stäbe entfernt wurden, bleiben Abstandshalterstrukturen 352 mit einem vorgegebenen Rastermaß 353 und einer vorgegebenen Breite 354 zurück, wie in einer Querschnittsansicht in 3F gezeigt. In einer Ausführungsform der vorliegenden Erfindung ist das Rastermaß 353 der Abstandshalterstrukturen 352 sublithographisch. In einer Ausführungsform der vorhegenden Erfindung beträgt das Rastermaß 353 der Abstandshalterstruktur ungefähr die Hälfte des Rastermaßes der Stabstrukturelemente. In einer Ausführungsform der vorliegenden Erfindung haben die Abstandshalterstrukturen 352 ein Rastermaß in der Größenordnung von 55 nm. Wie in perspektivischer Sicht in 3G gezeigt, bilden die Abstandshalterstrukturen 352 eine Struktur oder mehrere Strukturen, die Stellen definieren, wo anschließend Halbleiterkörper oder -rippen in dem Halbleiterfilm 304 ausgebildet werden. Die Abstandshalter 352-Struktur definiert die Breite 354, die für die anschließend ausgebildeten Halbleiterkörper oder -rippen des Dreifachgatter-Transistors gewünscht wird. In einer Ausführungsform der vorliegenden Erfindung haben die Abstandshalterstrukturen 352 eine Breite 353 von maximal 30 Nanometern und Idealerweise von maximal 20 Nanometern. Wie der Fachmann weiß, könnte der Prozeß des Ausbildens der Abstandshalterstrukturen 352 wiederholt werden, wobei jedes Mal die Anzahl der Abstandshalterstrukturen 352 verdoppelt wird, während möglicherweise das Abstandshalter-Rastermaß 353 und die Abstandshalter-Breite 354 verringert werden.
  • Zu diesem Zeitpunkt kann gewünschtenfalls eine (nicht gezeigte) photodefinierbare Maske verwendet werden, um die Abstandshalterstrukturen 352 zu verstärken, wobei selektiv Bereiche des Halbleiterfilms 304 geschützt werden, die nicht bereits durch die Abstandshalterstrukturen 352 geschützt sind, um einen Dreifachgatter-Transistor auf dem Substrat 300 auszubilden. Die Photoresist-Maske kann auch Source-Kontaktinseln und Drain-Kontaktinseln definieren. Die Kontaktinseln können verwendet werden, um die verschiedenen Source-Regionen miteinander zu verbinden und um die verschiedene Drain-Regionen des hergestellten Transistors miteinander zu verbinden. In bestimmten Ausführungsformen der vorliegenden Erfindung wird die Photoresist-Maske des Weiteren dafür verwendet, um andere Halbleiterkörper mit lithographischem Rastermaß zu definieren. Die Photoresist-Maske kann mittels bestens bekannter photolithographischer Techniken ausgebildet werden, darunter Maskieren, Belichten und Entwickeln eines abgeschiedenen Photoresist-Deckfilms. Nach dem Ausbilden der Photoresist-Maske wird der Halbleiterfilm 305 in Ausrichtung auf die Photoresist-Maske und die Abstandshalterstrukturen 352 geätzt, um einen oder mehrere Siliziumkörper oder -rippen und Source- oder Drain-Kontaktinseln 318 bzw. 319 auszubilden, wie in 3H gezeigt. In bestimmten Ausführungsformen der vorliegenden Erfindung wird der Halbleiterfilm 304 in 3G geätzt, bis die darunterliegende vergrabene Oxidschicht 303 frei liegt. In Ausführungsformen der vorliegenden Erfindung, bei denen ein ”massives” Substrat verwendet wird, wird der Halbleiterfilm 304 auf eine gewünschte Tiefe geätzt. Bestens bekannte Halbleiter-Ätztechniken, wie zum Beispiel anisotropes Plasma-Ätzen oder reaktives Ionenätzen, können zum Definieren der Halbleiterkörper 305 verwendet werden, wie in 3H gezeigt. Zu diesem Zeitpunkt können die Abstandshalterstrukturen 352 und der Photoresist mittels gemeinhin bekannter Techniken entfernt werden. An diesem Punkt können Ausführungsformen, bei denen die Halbleiterkörper 305 ein lithographisches Rastermaß haben, sowie Ausführungsformen, bei denen die Halbleiterkörper 305 ein sublithographisches Rastermaß haben, beide durch 3H dargestellt werden.
  • Als nächstes wird eine Gate-Dielektrikum-Schicht, wie in 3I gezeigt, auf jedem Halbleiterkörper 305 in einer Weise ausgebildet, die sich nach Typ des nicht-planaren Bauelements richtet (Doppelgatter, Dreifachgatter, Omega-Gatter, Kohlenstoff-Nanoröhren). In einer Ausführungsform der vorliegenden Erfindung wird eine Gate-Dielektrikum-Schicht 312 auf der Oberseite eines jeden der Halbleiterkörper 305 sowie auf den seitlich gegenüberliegenden Seitenwänden eines jeden der Halbleiterkörper 305 ausgebildet. Das Gate-Dielektrikum kann ein abgeschiedenes Dielektrikum oder ein aufgewachsenes Dielektrikum sein. In einer Ausführungsform der vorliegenden Erfindung ist die Gate-Dielektrikum-Schicht 312 ein Siliziumdioxid- Dielektrikumfilm, der mittels eines Trocken/Naß-Oxidationsprozesses aufgewachsen wurde. In einer Ausführungsform der vorliegenden Erfindung wird der Siliziumoxidfilm auf eine Dicke zwischen 0,5 und 1,5 nm aufgewachsen. In einer Ausführungsform der vorliegenden Erfindung ist der Gate-Dielektrikumfilm 312 ein abgeschiedenes Dielektrikum, wie zum Beispiel – ohne darauf beschränkt zu sein – ein Film mit einer hohen Dielektrizitätskonstante, wie zum Beispiel ein Metalloxid-Dielektrikum, wie zum Beispiel Tantalpentaoxid, Titanoxid, Hafniumoxid, Zirconiumoxid, Aluminiumoxid, oder sonstige Dielektrika mit hohem K-Wert, wie zum Beispiel Barium-Strontium-Titanat (BST). Ein Film mit hoher Dielektrizitätskonstante kann durch bestens bekannte Techniken ausgebildet werden, wie zum Beispiel durch chemische Dampfabscheidung (CVD) und Atomschichtabscheidung (ALD). In einer Ausführungsform der vorliegenden Erfindung kann das Gate-Dielektrikum aus einem Verbund solcher Filme bestehen.
  • Als nächstes, wie in 3I gezeigt, wird eine Gate-Elektrode 313 ausgebildet. Die Gate-Elektrode 313 wird auf der Gate-Dielektrikum-Schicht 312 ausgebildet, die auf der Oberseite eines jeden der Halbleiterkörper 305 ausgebildet ist, und wird auf oder neben dem Gate-Dielektrikum 312 ausgebildet, das an oder neben den Seitenwänden eines jeden der Halbleiterkörper 305 ausgebildet ist, wie in 3I gezeigt. Die Gate-Elektrode kann auf eine Dicke zwischen 20 und 300 nm ausgebildet werden. In einer Ausführungsform hat die Gate-Elektrode eine Dicke von mindestens dem Dreifachen der Höhe der Halbleiterkörper 305. In einer Ausführungsform der vorliegenden Erfindung umfaßt das Gate-Elektrodenmaterial polykristallines Silizium. In einer anderen Ausführungsform der vorliegenden Erfindung umfaßt das Gate-Elektrodenmaterial eine polykristalline Silizium-Germanium-Legierung. In weiteren Ausführungsformen der vorliegenden Erfindung kann das Gate-Elektrodenmaterial einen metallischen Film wie zum Beispiel Nickel, Kobalt, Wolfram, Titan, Tantal, Aluminium und deren Nitride und Silicide umfassen. In einer weiteren Ausführungsform der vorliegenden Erfindung kann die Gate-Elektrode eine Kohlenstoff-Nanoröhre sein. Die Gate-Elektrode 313 kann durch bestens bekannte Techniken ausgebildet werden, wie zum Beispiel durch Deckabscheidung eines Gate-Elektrodenmaterials über dem Substrat und anschließendes Strukturieren des Gate-Elektrodenmaterials mittels bestens bekannter Photolithographie- und Ätztechniken. In bestimmten Ausführungsformen der vorliegenden Erfindung verwendet der Photolithographie-Prozeß, der zum Definieren der Gate-Elektrode 313 benutzt wird, den Lithographie-Prozeß der kleinsten oder Mindestabmessung, der zum Herstellen des nicht-planaren Transistors verwendet wird. In einer Ausführungsform der vorliegenden Erfindung können ein Prozeß vom Stab-Typ ähnlich dem, der für das Definieren der Halbleiterkörper 305 beschrieben wurde, oder gemeinhin be kannte Oxidationstechniken verwendet werden, um eine Gate-Elektrode 313 mit sublithographischen Abmessungen auszubilden. In anderen Ausführungsformen der vorliegenden Erfindung werden ”Austauschgate”-Verfahren verwendet, um die Gate-Elektrode 313 auszubilden.
  • Als nächstes werden Source-Regionen 316 und Drain-Regionen 317 für den Transistor in dem Halbleiterkörper 305 auf gegenüberliegenden Seiten der Gate-Elektrode 313 ausgebildet, wie in 3I gezeigt. In einer Ausführungsform der vorliegenden Erfindung enthalten die Source- und Drain-Regionen Spitzen- oder Source/Drain-Erweiterungsregionen, die durch das Einarbeiten von Dotanden in Halbleiterkörper der Gate-Elektrode ausgebildet werden können. Wenn Source- und Drain-Kontaktinseln 318 und 319 benutzt werden, so können sie zu diesem Zeitpunkt ebenfalls dotiert werden. Für einen PMOS-Dreifachgatter-Transistor werden die Halbleiterrippen oder -körper 305 auf eine Leitfähigkeit vom p-Typ und auf eine Konzentration zwischen 1 × 1020 und 1 × 1021 Atomen/cm3 dotiert. Für einen NMOS-Dreifachgatter-Transistor werden die Halbleiterrippen oder -körper 305 mit Ionen mit einer Leitfähigkeit vom n-Typ auf eine Konzentration zwischen 1 × 1020 und 1 × 1021 Atomen/cm3 dotiert. In einer Ausführungsform der vorliegenden Erfindung werden die Siliziumfilme durch Ionenimplantation dotiert. In einer weiteren Ausführungsform der vorliegenden Erfindung erfolgt die Ionenimplantation in einer vertikalen Richtung. Wenn die Gate-Elektrode 313 eine Polysilizium-Gate-Elektrode ist, so kann sie während des Ionenimplantationsprozesses dotiert werden. Die Gate-Elektrode 313 fungiert als eine Maske, um zu verhindern, daß der Ionenimplantationsschritt die Kanalregion(en) des Dreifachgatter-Transistors dotiert. Die Kanalregion ist der Abschnitt des Siliziumkörpers 305, der sich unter der Gate-Elektrode 313 befindet oder von der Gate-Elektrode 313 umgeben wird. Wenn die Gate-Elektrode 313 eine metallische Elektrode ist, so kann eine dielektrische Hartmaske verwendet werden, um das Dotieren während des Ionenimplantationsprozesses zu verhindern. In anderen Ausführungsformen können andere Verfahren, wie zum Beispiel Festquellendiffusion, zum Dotieren des Halbleiterkörpers verwendet werden, um Source- und Drain-Erweiterungen auszubilden. In Ausführungsformen der vorliegenden Erfindung können vor der Ausbildung von Source/Drain-Regionen oder Source/Drain-Erweiterungsregionen ”Hof”-Regionen in dem Siliziumkörper ausgebildet werden.
  • Als nächstes kann das Substrat gewünschtenfalls weiterverarbeitet werden, so daß weitere Strukturbereiche entstehen, wie zum Beispiel stark dotierte Source/Drain-Kontaktregionen, abgeschiedenes Silizium oder Silizium-Germanium auf den Source- und Drain-Regionen sowie der Gate-Elektrode, und die Ausbildung con Silicid auf den Source/Drain-Kontaktregionen sowie auf der Gate-Elektrode. In Ausführungsformen der vorliegenden Erfindung können dielektrische Seitenwand-Abstandshalter an den Seitenwänden der Gate-Elektrode ausgebildet werden. Seitenwand-Abstandshalter können dafür verwendet werden, um starke Source/Drain-Kontaktimplantierungen zu versetzen, oder können dafür verwendet werden, Source/Drain-Regionen während selektiver Silizium- oder Silizium-Germanium-Abscheidungs/Aufwachsungsprozesse von der Gate-Elektrode zu isolieren, und können in eine, Silicidprozeß verwendet werden, um Silicid oder Germanicid auf den Source- und Drain-Regionen sowie auf der Gate-Elektrode auszubilden. In bestimmten Ausführungsformen der vorliegenden Erfindung wird eine vollständige Silicidierung (FUSI) ausgeführt.
  • Als nächstes wird das Bauelement mit einer isolierenden Schicht oder einem Zwischenschichtdielektrikum (ZSD) 322, wie in 3J gezeigt, mit einer ausreichenden Dicke verkapselt, um das Bauelement zu isolieren. In bestimmten Ausführungsformen der vorliegenden Erfindung ist das ZSD 322 ein gemeinhin bekanntes Material, wie zum Beispiel Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), Tetraethylorthosilikat (TEOS), Siliziumdioxid, Siliziumnitrid oder ein Verbund solcher Materialien. In einer Ausführungsform der vorliegenden Erfindung ist das ZSD 322 ein Material mit einer niedrigeren Dielektrizitätskonstante als Siliziumdioxid, wie zum Beispiel – ohne darauf beschränkt zu sein – ein poröses dielektrisches Material oder kohlenstoffdotiertes dielektrisches Silikatmaterial. Das ZSD kann durch gemeinhin bekannte Prozesse als Deckschicht abgeschieden werden, wie zum Beispiel – ohne darauf beschränkt zu sein – durch chemische Niederdruckdampfabscheidung (LPCVD), PECVD und HDP.
  • Als nächstes wird das ZSD 322 strukturiert und geätzt, um die Stelle von Öffnungen für die metallischen Kontaktstrukturen zu definieren. Erfindungsgemäß muss eine der in 3K gezeigten Öffnungen 360 oder 363 aus zwei Öffnungen bestehen, was 3K jedoch nicht zeigt. In bestimmten Ausführungsformen der vorliegenden Erfindung hat der Photolithographie-Prozeß, der zum Definieren der Kontaktöffnungen 360 und 363 verwendet wird, ein kleinstes lithographisches Rastermaß größer als das Rastermaß der Halbleiterkörper 305. In einer Ausführungsform der vorliegenden Erfindung ist der Photolithographie-Prozeß, der zum Definieren der Kontaktöffnungen 360 und 363 verwendet wird, 193 nm. In einer Ausführungsform der vorliegenden Erfindung haben die Kontaktöffnungen 360 oder 363 eine Breite 361 größer als das Rastermaß der Halbleiterkörper 305, aber gerin ger als die Anzahl der Halbleiterkörper 305, multipliziert mit dem Rastermaß der Halbleiterkörper 305, und eine Länge 362 in der Größenordnung der Größe der kleinsten lithographischen Strukturelemente. In bestimmten Ausführungsformen der vorliegenden Erfindung haben die Kontaktöffnungen 360 und 363 eine Breite 361 von deutlich größer als die Länge 362. In bestimmten Ausführungsformen der vorliegenden Erfindung können die Kontaktöffnungen 360 und 363 als ”eindimensionale” Schlitze abgebildet werden, die eine Länge 362 kleiner als eine Länge haben können, die möglich wäre, wenn die Kontaktöffnung zweidimensional wäre (mit einer Breite ungefähr gleich der Länge). In einer Ausführungsform der vorliegenden Erfindung sind die Abmessungen der Kontaktöffnungen 360 und 363 nicht gleich.
  • In einer Ausführungsform der vorliegenden Erfindung enden die Kontaktöffnungen 360 und 363 auf der Source-Kontaktinsel 318 bzw. der Drain-Kontaktinsel 319. In einer anderen Ausführungsform der vorliegenden Erfindung, bei der keine Source- oder Drain-Kontaktinsel verwendet wird, sind die Kontaktöffnungen 360 und 363 so angeordnet, daß die mehreren Source-Regionen 316 bzw. die mehreren Drain-Regionen 317 frei liegen. In bestimmten Ausführungsformen der vorliegenden Erfindung werden die Kontaktöffnungen in das ZSD 322 mittels eines gemeinhin bekannten anisotropen Plasma- oder reaktiven Ionenätzprozesses geätzt, der genügend Selektivität für die Halbleiter-Source-Regionen 316 und -Drain-Regionen 317 besitzt, damit das ZSD 322 vollständig entfernt wird, um die nicht-planaren Source-Regionen 316 und die nicht-planaren Drain-Regionen 317 (oder Kontaktinseln 318 und 319) freizulegen.
  • Als nächstes werden die Kontaktöffnungen 360 und 363 einer Metallisierung gefüllt, um metallische Kontaktstrukturen 323 und 326 zu bilden, wobei gemäß Anspruch 10 der vorliegenden Erfindung eine der metallischen Kontaktstrukturen 323 und 326 zwei metallische Kontakte aufweisen muss, was jedoch in 3L nicht gezeigt ist. Die Kontaktstrukturen 323 und 326 können aus einem gemeinhin bekannten leitfähigen Material gebildet werden, wie zum Beispiel – ohne darauf beschränkt zu sein – Kupfer, Wolfram, Aluminium, Gold oder Kohlenstoff-Nanoröhren. Das Füllen der Kontaktöffnungen 360 wird mittels einer beliebigen derzeit bekannten Technik ausgeführt, wie zum Beispiel – ohne darauf beschränkt zu sein – mittels physikalischer Dampfabscheidung (PVD), CVD, ALD, autokatalytischer oder elektrolytischer Plattierung oder einer Kombination dieser Techniken. Gewünschtenfalls kann das Verfahren des Füllens der Kontaktöffnungen 360 das Abscheiden einer gemeinhin bekannten Sperrschicht enthalten, wie zum Beispiel – ohne darauf beschränkt zu sein – Tantal oder Tantalnitrid oder andere intermetallische Phasen. Gewünschtenfalls kann das Verfahren des Füllens der Kontaktöffnungen 360 das Abscheiden einer gemeinhin bekannten Keimschicht enthalten, wie zum Beispiel – ohne darauf beschränkt zu sein – Kupfer, Titan oder andere intermetallische Phasen.
  • Als nächstes wird das leitfähige Material, das zum Ausbilden der metallischen Kontaktstrukturen 323 und 326 verwendet wird, wie in 3L gezeigt, unter Verwendung gemeinhin bekannter elektrolytischer, chemischer oder mechanischer Mittel zum Entfernen oder einer Kombination daraus zurückpoliert. In einer Ausführungsform der vorliegenden Erfindung wird ein Prozeß des chemisch-mechanischen Polierens (CMP) in einer Damaszen- oder Doppeldamaszentechnik verwendet. Auf diese Weise können die leitfähigen Kontaktstrukturen 323 und 326 so planarisiert werden, daß sie im Wesentlichen mit der ZSD 322 bündig sind, und können gewünschtenfalls anschließend mit weiteren Metallisierungsebenen verbunden werden.
  • Somit wurden also ein Bauelement mit mehreren Nanomaßstabskanälen mit einer neuartigen Kontaktarchitektur und ein Verfahren zur Herstellung beschrieben.

Claims (17)

  1. Bauelement, das umfaßt: mehrere parallele Halbleiterkörper, wobei jeder der mehreren parallelen Körper eine Oberseite und ein Paar sich seitlich gegenüberliegender Seitenwände aufweist, wobei jeder der parallelen Körper einen Kanalabschnitt zwischen einer Source-Region und einer Drain-Region aufweist; eine Gate-Elektrode, die neben und über der Kanalregion eines jeden der mehreren Körper ausgebildet ist; einen ersten metallischen Source- oder Drain-Kontakt, der mit einer ersten Vielzahl der mehreren parallelen Körper verbunden ist und sich zwischen diesen auf einer ersten Seite der Gate-Elektrode erstreckt; einen zweiten metallischen Source- oder Drain-Kontakt, der mit einer zweiten Vielzahl der mehreren parallelen Körper verbunden ist und sich zwischen diesen auf der ersten Seite der Gate-Elektrode erstreckt; und einen dritten metallischen Drain- oder Source-Kontakt, der mit der ersten und zweiten Vielzahl der mehreren parallelen Körper verbunden ist und sich zwischen diesen auf einer zweiten Seite der Gate-Elektrode erstreckt.
  2. Bauelement nach Anspruch 1, wobei die parallelen Körper eine erste Breite und ein erstes Rastermaß haben, wobei das erste Rastermaß geringer als ein Rastermaß ist, das mittels eines Photolithographie-Prozesses definiert werden kann.
  3. Bauelement nach Anspruch 2, wobei der Photolithographie-Prozeß eine 193 Nanometer-Lithographie verwendet.
  4. Bauelement nach Anspruch 2, wobei das erste Rastermaß geringer als 110 Nanometer ist.
  5. Bauelement nach Anspruch 2, wobei das Rastermaß die Hälfte des Rastermaßes ist, das mittels des Photolithographie-Prozesses definiert werden kann.
  6. Bauelement nach Anspruch 1, das ferner eine Source- oder Drain-Kontaktinsel in direktem Kontakt mit den Source- oder Drain-Regionen der mehreren parallelen Körper umfaßt, wobei die Source- oder Drain-Kontaktinsel aus dem gleichen Material wie die parallelen Körper gebildet ist und wobei der metallische Source- oder Drain-Kontakt in direktem Kontakt mit der Source- oder Drain-Kontaktinsel ausgebildet ist.
  7. Bauelement nach Anspruch 1, wobei die mehreren parallelen Körper aus einem Material gebildet sind, das aus folgender Gruppe ausgewählt ist: Silizium, Germanium, Silizium-Germanium, GaAs, InSb und Kohlenstoff-Nanoröhren.
  8. Halbleiterbauelement nach Anspruch 7, wobei die mehreren parallelen Körper auf einem isolierenden Substrat ausgebildet sind.
  9. Bauelement nach Anspruch 1, wobei der dritte Source- oder Drain-Kontakt ferner einen parallelen Halbleiterkörper, der elektrisch nicht mit dem ersten oder zweiten Source- oder Drain-Kontakt verbunden ist, freilässt.
  10. Verfahren zum Ausbilden eines Halbleiterbauelements, wobei das Verfahren umfaßt: Ausbilden mehrerer paralleler Halbleiterkörper, wobei jeder der Halbleiterkörper eine Kanalregion zwischen einer Source-Region und einer Drain-Region aufweist; Ausbilden einer Gate-Elektrode über und neben den Kanalregionen der mehreren parallelen Halbleiterkörper; Ausbilden einer Dielektrikum-Schicht über der Gate-Elektrode und den mehreren parallelen Halbleiterkörpern; Ausbilden einer ersten Source- oder Drain-Kontaktöffnung in der Dielektrikum-Schicht, die sich zwischen einer ersten Vielzahl der mehreren parallelen Halbleiterkörper auf einer ersten Seite der Gate-Elektrode erstreckt und diese freilegt, Ausbilden einer zweiten Source oder Drain-Kontaktöffnung in der Dielektrikum-Schicht, die sich zwischen einer zweiten Vielzahl der mehreren parallelen Halbleiterkörper auf der ersten Seite der Gate-Elektrode erstreckt und diese freilegt; Ausbilden einer dritten Source- oder Drain-Kontaktöffnung in der Dielektrikum-Schicht, die sich zwischen der ersten und zweiten Vielzahl der Halbleiterkörper auf einer zweiten Seite der Gate-Elektrode erstreckt und diese freilegt; und Füllen der ersten und dritten Source- oder Drain-Kontaktöffnungen mit einem metallischen Film, wobei der metallische Film mit den Source-Regionen und den Drain-Regionen der mehreren parallelen Halbleiterkörper in Kontakt steht.
  11. Verfahren nach Anspruch 10, wobei das Ausbilden der mehreren parallelen Halbleiterkörper weiter umfasst: Ausbilden mehrerer Abstandshalter mit einem ersten Rastermaß über einem Halbleiterfilm; und Ätzen des Halbleiterfilms in Ausrichtung auf die mehreren parallelen Abstandshalter, um die mehreren parallelen Halbleiterkörper zu bilden.
  12. Verfahren nach Anspruch 11, wobei die mehreren parallelen Abstandshalter durch ein Verfahren ausgebildet werden, das umfaßt: Ausbilden einer ersten Struktur aus parallelen Strukturelementen mit einem zweiten Rastermaß aus einem ersten Material, wobei das zweite Rastermaß größer als das erste Rastermaß ist; Deckabscheiden eines konformen Films eines zweiten Materials über und neben der ersten Struktur aus parallelen Strukturelementen; und anisotropes Ätzen des konformen Films, um die mehreren parallelen Abstandshalter aus dem zweiten Material zu bilden; und Entfernen der ersten Struktur aus parallelen Strukturelementen aus dem ersten Material.
  13. Verfahren nach Anspruch 12, wobei die erste Struktur aus parallelen Strukturelementen durch Ausbilden einer Photoresist-Maske über dem ersten Material und anisotropes Ätzen des ersten Materials in Ausrichtung auf die Photoresist-Maske ausgebildet wird.
  14. Verfahren nach Anspruch 13, wobei die Photoresist-Maske ausgebildet wird durch: Deckabscheiden eines Photoresistfilms und Strukturieren des Photoresistfilms zu mehreren parallelen Strukturelementen, die das zweite Rastermaß aufweisen, welches das kleinste Rastermaß darstellt, das in dem Photoresistfilm mittels eines Photolithographie-Prozesses definiert werden kann.
  15. Verfahren nach Anspruch 10, wobei der metallische Film in den Source- und Drain-Öffnungen und auf die Oberseite der Dielektrikum-Schicht deckabgeschieden wird; und Zurückpolieren des metallischen Films von der Oberseite der Dielektrikum-Schicht, um einen einzelnen Source- oder Drain-Kontakt auf der zweiten Seite der Gate-Elektrode und eine Vielzahl von Source- oder Drain-Kontakten auf der ersten Seite der Gate-Elektrode auszubilden.
  16. Verfahren nach Anspruch 15, wobei der metallische Film in der Öffnung mittels eines autokatalytischen oder elektrolytischen Abscheidungsprozesses ausgebildet wird.
  17. Verfahren nach Anspruch 10, wobei die dritte Source- oder Drain-Kontaktöffnung ferner einen parallelen Halbleiterkörper, der elektrisch nicht mit dem ersten oder zweiten Source- oder Drain-Kontakt verbunden ist, freilässt.
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