KR101104248B1 - 자기 정렬 전계 효과 트랜지스터 구조체 - Google Patents

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Abstract

본 발명은 자기 정렬 전계 효과 트랜지스터 구조체에 관한 것이다. 본 발명의 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체는 기판 상에 배치된 활성영역패턴, 활성영역패턴을 사이에 두고 서로 대향하는 제1 게이트 전극 및 제2 게이트 전극, 그리고 활성영역패턴에 연결되고 제1 및 제2 게이트 전극들을 연결하는 선에 대하여 대칭되게 배치된 소스 전극 및 드레인 전극을 포함하되, 제1 및 제2 게이트 전극들, 그리고 소스 및 드레인 전극들은 기판의 동일평면상에 배치된다.
트랜지스터, 반도체, 표시소자, 게이트 전극, 기생 캐패시턴스,

Description

자기 정렬 전계 효과 트랜지스터 구조체{self aligned field effect transistor structure}
본 발명은 트랜지스터 구조체에 관한 것으로, 보다 상세하게는 복수의 게이트 전극들을 갖는 자기 정렬 전계 효과 자기 정렬 전계 효과 트랜지스터 구조체에 관한 것이다.
일반적으로 반도체 소자 및 표시 소자는 스위칭 소자로 다양한 종류의 트랜지스터 구조체를 가진다. 예컨대, 반도체 소자는 스위칭 소자로서 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터가 사용할 수 있다. 액정 표시 소자는 스위칭 소자로서 박막 트랜지스터(TFT:Thin Film Transisor)를 사용할 수 있다. 상기 박막 트랜지스터들 중 다결정질 실리콘을 활성층에 사용한 박막 트랜지스터는 캐리어의 이동 속도가 빨라 고속 동작이 가능할 수 있다. 이에 따라, 폴리실리콘 박막 트랜지스터는 CMOS-TFT(Complementaty Metal Oxide Semiconductor TFT), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable aand Programmable Read Only Memory), 그리고 RAM(Random Access Memory)에 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 게이트 전극 및 소스/드레인 전극 간의 겹침 캐패시터를 최소화하여 동작속도를 향상시키는 자기 정렬 전계 효과 트랜지스터 구조체를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 동작속도를 향상시킬 수 있는 자기 정렬 전계 효과 트랜지스터 구조체를 제공하는 것에 있다.
본 발명의 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체는 기판 상에 배치된 활성영역패턴, 상기 활성영역패턴을 사이에 두고 서로 대향하는 제1 게이트 전극 및 제2 게이트 전극, 그리고 상기 활성영역패턴에 연결되고, 상기 제1 및 제2 게이트 전극들을 연결하는 선에 대하여 대칭되게 배치된 소스 전극 및 드레인 전극을 포함하되, 상기 제1 및 제2 게이트 전극들, 그리고 상기 소스 및 드레인 전극들은 상기 기판의 동일평면상에 배치된다.
본 발명의 실시예에 따르면, 상기 활성영역패턴은 상기 동일평면 상에 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 게이트 전극을 둘러싸는 제1 게이트 절연패턴 및 상기 제2 게이트 전극을 둘러싸는 제2 게이트 절연패턴을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 및 제2 게이트 절연패턴들 및 상기 소 스 및 드레인 전극들은 상기 활성영역패턴을 둘러싸도록 배치될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 및 제2 게이트 절연패턴들의 상부 높이는 상기 제1 및 제 게이트 전극들의 상부면 높이, 그리고 상기 소스 및 드레인 전극들의 상부면 높이에 비해 높을 수 있다.
본 발명의 실시예에 따르면, 상기 활성영역패턴의 상부면 높이는 상기 제1 및 제2 게이트 절연패턴들의 상부 높이에 비해 낮고, 상기 소스 및 드레인 전극들의 상부면 높이에 비해 높을 수 있다.
본 발명의 실시예에 따르면, 상기 제1 및 제2 게이트 전극들은 상기 제1 및 제2 게이트 절연패턴들에 의해 자기정렬(self-align)되어 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 소스 및 드레인 전극들은 상기 활성영역패턴 및 상기 제1 및 제2 게이트 절연패턴들에 의해 자기정렬되어 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 제1 및 제2 게이트 전극들 및 상기 소스 및 드레인 전극들은 동일한 도전성 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 및 제2 게이트 전극들 및 상기 소스 및 드레인 전극들은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 은(Ag), 금(Au) 및 백금(Pt), 폴리아닐린(Polyaniline:PANI), 전도성 고분자(예컨대, PEDOT), 탄소나노튜브(Carbon Nano Tube:CNT), 피롤리딘(Pyrrolidine), 그리고 그라파이트(Graphite), 유기물 및 고분자 반도체 중 적어도 어느 하나를 포함할 수 있다.
본 발명에 따른 자기 정렬 전계 효과 트랜지스터 구조체는 활성영역패턴의 양측에 배치되는 게이트 전극들을 가질 수 있다. 이에 따라, 상기 자기정렬 전계 효과 트랜지스터 구조체는 누설전류가 감소되고 구동특성이 향상되어 동작속도가 증가될 수 있다.
본 발명에 따른 자기 정렬 전계 효과 트랜지스터 구조체는 기판의 동일 평면 상에 배치된 활성영역패턴, 게이트 전극 및 소스/드레인을 구비하여 상기 기판과 상기 게이트 전극 사이, 그리고 상기 기판과 상기 소스/드레인 사이의 이중 게이트 전극을 구비하여, 기생 캐패시턴스의 발생을 방지할 수 있다.
본 발명에 따른 자기 정렬 전계 효과 트랜지스터 구조체는 기판과 소스/드레인의 접촉저항을 감소시킴으로써 자기 정렬 전계 효과 트랜지스터 구조체의 동작속도를 향상시킬 수 있다.
본 발명에 따른 자기 정렬 전계 효과 트랜지스터 구조체는 임프린트 방법으로 동시에 형성된 게이트 도전막 및 소스/드레인을 가질 수 있다. 이에 따라, 본 발명은 자기 정렬 전계 효과 트랜지스터 구조체의 제조 과정을 단순화시킬 수 있다.
본 발명에 따른 자기 정렬 전계 효과 트랜지스터 구조체는 게이트 절연패턴에 의해 자기정ㅈ렬된 게이트 도전막 및 소스/드레인을 가질 수 있다.
이하, 본 발명의 실시예들에 따른 자기 정렬 전계 효과 트랜지스터 구조체 및 그 형성 방법을 첨부한 도면들을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록, 또한 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
각각의 도면들에 있어서, 기판, 층 및 영역들의 두께는 본 발명의 기술적 특징을 명확히 나타내기 위해 과장된 것일 수 있다. "어느 대상물은 다른 대상물 상에 위치된다"라고 언급되는 경우에 상기 어느 대상물은 상기 다른 대상물의 표면에 접촉되어 배치되는 경우와 상기 다른 대상물과 이격되어 배치되는 경우를 모두 포함할 수 있다. 상기 어느 대상물이 상기 다른 대상물과 이격되어 배치되는 경우에는 상기 어느 대상물과 상기 다른 대상물 사이에는 또 다른 대상물이 더 배치될 수 있다. 그리고, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체를 보여주는 도면이다. 도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이고, 도 3은 도 1에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체(100)는 기판(110) 상에 배치된 활성영역패턴(132), 게이트 절연패턴(142), 게이트 전극(152) 및 소스/드레인(154)을 포함할 수 있다.
상기 기판(110)은 상기 자기 정렬 전계 효과 트랜지스터 구조체(100)를 형성하기 위한 베이스일 수 있다. 상기 기판(110)은 반도체 기판, 투명 기판 및 플라스 틱 기판 중 어느 하나일 수 있다. 일 예로서, 상기 기판(110)은 표시 소자 제조용 유리 기판(glass) 또는 플라스틱 기판을 포함할 수 있다. 상기 기판(110) 상에는 완충막(120)이 형성될 수 있다. 상기 완충막(120)은 상기 기판(110)을 보호하기 위한 절연막을 포함할 수 있다. 상기 완충막(120)은 산화막을 포함할 수 있다.
상기 활성영역패턴(132)은 상기 게이트 절연패턴(142) 및 상기 소스/드레인(154)에 의해 둘러싸이도록 배치될 수 있다. 상기 활성영역패턴(132)의 상부면 높이(H2)는 상기 게이트 절연패턴(142)의 상부 높이(H1)에 비해 낮을 수 있다. 또한, 상기 활성영역패턴(132)의 상부면 높이(H2)는 상기 소스/드레인(154)의 상부면 높이(H4)에 비해 높을 수 있다. 상기 활성영역패턴(132)은 채널(channel)이 형성될 수 있는 도전성 물질을 포함할 수 있다. 상기 활성영역패턴(132)은 폴리실리콘(poly-silicon), 마이크로결정 실리콘(μc-Silicon), 폴리아닐린(Polyaniline:PANI), 전도성 고분자(예컨대, PEDOT), 탄소나노튜브(Carbon Nano Tube:CNT), 피롤리딘(Pyrrolidine), 그라파이트(Graphite) 중 적어도 어느 하나를 포함할 수 있다.
상기 게이트 절연패턴(142)은 상기 활성영역패턴(132)과 상기 게이트 전극(152)을 구획시킬 수 있다. 상기 게이트 절연패턴(142)은 제1 게이트 절연패턴(144) 및 제2 게이트 절연패턴(146)을 포함할 수 있다. 상기 제1 및 제2 게이트 절연패턴들(144, 146)은 상기 활성영역패턴(132)을 사이에 두고 서로 대향되도록 배치될 수 있다. 상기 제1 및 제2 게이트 절연패턴들(144, 146)은 상기 활성영역패턴(132)을 기준으로 서로 대칭으로 배치될 수 있다. 상기 제1 및 제2 게이트 절연 패턴들(144, 146)은 개방된 상부(144a, 146b)를 각각 가질 수 있다. 한편, 상기 게이트 절연패턴(142)의 상부면 높이(H1)는 상기 게이트 전극(152)의 높이(H3)보다 높을 수 있다. 이에 따라, 상기 제1 및 제2 게이트 절연패턴들(144, 146)은 상기 게이트 전극(152)에 의해 완전히 채워지지 않는 제1 및 제2 내부 공간들(144b, 146b)을 각각 가질 수 있다. 상기 게이트 절연패턴(142)은 절연물질로 이루어질 수 있다. 일 예로서, 상기 게이트 절연패턴(142)은 에스오지막(Spin On Glass:SOG) 및 알루미늄산화막과 같은 산화물을 포함할 수 있다. 상기 에스오지막은 실리콘산화막을 포함할 수 있다. 다른 예로서, 상기 레지스트(142)는 실리콘산화막, 알루미늄질화막, 유기물 및 무기물 중 어느 하나를 포함할 수 있다. 상기 유기물은 폴리비닐 피롤리돈(Polyvinyl Pyrrolidone:PVP), 폴리메틸메타크릴레이트(Polymetaylmetahcrylate:PMMA), 하이드로겐-실세스퀴옥산(Hydrogen SilsesQuitoxane:HSQ), 아크릴계 물질 중 어느 하나일 수 있다.
상기 게이트 전극(152)은 상기 기판(110) 상에 복수가 배치될 수 있다. 일 예로서, 상기 게이트 전극(152)은 제1 게이트 전극(152a) 및 제2 게이트 전극(152b)을 포함할 수 있다. 상기 제1 게이트 전극(152a) 및 상기 제2 게이트 전극(152b)은 상기 활성영역패턴(132)의 양측에 배치될 수 있다. 예컨대, 상기 제1 및 제2 게이트 전극들(152a, 152b)는 상기 활성영역패턴(132)을 사이에 두고 서로 대향되도록 배치될 수 있다. 이때, 상기 제1 게이트 전극(152a)은 상기 제1 내부공간(144b)에 배치되고, 상기 제2 게이트 전극(152b)은 상기 제2 내부공간(146b)에 배치될 수 있다. 이에 따라, 상기 제1 게이트 전극(152a)은 상기 제1 게이트 절연 패턴(144)에 의해 둘러싸이도록 배치되고, 상기 제2 게이트 전극(152b)은 상기 제2 게이트 절연패턴(146)에 의해 둘러싸이도록 배치될 수 있다.
상기 소스/드레인(154)은 상기 활성영역패턴(132) 및 상기 게이트 절연패턴(142)에 인접하게 배치될 수 있다. 일 예로서, 상기 소스/드레인(154)은 상기 활성영역패턴(132)을 사이에 두고 상기 제1 및 제2 게이트 전극들(152a, 152b)을 연결하는 선(20)에 대하여 대칭으로 배치된 소스 전극(154a) 및 드레인 전극(154b)을 포함할 수 있다. 상기 소스/드레인(154)의 상부면 높이(H4)는 상기 게이트 절연패턴(142)의 상부 높이(H1)에 비해 낮을 수 있다. 이에 따라, 상기 소스 전극(154a) 및 상기 드레인 전극(154b)은 게이트 절연패턴(142)에 의해 상기 게이트 전극(152)과 전기적으로 분리될 수 있다. 또한, 상기 소스/드레인(154)의 상부면 높이(H4)는 상기 활성영역패턴(132)의 상부면 높이(H2)에 비해 낮을 수 있다.
상기 게이트 전극(152)은 상기 게이트 절연패턴(142)에 의해 자기정렬(self-align)되어 형성될 수 있다. 예컨대, 앞서 설명한 바와 같이, 상기 게이트 절연패턴(142)의 상부 높이(H1)는 상기 게이트 전극(152)의 상부면 높이(H3)에 비해 높을 수 있다. 이에 따라, 상기 게이트 절연패턴(142)이 형성된 상기 기판(110)에 도전성 물질을 도포하여, 상기 도전성 물질이 상기 제1 및 제2 내부 공간들(144b, 146b)로 유입되도록 함으로써, 상기 게이트 절연 패턴(142)에 의해 자기정렬된 상기 게이트 전극(152)이 형성될 수 있다. 또한, 상기 소스/드레인(154)은 상기 활성영역패턴(132) 및 상기 게이트 절연패턴(142)에 의해 자기정렬되어 형성될 수 있다. 예컨대, 앞서 설명한 바와 같이, 상기 활성영역패턴(132)의 상부면 높이(H2) 및 상기 게이트 절연패턴(142)의 상부 높이(H1)는 상기 소스/드레인(154)의 상부면 높이(H4)에 비해 높을 수 있다. 이에 따라, 상기 활성영역패턴(132) 및 상기 게이트 절연패턴(142)이 형성된 상기 기판(110)에 상기 도전성 물질을 도포하여, 상기 도전성 물질이 상기 활성영역패턴(132) 및 상기 게이트 절연패턴(142)에 의해 자기정렬되면서 상기 기판(110) 상에 도포될 수 있다.
한편, 상기 게이트 전극(152) 및 상기 소스/드레인(154)은 상기 도전성 물질을 상기 기판(110)에 도포하여 형성되므로, 상기 제1 및 제2 게이트 전극들(152a, 152b), 그리고 상기 소스 및 드레인 전극들(154a, 154b)은 동시에 또한 동일한 도전성 물질로 형성될 수 있다. 상기 도전성 물질은 금속 물질 또는 유기물질을 포함할 수 있다. 일 예로서, 상기 도전성 물질은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 은(Ag), 금(Au) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 도전성 물질은 폴리아닐린(Polyaniline:PANI), 전도성 고분자(예컨대, PEDOT), 탄소나노튜브(Carbon Nano Tube:CNT), 피롤리딘(Pyrrolidine), 그리고 그라파이트(Graphite) 중 적어도 어느 하나의 유기전도체를 포함할 수 있다. 다른 예로서, 상기 도전성 물질은 유기물 및 고분자 반도체 물질을 포함할 수도 있다.
또한, 상기 게이트 전극(152) 및 상기 소스/드레인(154)은 상기 기판(110)의 동일평면상에 배치될 수 있다. 이에 더하여, 상기 활성영역패턴(132)은 상기 게이트 전극(152) 및 상기 소스/드레인(154)과 동일평면상에 배치될 수 있다. 이에 따라, 상기 자기 정렬 전계 효과 트랜지스터 구조체(100)는 상기 기판(110)과 상기 게이트 전극(152) 사이, 그리고 상기 기판(110)과 상기 소스/드레인(154) 사이에 기생 캐패시터(Parasitic Capacitance)의 발생을 방지할 수 있다.
계속해서, 본 발명의 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체의 형성 과정을 상세히 설명한다. 여기서, 앞서 설명한 본 발명의 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체에 대해 중복되는 설명은 생략되거나 간소화될 수 있다.
도 4는 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체의 형성 방법을 보여주는 순서도이다. 도 5 내지 도 9들은 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체의 형성 과정을 설명하기 위한 도면들이다. 도 10a 내지 도 12a들은 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체의 형성 과정을 설명하기 위한 도면들이고, 도 10b 내지 도 12b들 각각은 도 10a 내지 도 12b들 각각에 도시된 점선 I-I'을 따라 절단한 단면을 보여주는 도면들이다.
도 4 및 도 5를 참조하면, 몰드(180)를 준비할 수 있다(S110). 일 예로서, 상기 몰드(180)를 준비하는 것은 홈(184)이 형성된 전면(181)을 갖는 투광판(182)을 준비하는 것을 포함할 수 있다. 상기 투광판(182)은 광이 투과할 수 있는 투명판일 수 있다. 예컨대, 상기 투광판(182)은 투명 유기물(예컨대, Polydimethylsiloxane:PDMS, Polyisoprene:PMMA, 불소수지(Teflon)) 또는 유리(glass)를 포함할 수 있다. 상기 홈(184)은 앞서 도 1 내지 도 3을 참조하여 설 명한 게이트 절연패턴(142)을 형성하기 위한 것일 수 있다. 이에 따라, 상기 홈(184)은 상기 게이트 절연패턴(142)에 상응하는 형상으로 이루어질 수 있다. 예컨대, 상기 홈(184)은 제1 게이트 절연패턴(도1 내지 도3의 144)에 상응하는 형상을 갖는 제1홈(184a) 및 제2 게이트 절연패턴(도1 내지 도3의 146)에 상응하는 형상을 갖는 제2홈(184b)을 포함할 수 있다.
상기 투광판(182)의 전면(181)에는 차광막(186)이 형성될 수 있다. 상기 차광막(186)은 상기 광을 차단할 수 있는 물질로 형성될 수 있다. 예컨대, 상기 차광막(186)은 금속막을 포함할 수 있다. 보다 구체적으로, 상기 차광막(186)은 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 은(Ag), 금(Au), 텅스텐(W), 니켈(Ni) 및 구리(Cu) 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있다.
도 4 및 도 6을 참조하면, 레지스트판(190)을 준비할 수 있다(S120). 상기 레지스트판(190)을 준비하는 것은 레지스트(resist:194)가 형성된 전면을 갖는 플레이트(192)를 준비하는 것을 포함할 수 있다. 상기 레지스트(194)는 도 1 내지 도 3을 참조하여 설명한 게이트 절연패턴(142)을 형성하기 위한 물질을 포함할 수 있다. 일 예로서, 상기 레지스트(194)는 광경화성 포토이니시에이터(photo initiator) 및 모노머(monomer) 등을 포함할 수 있다. 예컨대, 상기 레지스트(194)는 폴리비닐 피롤리돈(Polyvinyl Pyrrolidone:PVP), 폴리메틸메타크릴레이트(Polymetaylmetahcrylate:PMMA), 하이드로겐-실세스퀴옥산(Hydrogen SilsesQuitoxane:HSQ) 등의 유기물, 또는 알루미늄산화막과 같은 산화물을 포함할 수 있다. 또한, 상기 레지스트(194)는 무기물(예컨대, 실리콘산화막, 실리콘질화 막, 알루미늄질화막) 또는 다른 유기물(예컨대, 폴리이미드 및 아크릴계 물질)을 포함할 수 있다.
도 4 및 도 7을 참조하면, 레지스트 가공물(141)을 형성할 수 있다(S130). 상기 레지스트 가공물(141)을 형성하는 것은 임프린트 공정(imprint process)을 수행하는 것을 포함할 수 있다. 상기 임프린트 공정은 몰드를 사용하여, 상기 몰드에 형성된 박막을 기판 상에 스탬프(stamp)하는 방식으로 상기 기판에 박막을 형성하는 공정일 수 있다. 일 예로서, 상기 레지스트 가공물(141)을 형성하는 것은 레지스트판(190)에 몰드(180)를 압착시키는 것을 포함할 수 있다. 상기 몰드(180)를 상기 레지스트판(190)에 압착시키는 과정에서, 플레이트(192) 상의 레지스트(194)가 투명판(182)의 홈(184) 내부에 채워질 수 있다. 이에 따라, 상기 몰드(180)에는 앞서 도 1 내지 도 3을 참조하여 설명한 게이트 절연패턴(142)의 형상을 갖는 레지스트 가공물(141)이 형성될 수 있다.
한편, 상기 임프린트 공정을 수행하는 과정에서, 상기 몰드(180) 및 상기 레지스트판(190)을 열처리하는 것이 부가될 수 있다. 상기 몰드(180) 및 상기 레지스트판(190)을 열처리하는 것은 상기 레지스트(194)가 효과적으로 상기 홈(184)에 매립되도록 하기 위한 것일 수 있다.
도 4 및 도 8을 참조하면, 기판(110)을 준비할 수 있다(S140). 일 예로서, 상기 기판(110)을 준비하는 것은 투명 기판을 준비하는 것을 포함할 수 있다. 예컨대, 상기 기판(110)을 준비하는 것은 표시 소자 제조용 유리 기판(예컨대, glass)을 준비하는 것을 포함할 수 있다. 상기 기판(110)을 준비하는 것은 상기 기 판(110) 상에 완충막(120)을 형성하는 것을 더 포함할 수 있다. 상기 완충막(120)을 형성하는 것은 상기 기판(110)에 산화막을 형성하는 것을 포함할 수 있다.
도 4 및 도 9를 참조하면, 기판(110) 상에 레지스트 가공물(141)을 위치시킬 수 있다(S150). 일 예로서, 몰드(180)의 전면(181)과 상기 기판(110)의 전면(111)이 서로 마주보도록, 상기 몰드(180)와 상기 기판(110)을 정렬시킬 수 있다. 그리고, 상기 몰드(180)를 상기 기판(110)에 밀착시킬 수 있다. 이에 따라, 상기 레지스트 가공물(141)은 상기 기판(110)의 완충막(120) 상에 놓여질 수 있다.
한편, 상기 레지스트 가공물(141)을 경화시킬 수 있다(S160). 상기 레지스트 가공물(141)을 경화시키는 것은 상기 레지스트 가공물(141)을 광처리하는 것 및 열처리하는 것 중 적어도 어느 하나를 수행하는 것을 포함할 수 있다. 일 예로서, 상기 레지스트 가공물(141)을 광처리하는 것은 상기 몰드(180)와 상기 기판(110)이 서로 밀착된 상태에서, 상기 몰드(180)를 향해 광(10)을 조사하는 것을 포함할 수 있다. 여기서, 상기 몰드(180)와 상기 기판(110)이 밀착되면, 상기 투광판(182)에 형성된 차광막(186)은 상기 레지스트 가공물(141)이 배치된 상기 기판(110)의 영역 이외의 영역을 덮을 수 있다. 이에 반해, 상기 레지스트 가공물(141)은 상기 투광판(182)에 선택적으로 노출될 수 있다. 상기 광(10)은 상기 몰드(180)의 후면(189)에서 상기 전면(181)을 향하는 방향으로 조사될 수 있다. 이에 따라, 상기 몰드(180)를 향해 조사된 상기 광(10)은 상기 투광판(182)을 투과한 후, 노출된 상기 레지스트 가공물(141)을 선택적으로 경화시킬 수 있다. 한편, 상기 광(10)은 차광막(184)에 의해 상기 기판(110)으로 조사되는 것이 차단될 수 있다. 이에 따라, 상 기 활성영역패턴(122) 및 상기 제1절연막(124)은 상기 광(10)에 의해 처리되지 않음으로써, 경화되지 않을 수 있다. 상기 몰드(180)와 상기 기판(110)을 밀착하는 과정에서, 상기 몰드(180)의 전면(181) 상에 묻어있는 레지스트 잔유물(미도시)이 상기 기판(110) 상에 잔류할 수 있다. 상기 레지스트 잔유물은 상기 차광막(184)에 의해 상기 광(10)에 조사되지 않음으로써, 경화되지 않을 수 있다.
도 4, 도 10a 및 도 10b를 참조하면, 게이트 절연패턴(142)을 형성할 수 있다(S170). 일 예로서, 상기 기판(110) 상에 상기 레지스트 가공물(141)을 남기면서, 상기 기판(110)으로부터 상기 몰드(도9의180)를 이격시킬 수 있다. 이에 따라, 상기 기판(110) 상에는 차례로 적층된 상기 완충막(120) 및 상기 제1 및 제2 게이트 절연패턴들(144, 146)이 배치될 수 있다.
레지스트 잔유물(미도시)을 제거할 수 있다(S180). 앞서 설명한 바와 같이, 기판(110) 상에는 상기 레지스트 잔유물이 잔류할 수 있다. 상기 레지스트 잔유물은 후속 공정시 형성될 소스/드레인(도12a 및 도12b의 154)의 접촉저항을 증가시키는 요인으로 작용할 수 있다. 이에 따라, 상기 레지스트 잔유물을 제거하는 공정이 수행될 수 있다. 일 예로서, 상기 레지스트 잔유물을 제거하는 것은 상기 기판(110)을 액처리하는 것을 포함할 수 있다. 예컨대, 상기 액처리하는 것은 다양한 종류의 케미칼을 상기 기판(110)에 공급하는 습식 세정 공정을 수행하여 이루어질 수 있다. 이때, 상기 케미칼으로는 상기 게이트 절연패턴(142)에 비해 상기 레지스트 잔유물에 대해 식각속도가 빠른 액을 사용할 수 있다. 앞서 설명한 바와 같이, 상기 게이트 절연패턴들(142)을 광처리하는 과정에서, 상기 기판(110) 상의 상기 레지스트 잔유물(미도시)은 상기 차광막(184)에 의해 상기 광(10)에 조사되지 않음으로써, 경화되지 않을 수 있다. 이에 따라, 상기 기판(110)을 액처리하는 과정에서, 상기 케미칼은 상기 레지스트 잔유물을 선택적으로 식각하며, 상기 제1 및 제2 게이트 절연패턴들(144, 146)은 식각하지 않을 수 있다.
도 4, 도 11a 및 도 11b를 참조하면, 활성영역패턴(132)을 형성할 수 있다. 일 예로서, 상기 활성영역패턴(132)을 형성하는 것은 상기 기판(110)의 전면을 덮는 채널형성막을 형성하는 것 및 제1 영역(112) 이외의 상기 기판(110)의 영역(이하, 제2영역:114) 상의 채널형성막을 제거하는 것을 포함할 수 있다. 상기 채널형성막은 폴리실리콘을 포함할 수 있다. 상기 제1 영역(112)은 상기 활성영역패턴(132)이 형성되는 상기 기판(110)의 영역일 수 있다. 상기 제2 영역(114) 상의 채널형성막을 제거하는 것은 상기 제2 영역(114)을 노출시키는 포토레지스트 패턴을 형성하는 것 및 상기 포토레지스트 패턴을 식각마스크로 하여 상기 채널형성막을 패터닝하는 것을 포함할 수 있다. 다른 예로서, 상기 활성영역패턴(132)을 형성하는 것은 상기 기판(110) 상에 상기 제1 영역(112)을 노출시키는 절연막(미도시)을 형성하는 것, 상기 제1 영역(112)에 상기 채널형성물질을 매립시키는 것, 그리고 상기 절연막을 제거하는 것을 포함할 수 있다. 상기 채널형성물질은 액상의 유기물 반도체 및 폴리실리콘 중 어느 하나일 수 있다. 상기 절연막은 상기 활성영역패턴(132)을 형성한 후 제거될 수 있다. 상기 절연막을 제거하는 것은 상기 제1 및 제2 게이트 절연패턴(144, 146)에 대해 식각선택성을 갖는 식각 공정을 수행하여 이루어질 수 있다. 또 다른 예로서, 상기 활성영역패턴(132)을 형성하는 것은 상기 기판(110)의 상기 제2 영역(114) 상에 채널형성물질을 공급하여 상기 제2 영역(114)으로부터 상기 제1 영역(112)으로 상기 채널형성물질을 유입시키는 것을 포함할 수 있다. 그 후, 상기 제2 영역(114) 상의 채널형성물질을 선택적으로 제거하여, 상기 기판(110) 상에 상기 활성영역패턴(132)을 형성시킬 수 있다. 상기 채널형성물질은 액상의 도전성 물질을 포함할 수 있다. 예컨대, 상기 도전성 물질은 액상의 유기물 반도체 및 폴리실리콘 중 어느 하나를 포함할 수 있다.
도 4, 도 12a 및 도 12b를 참조하면, 게이트 전극(152) 및 소스/드레인(154)을 형성시킬 수 있다(S180). 예를 들면, 상기 게이트 전극(152) 및 상기 소스/드레인(154)을 형성하는 것은 상기 기판(110) 상에 도전성 물질(30)을 공급하는 것을 포함할 수 있다. 상기 도전성 물질(30)은 금속 물질을 포함할 수 있다. 예컨대, 상기 도전성 물질(30)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 은(Ag), 금(Au) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 도전성 물질(30)은 폴리아닐린(Polyaniline:PANI), 전도성 고분자(예컨대, PEDOT), 탄소나노튜브(Carbon Nano Tube:CNT), 피롤리딘(Pyrrolidine), 그라파이트(Graphite) 중 어느 하나의 유기전도체를 포함할 수 있다. 또는, 상기 도전성 물질은 유기물 및 고분자 반도체 물질을 포함할 수도 있다.
상기 도전성 물질(30)을 공급하는 것 이전에, 상기 활성영역패턴(132)을 덮는 보호막(134)을 형성하는 것을 수행할 수 있다. 상기 보호막(134)은 상기 활성영역패턴(132)의 상부면에 상기 도전성 물질(30)이 덮히는 것을 방지하기 위한 것일 수 있다. 상기 보호막(134)을 형성하는 것은 상기 활성영역패턴(132)의 상부면을 덮는 절연막을 형성하는 것을 포함할 수 이다.
상기 도전성 물질(30)을 공급하는 것은 도포기(170)를 사용하여 이루어질 수 있다. 일 예로서, 상기 도포기(170)는 액상의 도전성 물질(30)을 상기 기판(110) 상에 일정량 만큼씩 복수회 공급할 수 있다. 다른 예로서, 상기 도포기(170)는 상기 기판(110) 전면(111)에 상기 도전성 물질(30)을 분사하는 스프레이(spray)를 포함할 수 있다. 상기 도포기(170)에 의해 상기 기판(110)으로 공급된 상기 도전성 물질(30)의 일부는 상기 제1 게이트 절연패턴(144)의 개방된 상부(144a)를 통해 제1 내부공간(144b)으로 공급될 수 있다. 상기 제1 내부공간(144b)으로 유입되는 상기 도전성 물질(30)은 상기 제1 게이트 절연패턴(144)에 의해 자기정렬(self-align)되어 제1 게이트 전극(152a)으로 형성될 수 있다. 상기 도전성 물질(30)의 다른 일부는 상기 제2 게이트 절연패턴(146)의 개방된 상부(146a)를 통해 제2 내부공간(146b)으로 공급될 수 있다. 상기 제2 내부공간(146b)으로 유입되는 상기 도전성 물질(30)은 상기 제1 게이트 절연패턴(146)에 의해 자기정렬되어 제2 게이트 전극(152b)으로 형성될 수 있다. 상기 도전성 물질(30)의 또 다른 일부는 상기 게이트 절연패턴(142)의 외부로 공급되어 소스/드레인(154)으로 형성될 수 있다. 예컨대, 상기 활성영역패턴(132)의 상부면 높이(H2) 및 상기 게이트 절연패턴(142)의 상부 높이(H1)는 상기 게이트 전극(152)의 상부면 높이(H3) 및 상기 소스/드레인(154)의 상부면 높이(H4)에 비해 높다. 따라서, 상기 게이트 절연패턴(142)의 외부로 공급된 상기 도전성 물질(30)은 활성영역패턴(132) 및 상기 게이트 절연패턴(142)에 의해 자기정렬되면서 상기 기판(110) 상에 도포되어 소스/드레인막을 형 성할 수 있다. 그리고, 상기 소스/드레인막의 일부를 패터닝함으로써, 상기 기판(110) 상에 상기 소스 및 드레인 전극들(154a, 154b)을 형성할 수 있다. 이에 따라, 상기 활성영역패턴(132)에 인접하며, 상기 활성영역패턴(132) 및 상기 게이트 절연패턴(142)에 의해 자기정렬된 소스 및 드레인 전극들(154a, 154b)이 형성될 수 있다.
한편, 상기 도전성 물질(30)의 공급량은 상기 게이트 절연패턴(142)의 제1 및 제2 내부 공간들(144b, 146b)로부터 상기 도전성 물질(30)이 넘치지 않도록 조절될 수 있다. 이는 상기 게이트 전극(152) 및 상기 소스/드레인(154)이 전기적으로 연결되지 않도록 하기 위함일 수 있다. 또한, 상기 도전성 물질(30)의 공급량은 상기 게이트 절연패턴(142)의 상부 높이(H1) 및 활성영역패턴(132)의 상부면 높이(H2)에 비해 상기 소스 및 드레인 전극들(154a, 154b)의 상부면 높이(H3)가 낮도록 조절될 수 있다. 이는 상기 소스/드레인(154)이 상기 게이트 절연패턴(142) 및 상기 활성영역패턴(132)에 의해 자기정렬될 수 있도록 하기 위함일 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체(100)는 활성영역패턴(132)을 기준으로 대칭으로 배치된 제1 및 제2 게이트 전극들(152a, 152b)을 가질 수 있다. 상기 자기 정렬 전계 효과 트랜지스터 구조체(100)는 상기 게이트 전극들(152a, 152b)에 의해 상기 활성영역패턴(132)의 채널형성을 제어하여, 스위칭 소자로서의 안정적이고 정밀한 동작이 가능할 수 있다.
상기 자기 정렬 전계 효과 트랜지스터 구조체(100)는 상기 게이트 전극(152) 및 상기 소스/드레인(154)이 상기 기판(110)의 서로 동일한 평면상에 배치될 수 있 다. 이에 따라, 상기 자기 정렬 전계 효과 트랜지스터 구조체(100)는 상기 기판(110)과 게이트 전극(152), 그리고 상기 기판(110)과 소스/드레인(154) 사이에 기생 캐패시턴스의 발생을 방지하여, 트랜지스터의 동작 속도를 향상시킬 수 있다.
상기 게이트 절연패턴(142)에 의해 자기정렬된 게이트 전극(152) 및 소스/드레인(154)을 포함할 수 있다. 본 발명은 상기 게이트 전극(152) 및 소스/드레인(154)은 임프린트 방식에 의해 동시에 형성됨으로써, 상기 자기 정렬 전계 효과 트랜지스터 구조체(100)의 형성 과정을 단순화할 수 있다.
또한, 본 발명의 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체(100)는 상기 기판(110)과 상기 소스/드레인(154) 사이의 레지스트 잔유물이 잔류하지 않을 수 있다. 이에 따라, 본 발명에 따른 자기 정렬 전계 효과 트랜지스터 구조체(100)는 상기 기판(110)과 상기 소스/드레인(154) 간의 이중 게이트 구조로 누설전류를 감소시키며, 구동특성을 향상시켜 상기 자기 정렬 전계 효과 트랜지스터 구조체(100)의 동작 속도를 향상시킬 수 있다.
상술한 설명들은 본 발명의 개념을 예시하는 것들이다. 또한, 상술한 내용은 본 발명의 개념을 당업자가 쉽게 이해할 수 있도록 구현한 예들을 나타내고 설명하는 것일 뿐이며, 본 발명은 다른 조합, 변경 및 환경에서 사용될 수 있다. 즉, 본 발명은 본 명세서에 개시된 발명의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 및 수정 등이 가능할 수 있다. 또한, 상술한 실시예들은 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능할 수 있다. 따라서, 상술한 발명의 상세한 설명은 개시된 실시예들은 본 발명을 제한하지 않으며, 첨부된 청구범위는 다른 실시 상태도 포함한다.
도 1은 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체를 보여주는 도면이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 단면도이다.
도 3은 도 1에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체의 형성 방법을 보여주는 순서도이다.
도 5 내지 도 9들은 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체의 형성 과정을 설명하기 위한 도면들이다.
도 10a 내지 도 12a들은 본 발명의 일 실시예에 따른 자기 정렬 전계 효과 트랜지스터 구조체의 형성 과정을 설명하기 위한 도면들이다.
도 10b 내지 도 12b들 각각은 도 10a 내지 도 12b들 각각에 도시된 점선 I-I'을 따라 절단한 단면을 보여주는 도면들이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 자기 정렬 전계 효과 트랜지스터 구조체
110 : 기판
120 : 완충막
132 : 활성영역패턴
142 : 게이트 절연패턴
144 : 제1 게이트 절연패턴
146 : 제2 게이트 절연패턴
152 : 게이트 전극
152a : 제1 게이트 전극
152b : 제2 게이트 전극
154 : 소스/드레인
154a : 소스 전극
154b : 드레인 전극
170 : 도포기
180 : 몰드
190 : 레지스트판

Claims (10)

  1. 기판 상에 배치된 활성영역패턴;
    상기 활성영역패턴을 사이에 두고 서로 대향하는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극을 둘러싸는 제1 게이트 절연 패턴;
    상기 제2 게이트 전극을 둘러싸는 제2 게이트 절연 패턴; 및
    상기 활성영역패턴에 연결되고, 상기 제1 및 제2 게이트 전극들을 연결하는 선에 대하여 대칭되게 배치된 소스 전극 및 드레인 전극을 포함하되,
    상기 제1 및 제2 게이트 전극들, 그리고 상기 소스 및 드레인 전극들은 상기 기판의 동일평면상에 배치된 자기정렬 전계 효과 트랜지스터 구조체.
  2. 제 1 항에 있어서,
    상기 활성영역패턴은 상기 동일평면 상에 배치된 자기정렬 전계 효과 트랜지스터 구조체.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 절연패턴들 및 상기 소스 및 드레인 전극들은 상기 활성영역패턴을 둘러싸도록 배치된 자기정렬 전계 효과 트랜지스터 구조체.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 절연패턴들의 상부 높이는 상기 제1 및 제2 게이트 전극들의 상부면 높이, 그리고 상기 소스 및 드레인 전극들의 상부면 높이에 비해 높은 자기정렬 전계 효과 트랜지스터 구조체.
  6. 제 1 항에 있어서,
    상기 활성영역패턴의 상부면 높이는 상기 제1 및 제2 게이트 절연패턴들의 상부 높이에 비해 낮고, 상기 소스 및 드레인 전극들의 상부면 높이에 비해 높은 자기정렬 전계 효과 트랜지스터 구조체.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 전극들은 상기 제1 및 제2 게이트 절연패턴들에 의해 자기정렬(self-align)되어 형성된 자기정렬 전계 효과 트랜지스터 구조체.
  8. 제 1 항에 있어서,
    상기 소스 및 드레인 전극들은 상기 활성영역패턴 및 상기 제1 및 제2 게이트 절연패턴들에 의해 자기정렬되어 형성된 자기정렬 전계 효과 트랜지스터 구조체.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 전극들 및 상기 소스 및 드레인 전극들은 동일한 도전성 물질을 포함하는 자기정렬 전계 효과 트랜지스터 구조체.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 게이트 전극들 및 상기 소스 및 드레인 전극들은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 은(Ag), 금(Au) 및 백금(Pt), 폴리아닐린(Polyaniline:PANI), 전도성 고분자(예컨대, PEDOT), 탄소나노튜브(Carbon Nano Tube:CNT), 피롤리딘(Pyrrolidine), 그리고 그라파이트(Graphite), 유기물 및 고분자 반도체 중 적어도 어느 하나를 포함하는 자기정렬 전계 효과 트랜지스터 구조체.
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