KR101147092B1 - 박막트랜지스터 어레이 기판의 제조방법 - Google Patents

박막트랜지스터 어레이 기판의 제조방법 Download PDF

Info

Publication number
KR101147092B1
KR101147092B1 KR1020050056914A KR20050056914A KR101147092B1 KR 101147092 B1 KR101147092 B1 KR 101147092B1 KR 1020050056914 A KR1020050056914 A KR 1020050056914A KR 20050056914 A KR20050056914 A KR 20050056914A KR 101147092 B1 KR101147092 B1 KR 101147092B1
Authority
KR
South Korea
Prior art keywords
thin film
layer
forming
self
aligned
Prior art date
Application number
KR1020050056914A
Other languages
English (en)
Other versions
KR20070001426A (ko
Inventor
채기성
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050056914A priority Critical patent/KR101147092B1/ko
Publication of KR20070001426A publication Critical patent/KR20070001426A/ko
Application granted granted Critical
Publication of KR101147092B1 publication Critical patent/KR101147092B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/065—Etching masks applied by electrographic, electrophotographic or magnetographic methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 탄성 탬플릿을 사용하는 스탬방식으로 선택적 에천트 내성을 갖는 층(SAM층)을 형성함으로써 간단한 식각공정으로 패턴을 형성하고자 하는 박막트랜지스터 어레이 기판의 제조방법에 관한 것으로서, 특히 기판 상에 게이트 배선 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 반도체층 및 도전성 박막층을 형성하는 단계와, 상기 도전성 박막층 상부의 소정 부위에 제 1 자기정렬층을 형성하는 단계와, 상기 제 1 자기정렬층을 마스크로 하여 상기 반도체층 및 도전성 박막층을 식각하는 단계와, 상기 식각된 도전성 박막층 상부의 소정 부위에 제 2 자기정렬층을 형성하는 단계와, 상기 제 2 자기정렬층을 마스크로 하여 상기 도전성 박막층을 식각하여 소스/드레인 전극을 형성하고 반도체층의 채널을 형성하는 단계와, 상기 소스/드레인 전극을 포함한 전면에 보호막을 형성하는 단계와, 상기 보호막 상에 드레인 전극에 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
비노광공정, 자기정렬층, TFT

Description

박막트랜지스터 어레이 기판의 제조방법{Method For Fabricating Thin Film Transistor Array Substrate}
도 1a 내지 도 1f는 종래기술에 의한 패터닝공정을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명에 의한 패터닝공정을 나타낸 공정단면도.
도 3a 내지 도 3d는 본 발명에 의한 박막트랜지스터 어레이 기판의 제조과정을 나타낸 공정단면도.
*도면의 주요 부분에 대한 부호설명
111 : 기판 112 : 제 1 박막
113 : 제 2 박막 120 : 탬플릿
150 : 자기정렬층
본 발명은 액정표시소자의 제조방법에 관한 것으로, 특히 비노광공정으로 패턴을 형성하여 공정을 간소화하고 코스트를 낮추고자 하는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
최근, 계속해서 주목받고 있는 평판표시소자 중 하나인 액정표시소자는 액체 의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 가하여 광학적 이방성을 변화시키는 소자로서, 종래 음극선관(Cathod Ray Tube)에 비해 소비전력이 낮고 부피가 작으며 대형화 및 고정세가 가능하여 널리 사용하고 있다.
이러한 액정표시소자는 상부기판인 컬러필터(color filter) 기판과 하부기판인 박막트랜지스터(TFT:Thin Film Transistor) 기판이 서로 대향되도록 배치되고, 그 사이에 유전 이방성을 갖는 액정이 형성되는 구조를 가져, 화소 선택용 어드레스(address) 배선을 통해 수십 만개의 화소에 부가된 TFT를 스위칭 동작시켜 해당 화소에 전압을 인가하고, 커패시터에 의해 다음 어드레스까지 해당 화소에 충진된 전압을 유지시켜 주는 방식으로 구동된다.
상기와 같이, 소자를 구동시키기 위해서는 트랜지스터(transistor), 커패시터(capacitor) 등의 다양한 패턴이 요구되는데, 이러한 패턴을 형성하기 위해 통상적으로, 사진식각기술(photo-lithography)을 사용한다.
사진식각기술은 어떤 특정한 포토 레지스트(photo-resist)가 빛을 받으면 화학반응을 일으켜서 성질이 변화하는 원리를 이용한 것으로, 구체적으로, 기판 상에 필름을 증착하고 그 위에 포토 레지스트를 도포하는 단계와, 자외선 파장을 이용하여 상기 포토 레지스트를 선택적으로 노광(exposure)하는 단계와, 노광된 포토 레지스트를 현상(develop)하는 단계와, 현상된 포토 레지스트를 마스크로 하여 상기 필름을 식각하는 단계와, 상기 포토 레지스트를 박리하는 단계로 이루어진 일련의 복잡한 과정을 수행하여야 하므로 그 과정이 복잡하고 번거롭다.
또한, 각종장비를 갖추어야 하므로, 장비가 차지하는 면적이 넓어지고 공정 시간 및 공정비용도 많이 소비된다.
이하, 첨부된 도면을 참고로 하여 포토식각기술에 의한 패터닝공정에 대해 살펴보면 다음과 같다.
도 1a 내지 도 1f는 종래기술에 의한 패터닝 공정을 나타낸 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(11) 상에 제 1 박막(12) 및 제 2 박막(13)을 차례로 형성하고, 도 1b에 도시된 바와 같이, 제 2 박막(13) 상에 UV 경화성 수지(Ultraviolet curable resin)인 포토 레지스트(Photo resist)(15)를 도포한다.
이 후, 상기 포토 레지스트(15) 상부에 소정의 패턴이 형성된 노광마스크(20)를 씌워서 UV 또는 x-선 파장에 노출시켜 노광시킨 뒤, 도 1d에 도시된 바와 같이, 노광된 포토 레지스트(15)를 현상한다.
다음, 도 1e에 도시된 바와 같이, 상기 포토 레지스트(15) 사이로 노출된 제 2 박막(13) 및 제 1 박막(12)을 차례로 식각한다. 이때, 제 2 박막 및 제 1 박막을 일괄 식각하거나 또는 제 2 박막을 먼저 식각하고 패터된 제 2 박막 사이로 노출된 제 1 박막을 식각하여도 된다.
마지막으로, 도 1f에 도시된 바와 같이, 상기 포토 레지스트(15)를 스트리퍼로 제거하면 제 1 ,제 2 박막(12,13)의 패턴이 완성된다.
그러나, 종래기술에 의한 포토식각기술을 적용한 박막트랜지스터 어레이 기판의 제조방법은 다음과 같은 문제점이 있다.
즉, 포토식각기술을 이용하여 패터닝 공정을 수행함에 있어서, 포토식각기술은 일련의 복잡한 과정을 수행하여야 하므로 그 과정이 복잡하고 번거롭다. 또한, 각종장비를 갖추어야 하므로, 장비가 차지하는 면적이 넓어지고 공정시간 및 공정비용도 많이 소비된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해, 탄성 탬플릿을 사용하는 스탬방식으로 선택적 에천트 내성을 갖는 층(SAM층)을 형성함으로써 간단한 식각공정으로 패턴을 형성하고자 하는 박막트랜지스터 어레이 기판의 제종방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 배선 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 반도체층 및 도전성 박막층을 형성하는 단계와, 상기 도전성 박막층 상부의 소정 부위에 제 1 자기정렬층을 형성하는 단계와, 상기 제 1 자기정렬층을 마스크로 하여 상기 반도체층 및 도전성 박막층을 식각하는 단계와, 상기 식각된 도전성 박막층 상부의 소정 부위에 제 2 자기정렬층을 형성하는 단계와, 상기 제 2 자기정렬층을 마스크로 하여 상기 도전성 박막층을 식각하여 소스/드레인 전극을 형성하고 반도체층의 채널을 형성하는 단계와, 상기 소스/드레인 전극을 포함한 전면에 보호막을 형성하는 단계와, 상기 보호막 상에 드레인 전극에 콘택되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 통해 본 발명에 의한 박막트랜지스터 어레이 기판의 제조방법을 살펴보면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 패터닝공정을 나타낸 공정단면도이고, 도 3a 내지 도 3d는 본 발명에 의한 박막트랜지스터의 제조과정을 나타낸 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(111) 상에 제 1 ,제 2 박막(112,113)을 차례로 형성하고, 도 2b에 도시된 바와 같이, 템플릿(120)의 양각부분에 자기정렬 물질(150)을 흡수시킨 다음 제 2 박막(113) 상에 스탬핑하여, 도 2c에 도시된 바와 같이, 제 2 박막(113) 상에 자기정렬층(150)을 형성한다.
이후, 도 2d에 도시된 바와 같이, 상기 자기정렬층(150)을 마스크로 하여 제 2 박막(113)을 식각하고, 도 2e에 도시된 바와 같이, 상게 제 2 박막(113)을 마스크로 하여 제 1 박막(112)을 식각하여 원하는 패턴을 완성한다. 이때, 자기정렬층은 스스로 제거되므로 자기정렬층을 제거하기 위한 공정이 불필요하다.
이와같이, 노광공정 없이 간이하게 패턴을 형성할 수 있으므로 공정의 복잡함 및 코스트 문제를 해결하게 된다.
상기에서와 같은 패턴 형성공정을 박막트랜지스터 어레이 기판의 제조방법에 적용하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 기판(211) 상에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr) 등의 저저항 금속 물질을 적어도 한층 이상으로 증착하고 패터닝하여 게이트 배선(도시하지 않음) 및 상기 게이트 배 선에서 분기되는 게이트 전극(G)을 형성한다.
이때, 상기 게이트 배선 및 게이트 전극의 경우, 자기정렬층(SAM층, Self Assembled Layer)을 마스크로 하여 패터닝할 수 있는데, 전술한 바와 같이, 저저항 금속층 상의 소정 부위에 자기정렬층을 형성한후, 상기 자기정렬층을 마스크로 하여 상기 박막을 식각하여 형성한다.
다음, 상기 게이트 전극(G)을 포함한 전면에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 절연물질을 증착하여 게이트 절연막(213)을 형성한다.
이어서, 상기 게이트 절연막(213) 위에 반도체층(214)을 형성하고, 그 위에 제 1 박막(215a) 및 제 2 박막(215b)을 차례로 형성한다. 이때, 상기 제 1 ,제 2 박막은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr) 등으로 형성하는데, 주로 Cr/AlNd, Cr/Cu의 적층막으로 형성한다.
다음, 제 2 박막(215b)의 소정 부위에 제 1 자기정렬층(250)을 형성한다. 자기정렬층은 탄성 탬플릿의 양각부분에 자기정렬 물질을 흡수시킨 후 제 2 박막 상에 탬플릿의 양각부분을 스탬핑(stamping)하여 형성하는데, 선택적으로 에천트 내성을 갖는 특성이 있다.
이후, 도 3b에 도시된 바와 같이, 상기 제 1 자기정렬층(250)을 마스크로 하여 제 2 박막(215b)을 식각하고, 식각된 제 2 박막(215b)을 마스크로 하여 제 1 박막(215a)을 식각한 뒤, 식각된 제 1 박막(215a)을 마스크로 하여 반도체층(214)을 식각한다. 이때, 반도체층이 패터닝됨과 동시에 데이터 배선(도시하지 않음)이 형성되는데, 상기 데이터 배선은 게이트 배선에 수직 교차하여 단위화소를 정의하게 된다.
이때, 제 1 ,제 2 박막(215a,215b)은 금속물질이므로 식각용액을 이용한 습식식각으로 제거하고 반도체층은 플라즈마를 이용한 건식식각으로 패터닝한다. 제 1 ,제 2 박막은 서로 습식식각 선택비가 다르므로 이를 활용하는데, Cr/AlNd, Cr/Cu의 적층막으로 형성한 경우 AlNd와 Cu의 식각용액은 Cr의 식각용액에 비해 산화 진행 속도가 빠르므로 일단 Cr의 식각용액을 이용하여 자기정렬층을 마스크로 하여 상부층인 Cr을 식각한 후, 식각된 Cr을 마스크로 하고 AlNd와 Cu의 식각용액을 사용하여 Cr의 산화가 미약하거나 산화되더라도 식각되지 않은 부분과 하부층인 AlNd 또는 Cu를 식각해낸다. 참고로, 식각용액은 기본적으로 피식각층을 산화시키고 산화된 피식각층을 제거하는 두가지 기능을 수행한다.
다음, 도 3c에 도시된 바와 같이, 식각된 제 2 박막(215b) 상에, 전술한 방법과 동일하게, 제 2 자기정렬층(251)을 형성한다. 여기서, 제 2 자기정렬층(251)이 형성되지 않은 영역은 채널이 형성될 영역이다.
이어서, 도 3d에 도시된 바와 같이, 상기 제 2 자기정렬층(251)을 마스크로 하여 제 2 박막(215b) 및 제 1 박막(215a)을 차례대로 식각한다. 즉, 제 2 박막(215b)을 먼저 식각한 후, 습식식각 선택성을 활용하여 패터닝된 제 2 박막(215b)을 마스크로 제 1 박막(215a)을 식각해내는데, 이로써, 소스/드레인 전극(S/D)의 패턴이 완성되고 제 1 ,제 2 박막이 식각된 부분에 반도체층의 채널이 정의된다.
제 2 마스크를 이용한 사진식각기술로 상기 게이트 전극(G)에 오버랩되도록 상기 게이트 절연막(13) 상에 섬(island) 모양의 반도체층(14)을 형성한다.
이로써, 게이트 전극(G), 게이트 절연막(213), 반도체층(214), 소스/드레인 전극(S/D)의 적층막으로 이루어져 단위 픽셀에 인가되는 전압의 온/오프를 제어하는 박막트랜지스터가 완성되며, 상기 박막트랜지스터는 게이트 배선과 데이터 배선의 교차 부위에 위치하게 된다.
여기서, 상기 제 1 ,제 2 자기정렬층은 티올시리즈(Thiol-series) 또는 OTS(Octadecyl Trichloro Silane)으로 형성하며, 100Å이하의 얇은 두께로 형성한다. 이 얇은 두께 때문에 일정 시간 이상의 식각시간이 되면 패턴 마스크로서의 기능을 상실하게 된다. 다만, 제 1 자기정렬층 형성이후 연속적으로 제 2 자기정렬층을 형성하고자 할 경우에는, 제 1 자기정렬층을 제거해 주어야 할 것인데, 수소 플라즈마 또는 아르곤 이온 처리 등으로 제거할 수 있다.
다음, 도시하지는 않았으나, 상기 소스/드레인 전극을 포함한 전면에 BCB, SiNx의 절연물질을 도포하여 보호막을 형성하고, 상기 보호막의 일부를 제거하여 상기 드레인 전극이 노출되는 콘택홀을 형성한 다음, 상기 보호막 상의 단위 픽셀 내부에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zin Oxide)와 같은 투명도전물질을 증착하고 패터닝하여 상기 콘택홀을 통해 드레인 전극에 콘택되는 화소전극을 형성함으로써 박막트랜지스터 어레이 기판을 완성한다.
이와같이, 박막트랜지스터(TFT)가 형성된 어레이 기판은 도시하지는 않았으나, 대향기판과 스페이서를 그 사이에 두고 실란트에 의해 접착된다. 그리고 두 기판 사이에 액정을 주입하여 액정층을 형성하고 액정주입구를 봉지함으로써 액정표시소자를 완성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
즉, 상기에서는 도전성 박막층이 2층인 경우에 한정하여 실시예를 설명하였으나, 적어도 하나 이상의 박막층을 패터닝하는 경우에 항상 적용할 수 있을 것이다.
상기와 같은 본 발명에 의한 박막트랜지스터 어레이 기판의 제조방법은 다음과 같은 효과가 있다.
첫째, SAM층을 마스크로 하여 패터닝 공정을 수행함으로써 노광공정을 수행하지 않아도 된다. 따라서, 패터닝 공정을 수행하기 위한 각종 장비가 차지하는 면적이 불필요해지고 노광장비에 소요되는 코스트도 저감된다.
둘째, 종래에서와 같이 복잡한 과정으로 이루어진 포토식각기술을 이용하여 패턴을 형성하지 않아도 되므로 공정이 간소해지고 용이해진다.

Claims (12)

  1. 기판 상에 게이트 배선 및 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 포함한 전면에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에 반도체층 및 도전성 박막층을 형성하는 단계와,
    상기 도전성 박막층 상부의 제1 부위에 제 1 자기정렬층을 형성하는 단계와,
    상기 제 1 자기정렬층을 마스크로 하여 상기 반도체층 및 도전성 박막층을 식각하는 단계와,
    상기 식각된 도전성 박막층 상부의 제2 부위에 제 2 자기정렬층을 형성하는 단계와,
    상기 제 2 자기정렬층을 마스크로 하여 상기 도전성 박막층을 식각하여 소스 전극과 드레인 전극을 형성하고 반도체층의 채널을 형성하는 단계와,
    상기 소스 전극과 상기 드레인 전극을 포함한 전면에 보호막을 형성하는 단계와,
    상기 보호막 상에 상기 드레인 전극에 콘택되는 화소전극을 형성하는 단계를 포함하며,
    상기 제 1 및 제 2 자기정렬층은, 식각공정이 일정시간 이상 진행될 경우 스스로 제거되는 것을 특징으로 하며,
    상기 제1 부위는 상기 소스 전극, 상기 채널 영역 및 상기 드레인 전극에 대응되며,
    상기 제2 부위는 상기 소스 전극 및 상기 드레인 전극에 대응되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 자기정렬층을 마스크로 하여 상기 반도체층 및 도전성 박막층을 식각하는 단계는,
    상기 제 1 자기정렬층을 마스크로 하여 상기 도전성 박막층을 식각하는 단계와,
    상기 식각된 도전성 박막층을 마스크로 하여 반도체층을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 도전성 박막층은 습식식각하고, 상기 반도체층은 건식식각하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 도전성 박막층은 하나 또는 그 이상의 박막층으로 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 도전성 박막층을 제 1 ,제 2 박막의 다층으로 차례대로 형성하는 경우,
    상기 제 2 박막 상부의 제 2 자기정렬증을 마스크로 하여 제 2 박막을 식각하는 단계와,
    상기 식각된 제 2 박막을 마스크로 하여 제 1 박막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 도전성 박막층은 Cr/AlNd 또는 Cr/Cu의 적층막으로 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 ,제 2 자기정렬층은 티올시리즈(Thiol-series) 또는 OTS(Octadecyl Trichloro Silane)으로 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 1 ,제 2 자기정렬층은 50Å ~ 100Å 사이의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 1 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    기판 상에 도전성 박막층을 형성하는 단계와,
    상기 박막 상의 상기 게이트 전극에 대응하는 부위에 자기정렬층을 형성하는 단계와,
    상기 자기정렬층을 마스크로 하여 상기 박막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 1 항에 있어서,
    자기정렬층을 형성하는 단계는,
    양각부분에 자기정렬 물질을 묻힌 탬플릿을 상기 박막 상에 스탬핑하여 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 1 항에 있어서,
    상기 제 1 자기정렬층을 마스크로 하여 상기 반도체층 및 도전성 박막층을 식각하는 단계에서,
    상기 게이트 배선에 교차하는 데이터 배선을 더 형성하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 삭제
KR1020050056914A 2005-06-29 2005-06-29 박막트랜지스터 어레이 기판의 제조방법 KR101147092B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050056914A KR101147092B1 (ko) 2005-06-29 2005-06-29 박막트랜지스터 어레이 기판의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050056914A KR101147092B1 (ko) 2005-06-29 2005-06-29 박막트랜지스터 어레이 기판의 제조방법

Publications (2)

Publication Number Publication Date
KR20070001426A KR20070001426A (ko) 2007-01-04
KR101147092B1 true KR101147092B1 (ko) 2012-05-17

Family

ID=37868826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050056914A KR101147092B1 (ko) 2005-06-29 2005-06-29 박막트랜지스터 어레이 기판의 제조방법

Country Status (1)

Country Link
KR (1) KR101147092B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101104248B1 (ko) 2008-12-23 2012-01-11 한국전자통신연구원 자기 정렬 전계 효과 트랜지스터 구조체
KR20100073247A (ko) 2008-12-23 2010-07-01 한국전자통신연구원 자기정렬 전계 효과 트랜지스터 구조체

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318113B1 (ko) * 1999-10-25 2002-01-18 정덕영 미세 접촉 인쇄법과 선택적 화학 기상 증착법을 이용한 산화티타늄 박막의 형상화 방법
KR20040054407A (ko) * 2002-12-18 2004-06-25 엘지.필립스 엘시디 주식회사 인쇄방식에 의한 패턴형성방법
KR20040072188A (ko) * 2003-02-10 2004-08-18 엘지.필립스 엘시디 주식회사 투명 도전막의 패터닝 방법 및 그를 이용한 표시 소자와그 표시 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318113B1 (ko) * 1999-10-25 2002-01-18 정덕영 미세 접촉 인쇄법과 선택적 화학 기상 증착법을 이용한 산화티타늄 박막의 형상화 방법
KR20040054407A (ko) * 2002-12-18 2004-06-25 엘지.필립스 엘시디 주식회사 인쇄방식에 의한 패턴형성방법
KR20040072188A (ko) * 2003-02-10 2004-08-18 엘지.필립스 엘시디 주식회사 투명 도전막의 패터닝 방법 및 그를 이용한 표시 소자와그 표시 소자의 제조 방법

Also Published As

Publication number Publication date
KR20070001426A (ko) 2007-01-04

Similar Documents

Publication Publication Date Title
KR100922802B1 (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
US7948570B2 (en) Thin film transistor array substrate and manufacturing method thereof
US7198968B2 (en) Method of fabricating thin film transistor array substrate
US8431452B2 (en) TFT-LCD array substrate and manufacturing method thereof
KR100937173B1 (ko) 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법
US8493541B2 (en) Array substrate, manufacturing method thereof and liquid crystal display
KR101192750B1 (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
US7602464B2 (en) Organic thin film transistor array substrate and fabrication method thereof
KR20070112954A (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
KR20190077570A (ko) 어레이 기판, 그 제조 방법 및 표시 장치
KR101415484B1 (ko) 유기 ｔｆｔ 어레이 기판 및 그 제조 방법
KR102164941B1 (ko) 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
KR101222952B1 (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
KR101147092B1 (ko) 박막트랜지스터 어레이 기판의 제조방법
KR20070081416A (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20080043969A (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
KR101174776B1 (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
KR100541532B1 (ko) 박막트랜지스터 제조방법
KR100983593B1 (ko) 액정표시소자의 제조방법
KR20060125137A (ko) Ｔｆｔ 어레이 기판의 제조방법
KR101319324B1 (ko) Ｔｆｔ 어레이 기판 및 그 제조방법
KR20060123810A (ko) 금속패턴 형성방법 및 이를 이용한 액정표시장치 제조방법
KR101337134B1 (ko) 박막 트랜지스터, 박막 트랜지스터를 포함하는 평판 표시장치 및 평판 표시 장치의 제조 방법
KR101174772B1 (ko) 포토식각공정 및 이를 이용한 액정표시소자의 제조방법
KR101048698B1 (ko) 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8