KR20060124306A - 표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판및 그 제조 방법 - Google Patents

표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판및 그 제조 방법 Download PDF

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KR20060124306A
KR20060124306A KR1020050046147A KR20050046147A KR20060124306A KR 20060124306 A KR20060124306 A KR 20060124306A KR 1020050046147 A KR1020050046147 A KR 1020050046147A KR 20050046147 A KR20050046147 A KR 20050046147A KR 20060124306 A KR20060124306 A KR 20060124306A
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배양호
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Abstract

본 발명은, 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막 및 반도체층을 순차적으로 형성하는 단계, 상기 게이트 절연막 및 상기 반도체층 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며, 상기 게이트선을 형성하는 단계, 상기 데이터선을 형성하는 단계, 상기 화소 전극을 형성하는 단계 중 적어도 하나는 도전체 입자와 용매를 혼합한 슬러리층을 형성하는 단계, 상기 슬러리층을 소정 패턴의 성형체를 이용하여 패터닝하는 단계, 상기 성형체를 제거하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
배선, 균일성, 슬러리, 성형체, 가압, 소결

Description

표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법{WIRING FOR DISPLAY DEVICE AND THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE SAME AND METHOD FOR MANUFACTURING THEREOF}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2 및 도 3은 도 1의 박막 트랜지스터 표시판을 II-II선 및 III-III선을 따라 잘라 도시한 단면도이고,
도 4 내지 도 9는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이고,
도 10, 도 13, 도 16 및 도 19는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고,
도 11 및 도 12는 도 10의 박막 트랜지스터 표시판을 XI-XI선 및 XII-XII선을 따라 잘라 도시한 단면도이고,
도 14 및 도 15는 도 13의 박막 트랜지스터 표시판을 XIV-XIV선 및 XV-XV선을 따라 잘라 도시한 단면도이고,
도 17 및 도 18은 도 16의 XVII-XVII선 및 XVIII-XVIII선을 따라 잘라 도시한 단면도이고,
도 20 및 도 21은 도 19의 XX-XX선 및 XXI-XXI선을 따라 잘라 도시한 단면도 이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 성형체 110: 절연 기판
120: 슬러리 121: 게이트선
124: 게이트 전극 131: 유지전극선
140: 게이트 절연막 151: 반도체
161: 불순물 비정질 규소층 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 81, 82: 접촉 보조 부재
181, 182, 184, 185: 접촉구 191: 화소 전극
본 발명은 표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자를 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 구조이다. 이 중에서도, 하나의 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조가 주류이다. 이러한 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자소자인 박막 트랜지스터를 각 화소 전극에 연결하고, 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 표시판(이하 '박막 트랜지스터 표시판'이라 함)에 형성한다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. 이러한 박막 트랜지스터는, 자발광소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다.
한편, 박막 트랜지스터 표시판은 다른 모양을 가진 복수의 다층 구조로 형성되기 때문에 각 층마다 별개의 마스크(mask)를 이용하여야 한다. 그러나, 일반적으로 하나의 마스크가 추가될 때마다 세정, 감광액 도포, 전처리(pre-bake), 노광, 현상, 후처리(post-bake), 식각, 감광막 제거 등의 공정이 추가되기 때문에 제조 비용이 현저하게 상승한다.
이에 따라, 슬릿(slit)을 이용하여 마스크 수를 줄이는 방안이 제시되었으나, 슬릿을 이용한 기술은 공정 조건 설정이 어렵고 배선의 치수가 균일하지 못한 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하는 것으로서, 마스크 없이 균일한 배선을 형성하여 제조 비용 및 시간을 현저하게 줄이는 것이다.
본 발명의 한 실시예에 따른 표시 장치용 배선은 200nm 이하의 크기를 가진 도전체 입자를 소결하여 형성된다.
또한, 본 발명의 한 실시예에 따른 표시 장치용 배선의 형성 방법은, 기판 위에 도전체 입자와 용매를 혼합한 슬러리층을 형성하는 단계, 상기 슬러리층을 소정 패턴의 성형체를 이용하여 패터닝하는 단계, 상기 성형체를 제거하는 단계를 포함한다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은, 기판, 상기 기판 위에 형성되어 있으며 서로 교차하는 제1 및 제2 신호선, 상기 제1 및 제2 신호선과 연결되어 있는 박막 트랜지스터, 상기 박막 트랜지스터와 연결되어 있는 화소 전극을 포함하며, 상기 제1 신호선 및 제2 신호선 중 적어도 하나는 200nm 이하의 크기를 가지는 도전체 입자를 소결하여 형성된다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막 및 반도체층을 순차적으로 형성하는 단계, 상기 게이트 절연막 및 상기 반도체층 위에 소 스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며, 상기 게이트선을 형성하는 단계및 및 상기 데이터선을 형성하는 단계 중 적어도 하나는 도전체 입자와 용매를 혼합한 슬러리층을 형성하는 단계, 상기 슬러리층을 소정 패턴의 성형체를 이용하여 패터닝하는 단계, 상기 성형체를 제거하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 내지 도 3을 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 한 쪽 유지 전극(133b)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 니켈(Ni), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(poly silicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세 로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다. 선형 반도체(151)는 게이트선(121) 및 유지 전극선(131) 부근에서 너비가 넓어져 이들을 폭넓게 덮고 있다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30° 내지 80° 정도이다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 형성된다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거 나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 U자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 은, 구리, 몰리브덴, 크롬, 니켈, 코발트, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 대부분의 곳에서는 선형 반도체(151)의 너비가 데이터선(171)의 너비보다 작지만, 앞서 설명하였듯이 게이트선(121)과 만나는 부분에서 너비가 넓어져 표면의 프로파일을 부드럽게 함으로써 데이터선(171)이 단선되는 것을 방지한다. 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막 (180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 유지 전극(133b) 고정단 부근의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(184)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 다리(overpass)(84) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(175)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선 (121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
연결 다리(84)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 접촉 구멍(184)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(84)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.
그러면, 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 4 내지 도 21을 참조하여 상세하게 설명한다.
도 4 내지 도 9는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이고, 도 10, 도 13, 도 16 및 도 19는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 11 및 도 12는 도 10의 박막 트랜지스터 표시판을 XI-XI선 및 XII-XII선을 따라 잘라 도시한 단면도이고, 도 14 및 도 15는 도 13의 박막 트랜지스터 표시판을 XIV-XIV선 및 XV-XV선을 따라 잘라 도시한 단면도이고, 도 17 및 도 18은 도 16의 XVII-XVII선 및 XVIII-XVIII선을 따라 잘라 도시한 단면도이고, 도 20 및 도 21은 도 19의 XX-XX선 및 XXI-XXI선을 따라 잘라 도시한 단면도이다.
먼저, 도 4 및 도 5에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 금속 분말과 용매가 혼합되어 있는 슬러리층(120)을 도포한다.
금속 분말은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 은(Ag), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 및 코발트(Co) 중에서 선택될 수 있으며, 둘 이상의 금속 분말이 혼합되거나 다층 구조를 형성할 수도 있다. 여기서, 금속 분말은 200nm 이하의 크기, 바람직하게는 수 nm 내지 수십 nm의 크기를 가질 수 있다. 200nm보다 큰 금속 분말은 소결 온도가 500도를 초과하기 때문에 유리 기판 또는 플라스틱 기판에 적용할 수 없다. 따라서, 최대 200nm, 바람직하게는 약 100nm 이하의 금속 분말을 이용하는 경우 유리 기판 또는 플라스틱 기판이 견딜 수 있는 낮은 온도 범위, 예컨대 약 400도 이하에서 금속 분말을 소결시킬 수 있다. 소결 온도를 더 낮추기 위해서는 수 내지 수십 nm 크기와 같이 더 작은 입자의 금속 분말을 이용할 수 있다.
용매는 극성 및 무극성 용매 중 임의로 선택될 수 있으며 소결 온도 이하에서 휘발될 수 있으면 특히 한정되지 않는다. 예컨대, 알코올류, 벤젠류, 톨루엔류, 에테르류 등을 들 수 있다.
금속 분말과 용매를 혼합한 슬러리 형태로 도포하는 경우, 나노 크기의 금속 분말의 표면적이 커짐에 따라 증가하는 반응성을 제어할 수 있을 뿐만 아니라 금속 분말의 균일한 분산에 의해 배선의 균일성을 향상시킬 수 있다.
슬러리층(120)은 최종적으로 형성되는 배선의 두께보다 두껍게 형성하며, 예컨대 약 0.5 내지 2㎛의 두께로 형성할 수 있다.
이어서, 기판(110)을 약 100 내지 200℃의 낮은 온도에서 열처리하여 슬러리 층(120) 중의 용매를 일부 제거한다.
그 다음, 도 6 및 도 7에 도시한 바와 같이, 슬러리층(120) 위에 소정 패턴을 가진 몰드(mold)와 같은 성형체(10)를 배치한다. 성형체(10)에는 게이트선 및 유지 전극선과 동일한 패턴이 음각으로 형성되어 있다.
이어서, 도 8 및 도 9에 도시한 바와 같이, 슬러리층(120)을 성형체(10)로 덮은 후 가압한다. 슬러리층(120)은 유동성이 양호하여 성형체(10)의 음각 패턴을 따라 채워질 수 있다. 또한, 가압과 동시에, 약 500도 이하, 바람직하게는 약 150 내지 500℃에서 열처리하여 용매 제거와 함께 금속 분말을 소결한다. 이러한 소결은 용매 제거에 따라 가속화되어 약 10분 이내에 종결된다.
그 다음, 도 10 내지 도 12에 도시한 바와 같이, 성형체(10)를 제거한 후, 습식 식각(wet etching) 또는 건식 식각(dry etching)으로 전면 식각하여 게이트 전극(124) 및 끝부분(129)을 포함하는 게이트선(121)과 유지 전극(133a, 133b)을 포함하는 유지 전극선(131)을 형성한다.
그 다음, 도 13 내지 도 15에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131) 위에 질화규소(SiNx), 진성 비정질 규소(a-Si) 및 불순물이 도핑된 비정질 규소를 연속 증착한 후, 불순물이 도핑된 비정질 규소 및 진성 비정질 규소를 사진 식각하여 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 선형 진성 반도체층(151) 및 복수의 불순물 반도체 패턴(164)을 포함하는 불순물이 도핑된 비정질 규소층(161)을 형성한다.
이어서, 도 16 내지 도 18에 도시한 바와 같이, 불순물이 도핑된 비정질 규 소층(161) 및 게이트 절연막(140) 위에 금속층을 적층한 후 식각하여 소스 전극(173) 및 끝부분(179)을 포함하는 데이터선(171), 드레인 전극(175)을 형성한다. 데이터선(171) 및 드레인 전극(175)은 게이트선(121)과 마찬가지로 슬러리 형태로 금속 분말을 도포한 후 성형체를 이용하여 패터닝할 수도 있으며, 이 때 성형체는 하부층의 단차를 고려하여 두께가 다른 것을 이용할 수 있다.
이어서, 소스 전극(173) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체층(164)을 제거하여 복수의 돌출부(163)를 포함하는 복수의 선형 저항성 접촉층(161)과 복수의 섬형 저항성 접촉층(165)을 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출시킨다. 이 경우, 노출된 진성 반도체(154) 부분의 표면을 안정화시키기 위하여 산소(O2) 플라스마를 실시한다.
그 다음, 도 19 내지 도 21에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 예컨대 질화규소(SiNx) 따위를 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 보호막(180)을 형성한다. 이어서, 질화규소 위에 감광막을 코팅한 후 광마스크를 통하여 감광막에 빛을 조사한 후 현상하여 복수의 접촉구(181, 182, 184, 185)를 형성한다.
마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 보호막(180) 위에 ITO 따위의 투명 도전층으로 이루어진 화소 전극(191), 접촉 보조 부재(81, 82) 및 연결 다리(84)를 형성한다. 이 때,투명 도전층은 게이트선(121)과 마찬가지로 ITO 또는 IZO 따위의 도전체 분말을 슬러리 형태로 도포한 후 성형체를 이용하여 패터닝할 수도 있으며, 스퍼터링 따위로 형성할 수도 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기와 같이, 용매와 나노 크기의 금속 분말을 혼합한 슬러리를 이용하여 전극을 형성함으로써 전극의 균일성을 향상시키는 한편 마스크를 이용한 사진 식각 공정보다 제조 비용 및 시간을 현저하게 줄일 수 있다.

Claims (22)

  1. 200nm 이하의 크기를 가진 도전체 입자를 소결하여 형성한
    표시 장치용 배선.
  2. 제1항에서,
    상기 도전체 입자는 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 은(Ag), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 및 코발트(Co) 중에서 선택된 적어도 하나인
    표시 장치용 배선.
  3. 기판 위에 도전체 입자와 용매를 혼합한 슬러리층을 형성하는 단계,
    상기 슬러리층을 소정 패턴의 성형체를 이용하여 패터닝하는 단계,
    상기 성형체를 제거하는 단계를 포함하는
    표시 장치용 배선의 형성 방법.
  4. 제3항에서,
    상기 패터닝하는 단계는
    상기 슬러리층 위에 소정 패턴의 성형체를 덮는 단계,
    상기 슬러리층을 가압 및 가열하는 단계를 포함하는
    표시 장치용 배선의 형성 방법.
  5. 제4항에서,
    상기 가압 및 가열하는 단계는 약 150 내지 500℃에서 수행하는
    표시 장치용 배선의 형성 방법.
  6. 제3항에서,
    상기 슬러리층은 약 0.5 내지 2㎛의 두께로 형성하는
    표시 장치용 배선의 형성 방법.
  7. 제3항에서,
    상기 슬러리층을 형성하는 단계 후에 용매를 제거하는 단계를 더 포함하는
    표시 장치용 배선의 형성 방법.
  8. 제7항에서,
    상기 용매를 제거하는 단계는 약 100 내지 200℃로 열처리하는
    표시 장치용 배선의 형성 방법.
  9. 제3항에서,
    상기 성형체를 제거하는 단계 후에 식각하는 단계를 더 포함하는
    표시 장치용 배선의 형성 방법.
  10. 제3항에서,
    상기 도전체 입자는 200nm 이하의 크기를 가지는
    표시 장치용 배선의 형성 방법.
  11. 기판,
    상기 기판 위에 형성되어 있으며 서로 교차하는 게이트선 및 데이터선,
    상기 게이트선 및 상기 데이터선과 연결되어 있는 박막 트랜지스터,
    상기 박막 트랜지스터와 연결되어 있는 화소 전극을 포함하며,
    상기 게이트선 및 상기 데이터선 중 적어도 하나는 200nm 이하의 크기를 가지는 도전체 입자를 소결하여 형성되는
    박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 도전체 입자는 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 은(Ag), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 및 코발트(Co) 중에서 선택된 적어도 하나인
    박막 트랜지스터 표시판.
  13. 제11항에서,
    상기 화소 전극은 ITO 또는 IZO를 소결하여 형성되는
    박막 트랜지스터 표시판.
  14. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막 및 반도체층을 순차적으로 형성하는 단계,
    상기 게이트 절연막 및 상기 반도체층 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계,
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하며,
    상기 게이트선을 형성하는 단계 및 상기 데이터선을 형성하는 단계 중 적어도 하나는 도전체 입자와 용매를 혼합한 슬러리층을 형성하는 단계, 상기 슬러리층을 소정 패턴의 성형체를 이용하여 패터닝하는 단계, 상기 성형체를 제거하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 패터닝하는 단계는
    상기 슬러리층 위에 소정 패턴의 성형체를 덮는 단계,
    상기 슬러리층을 가압 및 가열하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  16. 제14항에서,
    상기 가압 및 가열하는 단계는 약 150 내지 500℃에서 수행하는
    박막 트랜지스터 표시판의 제조 방법.
  17. 제14항에서,
    상기 슬러리층은 약 0.5 내지 2㎛의 두께로 형성하는
    박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 슬러리층을 형성하는 단계 후에 용매를 제거하는 단계를 더 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 용매를 제거하는 단계는 약 100 내지 200℃로 열처리하는
    박막 트랜지스터 표시판의 제조 방법.
  20. 제14항에서,
    상기 성형체를 제거하는 단계 후에 식각하는 단계를 더 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  21. 제14항에서,
    상기 도전체 입자는 200nm 이하의 크기를 가지는
    박막 트랜지스터 표시판의 제조 방법.
  22. 제14항에서,
    상기 화소 전극을 형성하는 단계는 ITO 또는 IZO 입자와 용매를 혼합한 슬러리층을 형성하는 단계, 상기 슬러리층을 소정 패턴의 성형체를 이용하여 패터닝하는 단계, 상기 성형체를 제거하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
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