KR100680291B1 - Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법 - Google Patents

Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법 Download PDF

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Abstract

본 발명은 국지적인 전하포획을 이용한 H자형 이중게이트를 갖는 비휘발성 메모리 소자와 이의 제조 방법 및 다중 비트 동작을 위한 동작 방법에 관한 것으로, 이의 제조 방법은 (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 중앙에 'U'자 모양이 서로 대향되도록 패터닝하여 상기 중앙을 기준으로 양 측부에 소오스/드레인 영역을 각각 형성할 실리콘 핀을 형성하는 단계; (c) 상기 하드 마스크 패턴을 제거한 후, 산화 과정을 통하여 터널링 산화막을 성장시키고, 상기 터널링 산화막 위에 전자의 포획을 위한 전자 포획막과 제어산화막을 순차적으로 형성하는 단계; (d) 상기 막 구조 위에 폴리실리콘 또는 금속물질의 게이트 물질을 증착한 후, 상기 실리콘 핀을 중심으로 양쪽에 동일한 일함수를 갖는 이중 게이트 형성을 위한 불순물 또는 금속 물질을 주입하는 단계; (e) 상기 실리콘 핀의 상부에 증착된 게이트 물질을 식각하여 전 단계에서 상호 접합된 상기 게이트 영역을 분리하는 단계; (f) 상기 실리콘 핀 위에 게이트 마스크를 형성한 다음, 상기 게이트 마스크로 게이트 영역을 패터닝하는 단계; (g) 상기 실리콘 핀에 소오스/드레인 영역을 형성하기 위하여 불순물을 주입하는 단계를 포함하여 이루어진다.
핀 전계효과트랜지스터(FinFET), 오엔오(ONO)구조, 에스오엔오에스(SONOS), 이중게이트(Double Gate), 다중비트 비휘발성 메모리 소자(Multi-Bit Non-Volatile Memory Device), H-채널, 전하포획, 대칭적/비대칭적인 소스/드레인 영역, 일함수, 비대칭적인 산화막 두께, 산화 이온 주입, 경사증착

Description

Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자와 이의 제조 방법 및 다중비트 동작을 위한 동작 방법 {Non-volatile memory having H-channel double-gate and method of manufacturing thereof and method of operating for multi-bits cell operation}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 H자형 이중게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제작 방법을 순차적으로 도시한 공정 투시도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 2 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/erase/read 조건을 설명한 도표 및 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
도 3은 본 발명의 실시예에 따른 H자형 이중게이트 구조의 국지적인 전하포획과 normal direction read 조건만을 이용한 2 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/erase/read 조건을 설명한 도표 및 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
도 4는 본 발명의 실시예에 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 3 비트 비휘발성 메모리 소자의 단 면과, 동작을 위한 program/erase/read 조건을 설명한 도표 및 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
도 5는 본 발명의 실시예에 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 4 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/read 조건을 설명한 도표이다.
도 6은 본 발명의 실시예에 H자형 이중게이트 구조의 국지적인 전하포획과 normal direction read 조건만을 이용한 4 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/read 조건을 설명한 도표이다.
도 7은 본 발명의 실시예에 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 5 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/read 조건을 설명한 도표이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1;실리콘기판 2;하부절연막
3;실리콘 핀 4;하드 마스크
5;게이트물질 6;게이트 마스크
23,33,43,53,63;실리콘채널 23a,33a,43a,53a,63a;소오스
23b,33b,43b,53b,63b;드레인 25,35,45;이중게이트
55a,65a,75a;게이트1 55b,65b,75b;게이트2
본 발명은 국지적인 전하포획을 이용한 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 실리콘 채널이 H자형으로 형성되어 게이트가 실리콘 채널의 코너를 감싸고 있는 구조와 국지적인 전하포획을 이용한 H자형 이중게이트를 갖는 다중비트 비휘발성 메모리 소자와 이의 제조 방법 및 다중 비트 동작을 위한 동작 방법에 관한 것이다.
전기적으로 데이터의 소거와 프로그램이 가능한 비휘발성 기억소자인 플래시 메모리는 DRAM과 같이 고집적이 가능하며, 비휘발성으로 데이터 보존성이 우수하기 때문에 시스템 내에서 보조 메모리로서 대체가 가능하고, DRAM 인터페이스에 적용이 가능하다. 플래시 메모리의 비트당 비용을 낮추기 위하여 집적도는 계속 증가할 것이며, 이를 위해서는 기술적으로 셀마다 2비트 이상의 데이터를 저장할 수 있는 다중 비트 기술이 절실히 필요하다.
데이터를 저장하는 방법으로는, 인접셀간의 cross-talk 문제로 고전해온 기존의 플로팅 게이트 타입을 대체하기 위하여 MNOS(Metal Nitride Oxide Semiconductor), SONOS(Poly-Silicon Oxide Nitride Oxide Semiconductor), MONOS(Metal Oxide Nitride Oxide Semiconductor)의 전하 트래핑 타입(charge trapping type)의 구조가 연구 중에 있다.
CMOS 소자의 축소에 따라 플래시 메모리 역시 고성능과 고집적을 위하여 그 크기가 점점 축소화하는 방향으로 되어가고 있는데, 이때 기존의 2차원 채널의 소 자 구조를 이용하는 경우, 크기 축소에 따른 누설전류의 증가와 같은 단채널 효과(short channel effect)에 의하여 집적화에 대한 제한이 따르는 문제점이 있다.
이러한 단채널 효과를 줄이기 위하여 두개 이상의 게이트를 이용하는 트랜지스터 구조가 제안되었다. 이와 같은 트랜지스터 구조는 실리콘 채널의 전위를 채널 위에 있는 하나의 게이트 전극으로 제어하는 2차원 구조 대신, 채널의 위/아래 또는 양면에 게이트를 위치시켜 게이트 전압에 의한 채널의 전위 제어 능력을 극대화시키며 얇은 실리콘 핀을 이용하는 3차원 구조이다.
즉, 기존의 다중 게이트 핀 전계효과 트랜지스터 구조와 SONOS(Poly-Silicon Oxide Nitride Oxide Semiconductor) 구조를 사용한 30nm 급 삼중 게이트 비휘발성 메모리 셀이 제작되어 1비트 동작이 발표되었다.
또한, 서로 다른 일함수를 이용한 2차원 타입의 이중 게이트 전계 효과 트랜지스터의 동작이 시뮬레이션을 통하여 검증되기도 하였다.
상술한 바와 같이 고집적화 됨에 따라 크기 축소에 따른 단채널 효과를 줄이며, 셀마다 2비트 이상의 데이터를 저장할 수 있는 다중비트 비휘발성 메모리 구조를 제안할 필요성이 있다.
본 발명은 전술한 필요성을 해결하기 위하여 안출된 것으로서, H자형 이중게이트 구조와 국지적인 전하 포획을 이용한 다중 비트 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 H자형 이중 게이트 구조와 국지적인 전하포획을 이용한 다중비트 비휘발성 메모리 소자의 다중 비트 동작을 위한 program/erase/read 조건을 제공하는데 있다.
전술한 목적을 달성하기 위한 본 발명의 일실시 예에 따른 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 중앙에 'U'자 모양이 서로 대향되도록 패터닝하여 상기 중앙을 기준으로 양 측부에 소오스/드레인 영역을 각각 형성할 실리콘 핀을 형성하는 단계; (c) 상기 하드 마스크 패턴을 제거한 후, 산화 과정을 통하여 터널링 산화막을 성장시키고, 상기 터널링 산화막 위에 전자의 포획을 위한 전자 포획막과 제어산화막을 순차적으로 형성하는 단계; (d) 상기 막 구조 위에 폴리실리콘 또는 금속물질의 게이트 물질을 증착한 후, 상기 실리콘 핀을 중심으로 양쪽에 동일한 일함수를 갖는 이중 게이트 형성을 위한 불순물 또는 금속 물질을 주입하는 단계; (e) 상기 실리콘 핀의 상부에 증착된 게이트 물질을 식각하여 전 단계에서 상호 접합된 상기 게이트 영역을 분리하는 단계; (f) 상기 실리콘 핀 위에 게이트 마스크를 형성한 다음, 상기 게이트 마스크로 게이트 영역을 패터닝하는 단계; (g) 상기 실리콘 핀에 소오스/드레인 영역을 형성하기 위하여 불순물을 주입하는 단계;를 포함한다.
삭제
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
도 1은 본 발명에 따른 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법을 순차적으로 도시한 공정 투시도이다.
도 1a를 참조하면, 실리콘 기판(1), 하부절연막(2), 실리콘(3) 및 하드 마스크(4)를 순차적으로 형성한다. 상기 하드 마스크(4)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다.
도 1b를 참조하면, 하드 마스크(4) 패턴을 마스크로 하여 실리콘(3)을 이방 식각하여 향후 채널이 형성될(위치에 따라 실리콘 핀의 폭이 다른 즉, 중앙으로 갈수록 폭이 좁아지는 'U'자형 패턴의) 실리콘 핀(이하, 도시된 바와 같이 중앙에 U자형이 서로 대향되게 패터닝된 실리콘 패턴을 '실리콘 핀(3)'이라 칭함)과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성한다. 평면도에서 보았을 때 'U'자 모양이 서로 등을 맞대고 있는 모양이 만들어져서 중심부위의 채널폭이 소스나 드레인 쪽의 채널 폭보다 좁아지게 된다.
도 1c를 참조하면, 하드 마스크(4)를 제거한 후 산화과정을 통하여 터널링 산화막을 성장시키고, 전하의 포획을 위하여 질화막과 제어 산화막을 순차적으로 증착시킨다. 이와 같이 터널링 산화막과 질화막 및 제어 산화막이 순차적으로 증착된 구조(이하, 'ONO(Oxide/Nitride/Oxide) 구조'라 칭함)는 전하의 포획을 위한 막 구조로서 실리콘 핀(3)과 이후 공정에서 형성될 게이트 사이에 형성시키도록 한 다.
또한, 동일한 두께의 터널링 산화막을 성장시키는 방법 외에도 비대칭적인 두께를 갖는 터널링 산화막을 성장시키기 위하여 두꺼운 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀(3)에 산화 이온(oxygen ion)의 주입각도를 조절하여 주입한 후 산화과정을 이용하는 것이 가능하다. 이때, 주입각도는 45˚ 이상인 것이 바람직하다.
또한, 동일한 두께의 터널링 산화막을 성장시키는 방법 외에도 비대칭적인 유효 산화막 두께 (EOT, effective oxide thickness)를 갖는 터널링 산화막 형성을 위하여 서로 다른 유전상수를 가지는 high-k(높은 유전상수) 물질을 상기 실리콘 핀(3)을 중심으로 한 양면에 각각 경사지게 증착하는 방법(oblique sputtering or evaporation)을 이용하는 것인 가능하다.
이때, 증착각도는 45˚ 이상인 것이 바람직하다.
high-k 물질은 Al2O3, ZrO2, HfO2 등을 사용할 수 있으며, 사용하는 두 high-k 물질의 유전상수 비가 큰 것이 바람직하며, high-k 물질을 경사지게 증착하는 대신에 기판을 high-k 물질 증착 장비에 경사지게 삽입하거나, 또는 기판을 장착시킨 척을 돌리는 방법을 사용할 수 있다.
또한, 전하의 포획을 위하여 질화막을 이용하는 ONO 구조 대신 실리콘, 게르마늄, 금속 나노크리스탈(nanocrystal)을 이용한 플로팅 게이트 메모리(floating gate memory) 구조를 사용하는 것이 가능하다.
도 1d를 참조하면, 게이트 물질(5)을 증착한 후 동일한 일함수를 가지는 이중 게이트를 형성하기 위하여 불순물을 주입한다.
또한, 게이트 형성을 위하여 불순물을 주입하는 단계에서 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여, 도핑되어 있지 않은 게이트 물질(5)을 증착한 후 n+타입의 불순물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하며, p+타입의 불순물을 주입 각도를 조절하여 n+타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 불순물을 주입하는 것이 가능하다. 이때, 주입각도는 45˚ 이상인 것이 바람직하다.
이때, 게이트 물질(5)은 폴리실리콘을 사용하며, n타입의 불순물은 As 또는 P를 주입하고, p타입의 불순물은 B 또는 BF2를 주입하는 것이 바람직하다.
그리고, 불순물을 주입시 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거하기 위하여 차단 산화층(screen oxide)을 상기 게이트 상에 증착한 후, 상기 서로 다른 타입의 불순물 이온을 주입하고, 다시 상기 차단 산화층을 제거하는 단계를 포함하는 것이 가능하다.
또한, 게이트를 형성하는 단계에서, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 서로 다른 일함수를 가지는 금속 물질을 상기 실리콘 핀(3)을 중심으로 한 양면에 각각 경사지게 증착하는 방법(oblique sputtering or evaporation)을 이용하는 것이 가능하다. 이때, 증착각도는 45˚ 이상인 것이 바람직하며, 실리콘 핀(3)을 중심으로 각각 증착되는 두 금속물질은 일함수 차가 큰 것이 바람직 하다.
한 예로서, 실리콘 핀(3)을 중심으로 한 쪽은 4eV 이하의 일함수를 갖는 금속을 증착시키고, 다른 쪽은 5eV 이상의 일함수를 갖는 금속을 증착시킨다.
이 경우에도 금속 물질을 경사지게 증착하는 대신에, 기판을 금속 증착 장비에 경사지게 삽입하거나 또는 기판을 장착시킨 척을 돌리는 방법을 사용할 수 있다.
이때, 도핑이 되지 않은 폴리실리콘과 금속을 차례로 증착한 후, 불순물 주입 각도를 조절하여(Large Angle Tilted Implantation) 실리콘 핀(3)을 중심으로 양쪽에 n형 또는 p형의 서로 다른 타입의 불순물을 주입한 다음, 후속 열 공정을 사용할 수 있다.
이때, 도핑이 되지 않은 폴리실리콘을 증착한 후, 먼저 불순물 주입 각도를 조절하여 실리콘 핀(3)을 기준으로 게이트 물질인 폴리실리콘의 양쪽에 서로 다른 타입의 불순물을 주입하고 게이트 물질인 폴리실리콘 위로 금속을 증착한 다음, 후속 열 공정을 통하여 서로 다른 일함수를 갖는 실리사이드를 형성하여 사용할 수 있다.
이를 테면, 게이트를 n타입 및 p타입으로 주입 각도를 조절하여 도핑한 폴리실리콘에 니켈을 증착한 후 후속 열공정으로 NiSi를 형성함으로써, 한 쪽에는 4 eV의 일함수를 갖는 금속 전극을 형성하고, 다른 쪽에는 5 eV의 일함수를 갖는 실리사이드 전극을 형성하여 사용할 수 있다.
또한, 게이트 형성을 위하여 불순물을 주입하는 단계에서, 비대칭적인 equivalent 터널링 산화막과 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여, n+타입의 높은 농도의 n타입 불순물을 얇은 equivalent 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀(3)에 주입각도를 조절하여 깊게 주입한 후, p-타입의 낮은 농도의 p타입 불순물을 주입각도를 조절하여 두꺼운 equivalent 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀(3)에 깊게 주입하고, p+타입의 높은 농도의 p타입 불순물을 주입각도를 조절하여 동일 게이트가 형성될 실리콘 핀(3)에 얇게 주입하는 것을 특징으로 한다. p-와 p+로 이중 주입(dual implantation)된 PMOS 계면에서의 게이트 도핑 농도는 충분한 농도와 에너지의 n+타입으로 주입된 NMOS에 비하여 낮기 때문에 poly 공핍 현상(depletion effect)이 크게 일어나 PMOS의 게이트의 equivalent 터널링 산화막 두께가 NMOS에 비하여 두꺼워지게 된다. 이때, 각 불순물의 주입각도는 45˚ 이상인 것이 바람직하다.
이와 반대로, 비대칭적인 equivalent 터널링 산화막과 대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 p+타입의 높은 농도의 p타입 불순물을 얇은 equivalent 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀(3)에 주입각도를 조절하여 깊게 주입한 후, n-타입의 낮은 농도의 n타입 불순물을 주입각도를 조절하여 두꺼운 equivalent 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀(3)에 깊게 주입하고, n+타입의 높은 농도의 n타입 불순물을 주입각도를 조절하여 동일 게이트가 형성될 실리콘 핀(3)에 얇게 주입하는 방법을 사용할 수 있다.
도 1e를 참조하면, 화학적, 기계적 연마 방법을 통하여 실리콘 핀(3)의 윗 부분에 남겨진 게이트 물질(5)을 식각함으로써 접합되었던 게이트를 분리시킨다. 게이트 영역을 형성하기 위하여 게이트 마스크(6)를 패터닝한다.
도 1f를 참조하면, 패터닝된 게이트 마스크(6)를 이용하여 게이트 영역을 형성한다. 이때 실리콘 영역(3)에 터널링 산화막 성장시 형성된 산화막을 이용하여 게이트 물질(5)을 선택적으로 식각할 수 있다.
이어, 소스/드레인 영역 형성을 위하여 불순물을 주입한다.
이때, 비대칭적인 소스/드레인 영역을 형성하기 위하여 소스/드레인 영역을 기준으로 한쪽 방향에서만 불순물을 주입하는 방법을 이용할 수 있으며, 주입각도는 45˚ 이하인 것이 바람직하다.
이와 같은 과정에 의해, 도 1g에 도시된 바와 같이 본 발명의 일실시예에 따른 H자형 이중 게이트를 갖는 다중비트 비휘발성 메모리 소자를 제작하는 것이 가능하게 된다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 2 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/erase/read 조건을 설명한 도표 및 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
먼저 도 2a를 참조하면, 이는 실리콘 핀(23)이 H자형으로 형성되어 있으며, 이러한 실리콘 핀(23)의 코너를 이중게이트(25)가 감싸고 있는 형태와, 이중게이트(25)와 실리콘 핀(23) 사이에 형성된 ONO(Oxide/Nitride/Oxide) 구조를 이용하여 전하가 포획(trap)된 2 비트 비휘발성 메모리 소자의 단면이다.
실리콘 핀(23)의 코너에 전기장 영역(E-field)이 집중되는 현상(corner effect)과, 실리콘 핀(23)이 폭이 커질수록 핫 캐리어 주입(hot carrier injection)이 더 많이 일어나는 현상을 이용하여 열전자 주입(hot electron injection)을 이용함으로써 프로그램(program) 동작시 실리콘 핀(23)의 코너(2A,2B,2C,2D)에 전자가 국지적으로 포획되는 특징을 가지고 있다.
이중게이트(25)에는 동일한 전압이 걸려있는 구조이며, 드레인(23b)측 실리콘 코너(2C,2D)에 전자가 포획되는 경우를 Bit1, 소오스(23a)측 실리콘 코너(2A,2B)에 전자가 포획되는 경우를 Bit2라고 정의하였다.
도 2b를 참조하면, 동작을 위한 프로그램(program; P)/소거(erase; E)/판독(read; R) 조건을 설명한 도표이다. 파라미터를 정의하면 다음과 같다.
- 프로그램(Program) 동작을 위하여 이중게이트(25)에 인가되는 전압 VWP를 게이트 프로그램 전압으로 정의한다.
- 프로그램(Program) 동작을 위하여 소오스(23a) 또는 드레인(23b)에 인가되는 전압 VBP를 프로그램 전압으로 정의한다.
- 소거(Erase) 동작을 위하여 이중게이트(25)에 인가되는 전압 VWE를 게이트 소거 전압으로 정의한다.
- 소거(Erase) 동작을 위하여 소오스(23a) 또는 드레인(23b)에 인가되는 전압 VBE를 소거 전압으로 정의한다.
- 판독(Read) 동작을 위하여 이중게이트(25)에 인가되는 전압 VWR를 게이트 판독 전압으로 정의한다.
- 판독(Read) 동작을 위하여 소오스(23a) 또는 드레인(23b)에 인가되는 전압 VDD를 판독 전압으로 정의한다.
프로그램(program) 동작은 양극성의 높은 프로그램 전압(VBP)을 전자를 포획하고 싶은 곳 (드레인 또는 소오스 측)에 인가하여 열전자(hot electron)을 발생시키고, 프로그램 전압(VBP)보다 큰 양극성의 게이트 프로그램 전압(VWP)을 이중게이트(25)에 인가하여 발생된 열전자(hot electron)가 이중게이트(25) 쪽으로 끌어 당김으로써, 전자를 소오스(23a) 또는 드레인(23b) 측 실리콘 코너의 질화막에 포획되는 방법을 이용한다.
소거(Erase) 동작은 양극성의 소거 전압(VBE)을 전자를 포획하고 싶은 곳(드레인 또는 소오스 측)에 인가하고 이중게이트(25)에 음극성의 게이트 소거 전압(VWE)을 인가하여, band-to-band(BTB) 터널링(tunneling)에 의해 발생된 전자를 이중게이트(25) 측으로 끌어당겨 소오스(23a) 또는 드레인(23b)측 실리콘 코너의 질화막에 포획되게 함으로써 기존에 포획되어 있는 전자와 재결합(recombination)시키는 방법을 이용한다.
판독(Read) 동작은 정방향 판독(normal direction read, VD>VS)과 역방향 판독(reverse direction read, VD<VS)으로 구분될 수 있다. 정방향 판독(normal direction read, VD>VS)은 드레인에 인가되는 판독 전압이 소오스에 인가되는 판독 전압 보다 높은 경우이고, 역방향 판독(reverse direction read, VD<VS)은 소오스에 인가되는 판독 전압이 드레인에 인가되는 판독 전압 보다 높은 경우이다.
드레인(23b)측 실리콘 코너(2C,2D)에 전자가 포획된 Bit1을 읽기 위해서는 역방향 판독(reverse direction read, VD<VS)을 이용하여 소오스에 인가되는 판독 전압을 드레인에 인가되는 판독 전압보다 크게 하고, 소오스(23a)측 실리콘 코너(2A,2B)에 전자가 포획된 Bit2을 읽기 위해서는 정방향 판독(normal direction read, VD>VS) 방식을 이용하여 드레인에 인가되는 판독 전압을 소오스에 인가되는 판독 전압보다 크게 한다.
프로그램(Program) 동작을 통하여 전자가 포획된 영역을 그라운드(ground)로 잡아주고, 전자가 포획되지 않은 영역에 판독 전압(VDD)을 걸어주는 경우의 문턱전압을 VTR2이라고 하며, 프로그램(program) 전의 문턱전압을 VTR1 이라 할 때와, 프로그램(program) 동작을 통하여 전자가 포획된 영역에 판독 전압(VDD)을 걸어주고 전자가 포획되지 않은 영역을 그라운드(ground)로 잡아주는 경우의 문턱전압을 VTN2이라고 하며 프로그램(program) 전의 문턱전압을 VTN1 이라 할 경우, 하기의 수학식을 만족하는 방식을 이용한다.
VTR2-VTR1 > VTN2-VTN1
이러한 원리는 hot carrier effect가 생겼는지 여부를 위한 소오스/드레인 swapping 이란 방법으로 잘 알려져 있다. 게이트 판독 전압(VWR)은 판독(read) 동작을 위한 전압이기에 열전자의 주입을 위하여 사용되었던 게이트 프로그램 전압(VWP)보다는 그 크기가 작다.
도 2c를 참조하면, 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프기 도시되어 있다. 여기서, bit2에 해당되는 소오스(23a)측 실리콘 코너(2A,2B)에 포획되는 전자의 양이 bit1에 해당되는 드레인(23b)측 실리콘 코너(2C,2D)에 포획되는 전자의 양보다 적은 경우로 가정한다.
따라서, 논리 “00”은 소오스(23a)측 실리콘 코너(2A,2B) 및 드레인(23b)측 실리콘 코너(2C,2D)의 산화막 계면 또는 질화막에 포획된 전자의 양이 매우 적기 때문에 소거(erase) 상황과 유사한 문턱전압을 보이게 된다. 또한, 드레인(23b)과 소오스(23a) 측의 도핑 수준(doping profile)과 전자 포획 상황이 동일하므로 정방향 판독(normal direction read)과 역방향 판독(reverse direction read)에서 동일한 문턱전압을 보이게 된다.
논리 “01”은 bit2에 해당되는 소오스(23a)측 실리콘 코너(2A,2B)의 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우(program시 VD<VS)로, 정방향 판독(normal direction read (VD>VS))의 경우가 역방향 판독(reverse direction read (VD<VS))의 경우보다 높은 문턱전압 증가를 보이게 된다.
논리 “10”은 bit1에 해당되는 드레인(23b)측 실리콘 코너(2C,2D)의 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우(program시 VD>VS)로, 정방향 판독(normal direction read (VD>VS))의 경우보다 역방향 판독(reverse direction read (VD<VS))의 경우가 높은 문턱전압 증가를 보이게 된다. 또한, bit1에 해당되는 드레인(23b)측 실리콘 코너(2C,2D)에 포획되는 전자의 양이 bit2에 해당되는 소오스(23a)측 실리콘 코너(2A,2B)에 포획되는 전자의 양보다 많기에 논리 “01”에 비하 여 증가된 문턱전압을 보이게 된다.
논리 “11”은 bit1과 bit2에 해당되는 드레인(23b)과 소오스(23a)측 실리콘 코너(2A,2B,2C,2D)의 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우로서, 판독 동작시 가장 큰 문턱전압 증가를 보이게 된다. 또한, bit1에 해당되는 드레인(23b)측 실리콘 코너(2C,2D)에 포획되는 전자의 양이 bit2에 해당되는 소오스(23a)측 실리콘 코너(2A,2B)에 포획되는 전자의 양보다 많기에 정방향 판독(normal direction read (VD>VS))의 경우보다 역방향 판독(reverse direction read (VD<VS))의 경우가 높은 문턱전압 증가를 보이게 된다.
따라서, 도 2a의 메모리 구조를 이용한 2-비트 operation을 위해서는 논리 “00”의 판독시 정방향(normal) 또는 역방향(reverse direction read) 조건을 이용하고, 논리 “01”를 판독하는 경우에는 정방향 판독(normal direction read) 조건을, 논리 “10”및 논리 “11”를 판독하는 경우에는 역방향(reverse direction read) 조건을 이용하는 것이 각 논리의 구별을 쉽게 할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 H자형 이중게이트 구조의 국지적인 전하포획과 normal direction read 조건만을 이용한 2 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/erase/read 조건을 설명한 도표 및 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
먼저 도 3a를 참조하면, 실리콘 핀(33)이 H자형으로 형성되어 있으며, 이러한 실리콘 핀(33)의 코너를 이중게이트(35)가 감싸고 있는 형태와, 이중게이트(35) 와 실리콘 핀(33) 사이에 순차적으로 형성된 ONO(Oxide/Nitride/Oxide) 구조를 이용하여 전자가 포획된 2-비트 비휘발성 메모리 소자의 단면이다.
도시된 2-비트 비휘발성 메모리 소자의 구조는 이중게이트(35)에 동일한 전압이 걸려있는 구조로 도 2a와 유사한 구조이지만, 소오스(33a)와 드레인(33b) 영역이 비대칭(asymmetric)하게 형성되어 있어 드레인(33b) 영역만이 실리콘 핀(33)의 코너에 전하가 포획되는 현상(corner effect)을 이용하고 있으며, 드레인(33b) 측의 실리콘 핀(33)이 소오스(33a)측 실리콘 핀(33)보다 두껍게 형성되어 있어 핫 캐리어 주입(hot carrier injection)이 더 많이 일어나도록 되어 있다.
따라서, bit1에 해당되는 드레인(33b)측 접합점(junction edge; 3C,3D)인 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양이 bit2에 해당되는 소오스(33a)측 접합점(junction edge; 3A,3B)인 산화막 계면 또는 질화막에 포획되는 전자의 양보다 더 많게 포획된다.
도 3b를 참조하면, 도 3a에 도시된 비휘발성 메모리 소자의 동작을 위한 프로그램(program; P)/소거(erase; E)/판독(read; R) 조건을 설명한 도표이다. 여기서의 파라미터와 동작 원리는 도 2b에 설명한 내용과 동일하다.
도 2a의 구조가 소오스(23a)와 드레인(23b)측의 접합점(2A,2B,2C,2D)인 산화막 계면 또는 질화막에 포획되는 전자의 양의 차가 크지 않은 대칭(symmetric)적인 소오스/드레인 구조인 것에 반하여, 도 3a의 구조는 드레인(33b) 측에 포획되는 전자의 양과 소오스(33a) 측에 포획되는 전자의 양의 차가 큰 비대칭(asymmetric)적인 소오스/드레인 구조이기 때문에 정방향 및 역방향을 모두 이용한 2-판독조건 (read condition)이 아닌 1-판독조건(read condition)인 정방향 판독(normal direction read)만을 이용함으로써, 판독하는 전체 속도를 높일 수 있다.
도 3c를 참조하면, 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프가 도시되어 있다. 여기에서는 bit2에 해당되는 소오스(33a)측 접합점(3A,3B)의 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양이 bit1에 해당되는 드레인(33b)측 접합점(3C,3D)의 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양보다 적다고 가정한다.
그러면, 논리“00”은 소오스(33a)측 접합점(3A,3B) 및 드레인(33b)측 접합점(3C,3D)의 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양이 매우 적기때문에 소거(erase) 상황과 유사한 소자 전체 문턱전압을 보이게 된다.
논리“01”은 bit2에 해당되는 소오스(33a)측 접합점(3A,3B)의 국지적인 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우로서, 판독 동작시 논리“00”에 비하여 증가된 문턱전압을 보이게 된다.
논리“10”은 bit1인 드레인(33b)측 접합점(3C,3D)의 국지적인 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우로서, bit1에 해당되는 드레인(33b)측 실리콘 코너에 포획되는 전자의 양이 코너 효과(corner effect) 및 wide fin effect에 의하여 bit2에 해당되는 소오스(33a)측 실리콘 코너에 포획되는 전자의 양보다 많이 포획되어 있어 논리“01”에 비하여 증가된 문턱전압을 보이게 된다.
논리“11”은 bit1과 bit2에 해당되는 드레인(33b)과 소오스(33a)측 접합점(3A,3B,3C,3D)의 국지적인 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우 로, 판독 동작시 가장 큰 문턱전압 증가를 보이게 된다.
따라서, 상술한 바와 같은 비휘발성 메모리 소자의 구조는 소오스(33a) 측과 드레인(33b) 측의 접합점(3A,3B,3C,3D)에 포획되는 전자의 양 차이를 크게 하는 비대칭적인(asymmetric) 소오스/드레인 구조를 이용하여 정방향 판독(normal direction read)을 이용함으로써 기존의 2-판독조건(read condition)을 이용하는 경우보다 판독 속도를 향상시킬 수 있다는 장점을 가지고 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 3 비트 비휘발성 메모리 소자의 단면과, 동작을 위한 program/erase/read 조건을 설명한 도표 및 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
먼저 도 4a를 참조하면, 도시된 비휘발성 메모리 소자는 도 3a에 도시된 구조와 마찬가지로 실리콘 핀(43)이 H자형으로 형성되어 있으며, 이러한 실리콘 핀(43)의 코너를 이중게이트(45)가 감싸고 있는 형태와, 이중게이트(45)와 실리콘 핀(43) 사이에 순차적으로 형성된 ONO(Oxide/Nitride/Oxide) 구조, 비대칭(asymmetric)적으로 형성된 소오스/드레인 구조를 이용하여 전자가 포획된 3-비트 비휘발성 메모리 소자의 단면이다.
도 4b를 참조하면, 동작을 위한 프로그램(program; P)/소거(erase; E)/판독(read; R) 조건을 설명한 도표가 도시되어 있다. 여기서의 파라미터와 동작원리는 도 2b에 설명한 내용과 동일하게 2-판독조건(read condition)인 정방향(normal direction read)과 역방향 판독(reverse direction read) 방식을 이용한다.
이에 따르면, 도 4a에 도시된 비휘발성 메모리 소자의 구조는 비대칭적인 소오스/드레인 구조이기 때문에 드레인(43b) 측에 포획되는 전자의 양과 소오스(43a) 측에 포획되는 전자의 양의 차를 크게 할 수 있으며, 2-판독조건(read condition)을 이용함으로써 3-비트 동작(operation)을 할 수 있다.
도 4c를 참조하면, 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다. 여기에서는 bit2에 해당되는 소오스(43a) 측의 접합점(4A,4B)의 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양이 bit1에 해당되는 드레인(43b) 측 접합점(4C,4D)의 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양보다 적다.
따라서, 논리“00”은 소오스(43a)와 드레인(43b)측 접합점(4A,4B,4C,4D)의 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양이 매우 적기때문에 소거(erase) 상황과 유사한 소자 전체 문턱전압을 보이게 된다. 이때, 드레인(43b)과 소오스(43a) 측의 도핑 프로파일(doping profile)이 다른 비대칭적인 구조를 이용함으로써 논리“100”인 정방향 판독(normal direction read) 조건과 논리“000”인 역방향 판독(reverse direction read) 조건에서 서로 다른 문턱전압을 보이게 된다.
논리“01”은 bit2인 소오스(43a)측 접합점(4A,4B)의 국지적인 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우(program시 VD<VS)로, 논리“101”인 정방향 판독(normal direction read (VD>VS))의 경우가 논리“001”인 역방향 판독 (reverse direction read (VD<VS))의 경우보다 높은 문턱전압 증가를 보이게 된다.
논리“10”은 bit1인 드레인(43b)측 접합점(4C,4D)의 국지적인 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우(program시 VD>VS)로서, 논리“110”인 정방향의 판독(normal direction read (VD>VS))의 경우보다 논리“010”인 역방향 판독(reverse direction read (VD<VS))의 경우가 높은 문턱전압 증가를 보이게 된다. 또한, 코너 효과(corner effect) 및 실리콘 핀의 두께 효과(wide fin effect)에 의해 bit1에 해당되는 드레인(43b)측 실리콘 코너(4C,4D)에 포획된 전자의 양이 bit2에 해당되는 소오스(43a)측 실리콘 코너(4A,4B)에 포획된 전자의 양보다 많아, 논리“01”에 비하여 증가된 문턱전압을 보이게 되며 그 양은 도 2c의 문터전압 차보다 크다.
논리“11”은 bit1과 bit2에 해당되는 드레인(43b)과 소오스(43a)측 접합점(4A,4B,4C,4D)의 국지적인 산화막 계면 또는 질화막에 전자가 포획되어 있는 경우로서, 판독 동작시 가장 큰 문턱전압 증가를 보이게 된다. 또한, bit1에 해당되는 드레인(43b)측 접합점(4C,4D)에 포획되는 전자의 양이 bit2에 해당되는 소오스(43a)측 접합점(4A,4B)에 포획되는 전자의 양보다 많기에 논리“111”인 정방형 판독(normal direction read (VD>VS))의 경우보다 논리“011”인 역방향 판독(reverse direction read (VD<VS))의 경우가 높은 문턱전압 증가를 보이게 된다.
따라서, 상술한 바와 같이 동작되는 3-비트 비휘발성 메모리 소자는 소오스 (43a)측과 드레인(43b)측의 접합점(4A,4B,4C,4D)에 포획되는 전자의 양 차이를 크게 하는 비대칭(asymmetric)적인 소오스/드레인 구조와, 정방향의 판독 및 역방향의 판독 조건을 이용함으로써 3-비트 동작 특성을 나타낼 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 4 비트 비휘발성 메모리 소자의 단면 및 동작을 위한 program/read 조건을 설명한 도표이다.
도 5a를 참조하면, 도시된 비휘발성 메모리 소자는 실리콘 핀(53)이 H자형으로 형성되어 있으며, 이러한 실리콘 핀(53)의 코너를 이중게이트(55a,55b)가 감싸고 있는 형태와, 이중게이트(55a,55b)와 실리콘 핀(53) 사이에 순차적으로 형성된 ONO(Oxide/Nitride/Oxide) 구조와, 대칭(symmetric)적으로 형성된 소오스/드레인 구조를 이용하여 전자가 포획된 4-비트 비휘발성 메모리 소자의 단면도이다.
이러한 4-비트 비휘발성 메모리 소자는 도 2a와 동일한 구조이지만, 각각의 이중게이트(55a,55b)에 서로 다른 전압을 인가할 수 있는 구조이다. 따라서, 게이트1(55a)의 드레인(53b)측 실리콘 코너(5C)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit1, 게이트1(55a)의 소오스(53a)측 실리콘 코너(5A)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit2, 게이트2(55b)의 드레인(53b)측 실리콘 코너(5D)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit3, 게이트2(55b)의 소오스(53a)측 실리콘 코너(5B)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit4 라고 정의하였다.
도 5b를 참조하면, 도 5a에 도시된 비휘발성 메모리 소자의 동작을 위한 프 로그램(program; P)/판독(read; R) 조건을 설명한 도표이다. 여기서의 파라미터를 정의하면 다음과 같다.
- 게이트1(55a)의 문턱전압을 VT1이라 정의한다.
- 게이트2(55b)의 문턱전압을 VT2이라 정의한다.
- Program 동작을 위하여 게이트1(55a)에 걸리는 전압을 VWP1라 정의한다.
- Program 동작을 위하여 게이트2(55b)에 걸리는 전압을 VWP2라 정의한다.
- Program 동작을 위하여 드레인(53b) 또는 소오스(55a)에 걸리는 전압을 VBP라 정의한다.
- Read 동작을 위하여 게이트1(55a)에 걸리는 전압을 VWR1=VT1+VDD라 정의한다.
- Read 동작을 위하여 게이트2(55b)에 걸리는 전압을 VWR2=VT2+VDD라 정의한다.
- Read 동작을 위하여 드레인(53b) 또는 소오스(53a)에 걸리는 전압을 VDD라 정의한다.
도 2a의 구조와 유사하게 소오스(53a) 및 드레인(53b)측 접합점(junction edge; 5A,5B,5C,5D)의 국지적인 산화막 계면 또는 질화막에 포획되는 전자의 양의 차가 크지 않은 대칭(symmetric)적인 소오스/드레인 구조를 이용하기 때문에, bit1과 bit2, bit3와 bit4 각각을 구분하기 위해서는 2-판독 조건(read condition)인 정방향 판독(normal direction read) 조건과 역방향 판독(reverse direction read) 조건을 모두 이용함으로써 각 논리값의 VT-window를 넓혔다.
따라서, 도 5a에 도시된 4-비트 비휘발성 메모리 소자는 게이트1(55a)과 게이트2(55b)에 걸리는 전압을 조절할 수 있어 게이트1(55a)의 소오스(53a) 측에 포획되는 전자의 양과 게이트2(55b)의 소오스(53a) 측에 포획되는 전자의 양을 구분함으로써 4-비트 동작 특성을 나타낸다. 또한, 대칭적인 소오스/드레인 구조를 이용하여 bit1과 bit2, bit3와 bit4를 구별하기 힘든 문제점을 해결하기 위하여 정방향의 판독(normal direction read) 조건과 역방향의 판독(reverse direction read) 조건을 이용함으로써 각 논리를 쉽게 구별하였다.
게이트1(55a)에 의해 조절되는 bit1과 게이트2(55b)에 의해 조절되는 bit3, 또는 게이트1(55a)에 의해 조절되는 bit2와 게이트2(55b)에 의해 조절되는 bit4의 문턱전압 차를 크게 하기 위하여, 두꺼운 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀(53)에 산화 이온(oxygen ion) 주입을 통하여 비대칭적인 터널링 산화막 두께를 가지게 하는 방법, 비대칭적인 유효 산화막 두께(EOT, effective oxide thickness)를 갖는 터널링 산화막 형성을 위하여 서로 다른 유전상수를 가지는 high-k 물질을 실리콘 핀(53) 양면에 각각 경사지게 증착하는 방법(oblique sputtering or evaporation)을 이용하는 방법, 비대칭적인 터널링 산화막을 형성하기 위하여 양쪽 게이트의 도핑 프로파일(doping profile)을 다르게 하여 폴리 공핍현상(poly depletin effect)를 이용하는 방법 등을 사용할 수 있다. 또한, 서로 다른 일함수를 갖는 비대칭(asymmetric)적인 이중게이트 구조를 이용하여 서로 다른 문턱전압을 갖도록 하기 위해서 한쪽 게이트에는 n+타입의 불순물을 주입각도를 조절하여 주입하고, 반대쪽 게이트에는 추자적인 마스크 작업없이 p+타입의 불순물을 주입각도를 조절하여 주입하는 방법, 또는 서로 다른 일함수를 가지는 금속물질을 실리콘 핀(53)의 양면에 각각 경사지게 증착(oblique sputtering or evaporation)하는 방법을 이용할 수 있다.
도 6a 및 도 6b는 본 발명의 실시예에 H자형 이중게이트 구조의 국지적인 전하포획과 normal direction read 조건만을 이용한 4 비트 비휘발성 메모리 소자의 단면 및 동작을 위한 program/read 조건을 설명한 도표이다.
도 6a를 참조하면, 도시된 비휘발성 메모리 소자는 실리콘 핀(63)이 H자형으로 형성되어 있으며, 이러한 실리콘 핀(63)의 중앙 코너를 이중게이트(65a,65b)가 감싸고 있는 형태와, 이중게이트(65a,65b)와 실리콘 핀(63) 사이에 순차적으로 형성된 ONO(Oxide/Nitride/Oxide) 구조와, 비대칭(asymmetric)적으로 형성된 소오스/드레인 구조를 이용하여 전자가 포획된 4-비트 비휘발성 메모리 소자의 단면도이다.
이러한 4-비트 비휘발성 메모리 소자는 도 3a와 동일한 구조이지만, 각각의 이중게이트(65a,65b)에 서로 다른 전압을 인가할 수 있는 구조이다. 따라서, 게이트1(65a)의 드레인(63b)측 실리콘 코너(6C)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit1, 게이트1(65a)의 소오스(63a)측 실리콘 코너(6A)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit2, 게이트2(65b)의 드레인(63b)측 실리콘 코너(6D)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit3, 게이트2(65b)의 소오스(63a)측 실리콘 코너(6B)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit4 라고 정의하였다.
도 6b를 참조하면, 동작을 위한 프로그램(program; P)/판독(read; R) 조건을 설명한 도표가 도시되어 있다. 여기서의 파라미터와 동작원리는 도 5b에 설명한 내용과 동일하다.
이와 같이 도 6a에 도시된 비휘발성 메모리 소자의 구조가 비대칭적인 소오스/드레인 구조를 이루고 있어 드레인(63b) 측에 포획된 전자의 양과 소오스(63a) 측에 포획된 전자의 양의 차를 크게 할 수 있으므로, 2-판독 조건(read condition)이 아닌 1-판독 조건(read condition)인 정방향의 판독(normal direction read) 조건만을 이용함으로써 판독 속도를 높일 수 있다.
따라서, 도 6a에 도시된 4-비트 비휘발성 메모리 소자는 게이트1(65a)과 게이트2(65b)에 걸리는 전압을 조절할 수 있게 하여 게이트1(65a)의 소오스(63a) 측에 포획되는 전자의 양과 게이트2(65b)의 소오스(63b) 측에 포획되는 전자의 양을 구분함으로써 4-비트 동작 특성을 나타낸다. 또한, 비대칭적인 소오스/드레인 구조를 이용하여 정방향의 판독(normal directin read) 동작시, bit1/bit2와 bit3/bit4의 차를 구별할 수 있다.
게이트1(65a)에 의해 조절되는 bit1과 게이트2(65b)에 의해 조절되는 bit3, 또는 게이트1(65a)에 의해 조절되는 bit2와 게이트2(65b)에 의해 조절되는 bit4의 문턱전압 차를 크게 하기 위하여, 두꺼운 터널링 산화막을 성장시킬 게이트가 형성 될 실리콘 핀(63)에 산화 이온(oxygen ion) 주입을 통하여 비대칭적인 터널링 산화막 두께를 가지게 하는 방법, 비대칭적인 유효 산화막 두께(EOT, effective oxide thickness)를 갖는 터널링 산화막 형성을 위하여 서로 다른 유전상수를 가지는 high-k 물질을 실리콘 핀(63) 양면에 각각 경사지게 증착하는 방법(oblique sputtering or evaporation)을 이용하는 방법, 비대칭적인 터널링 산화막을 형성하기 위하여 양쪽 게이트의 도핑 프로파일(doping profile)을 다르게 하여 폴리 공핍현상(poly depletin effect)를 이용하는 방법 등을 사용할 수 있다. 또한, 서로 다른 일함수를 갖는 비대칭(asymmetric)적인 이중게이트 구조를 이용하여 서로 다른 문턱전압을 갖도록 하기 위해서 한쪽 게이트에는 n+타입의 불순물을 주입각도를 조절하여 주입하고, 반대쪽 게이트에는 추자적인 마스크 작업없이 p+타입의 불순물을 주입각도를 조절하여 주입하는 방법, 또는 서로 다른 일함수를 가지는 금속물질을 실리콘 핀(63)의 양면에 각각 경사지게 증착(oblique sputtering or evaporation)하는 방법을 이용할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예에 H자형 이중게이트 구조의 국지적인 전하포획과 normal/reverse direction read 조건을 이용한 5 비트 비휘발성 메모리 소자의 단면 및 동작을 위한 program/read 조건을 설명한 도표이다.
도 7a를 참조하면, 도시된 비휘발성 메모리 소자는 실리콘 핀(73)이 H자형으로 형성되어 있으며, 이러한 실리콘 핀(73)의 코너를 이중게이트(75a,75b)가 감싸고 있는 형태와, 이중게이트(75a,75b)와 실리콘 핀(73) 사이에 순차적으로 형성된 ONO(Oxide/Nitride/Oxide) 구조, 비대칭적으로 형성된 소오스/드레인 구조를 이용 하며 각각의 이중게이트(75a,75b)에 서로 다른 전압을 인가할 수 있는 도 6a와 동일한 구조이다.
따라서, 게이트1(75a)의 드레인(73b)측 실리콘 코너(7C)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit1, 게이트1(75a)의 소오스(73a)측 실리콘 코너(7A)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit2, 게이트2(75b)의 드레인(73b)측 실리콘 코너(7D)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit3, 게이트2(75b)의 소오스(73a)측 실리콘 코너(7B)의 산화막 계면 또는 질화막에 전자가 포획되는 경우를 Bit4 라고 정의하였다.
도 7b를 참조하면, 도 7a에 도시된 비휘발성 메모리 소자의 동작을 위한 프로그램(program; P)/판독(read; R) 조건을 설명한 도표이다.
이때, 파라미터와 동작원리는 도 5b에 설명한 내용과 동일한 2-판독 조건(read condition)인 정방향(normal direction read)과 역방향의 판독(reverse direction read) 조건을 이용한다. 즉, 도 7a에 도시된 비휘발성 메모리 소자는 비대칭적인 소오스/드레인 구조를 이용하기 때문에 bit1/bit3와 같이 드레인(73b)측 실리콘 코너(7C,7D)에 포획되는 전자의 양과, bit2/bit4와 같이 소오스(73a)측 실리콘 코너(7A,7B)에 포획되는 전자의 양의 차를 크게 할 수 있으므로, 2-판독 조건(read condition)을 이용함으로써 5-비트 동작(operation)을 할 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이 본 발명에 따른 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법은, 그 공정이 간단하며 재현성이 높고 3차원 구조의 핀펫(FinFET) 구조를 이용함으로써 고밀도 집적이 가능하며, 기존의 실리콘 소자 제작 공정과 호환 가능하다는 장점을 가지고 있는 효과가 있다.
또한, 다중비트 소자를 제작할 수 있으며, 소자의 성능을 향상시킬 수 있고, 메모리 소자의 크기를 지속적으로 줄일 수 있기 때문에 차세대 메모리 개발에 큰 기여를 할 수 있는 효과가 있다. 더욱이, 다중비트 소자를 고밀도 집적할 수 있으므로 메모리 소자의 크기를 지속적으로 줄일 수 있고, 그 결과 테라급 메모리의 개발이 가능하여 반도체 산업 전반에 걸쳐 파급 효과가 크다.

Claims (42)

  1. (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 중앙에 'U'자 모양이 서로 대향되도록 패터닝하여 상기 중앙을 기준으로 양 측부에 소오스/드레인 영역을 각각 형성할 실리콘 핀을 형성하는 단계;
    (c) 상기 하드 마스크 패턴을 제거한 후, 산화 과정을 통하여 터널링 산화막을 성장시키고, 상기 터널링 산화막 위에 전자의 포획을 위한 전자 포획막과 제어산화막을 순차적으로 형성하는 단계;
    (d) 상기 막 구조 위에 폴리실리콘 또는 금속물질의 게이트 물질을 증착한 후, 상기 실리콘 핀을 중심으로 양쪽에 동일한 일함수를 갖는 이중 게이트 형성을 위한 불순물 또는 금속 물질을 주입하는 단계;
    (e) 상기 실리콘 핀의 상부에 증착된 게이트 물질을 식각하여 전 단계에서 상호 접합된 상기 게이트 영역을 분리하는 단계;
    (f) 상기 실리콘 핀 위에 게이트 마스크를 형성한 다음, 상기 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (g) 상기 실리콘 핀에 소오스/드레인 영역을 형성하기 위하여 불순물을 주입하는 단계;
    를 포함하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자 의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나를 이용한 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 (b)단계에서의 하드 마스크 패턴은 중심부에 'U'자 모양이 서로 대향되어 패터닝된 H자 모양인 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 (b)단계에서는 코너 현상(corner effect)을 이용한 국지적인 전하 포획을 위하여 상기 실리콘 핀에 코너를 가지는 형태로 형성하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 (b)단계에서는 와이드 핀 현상(wide fin effect)을 이용한 국지적인 전하 포획을 위하여 상기 실리콘 핀의 중앙으로 갈수록 상기 실리콘 핀의 폭이 작아지도록 형성하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 (c)단계의 터널링 산화막 성장시, 비대칭적인 두께를 갖는 터널링 산화막을 성장시키기 위하여 상기 실리콘 핀을 중심으로 양쪽에 주입 각도를 45˚이상 90˚이하로 하여 산화 이온(oxygen ion)을 주입한 후, 산화 과정을 이용하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 (c)단계의 터널링 산화막 성장시, 비대칭적인 유효 산화막 두께 (EOT, effective oxide thickness)를 갖는 터널링 산화막 형성을 위하여 서로 다른 유전상수를 가지는 high-k 물질을 상기 실리콘 핀을 중심으로 한 양면에 각각 경사지게 증착하는 방법(oblique sputtering or evaporation)을 이용하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 high-k 물질의 증착 각도는 45˚이상 90˚이하인 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 high-k 물질은 Al2O3, ZrO2, HfO2 중 어느 하나이고, 상기 실리콘 핀을 중심으로 한 양면에 증착되는 두 high-k 물질간 유전상수의 비를 조절하여 각 비트간의 문턱전압 차를 조절하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 high-k 물질을 경사지게 증착하는 경우,
    상기 실리콘 기판을 금속 증착 장비에 경사지게 삽입하거나, 또는 상기 실리콘 기판을 장착시킨 척을 돌려 증착시키는 방법을 이용한 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 (c)단계에서의 전하 포획막은
    상기 터널링 산화막 위에 질화막 및 제어 산화막을 순차적으로 증착시켜 ONO(Oxide/Nitride/Oxide) 구조를 형성하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 (c)단계에서의 전하 포획막은
    실리콘, 게르마늄, 금속 나노크리스탈(nanocrystal) 중 어느 하나 이상을 이용하여 플로팅 게이트 메모리(Floating Gate Memory) 구조를 형성하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 (d)단계의 이중 게이트 형성을 위한 불순물 주입 단계에서는,
    (d-1) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 도핑되어 있지 않은 게이트 물질을 증착한 후, n+타입의 불순물을 상기 실리콘 핀을 중심으로 한 쪽의 게이트에 주입 각도를 45˚이상 90˚이하로 하여 주입하고, 상기 실리콘 핀을 중심으로 다른 쪽의 게이트에는 p+타입의 불순물을 주입 각도를 45˚이상 90˚이하로 하여 주입하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 게이트 물질은 폴리실리콘이고, 상기 n+타입 불순물은 As 또는 P이며, 상기 p+타입 불순물은 B 또는 BF2인 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 불순물을 주입시, 이온이 이중 게이트를 통과하여 상기 실리콘 기판까지 도달하는 채널링(Channeling) 효과를 제거하기 위하여 상기 이중 게이트 상에 차단 산화층(Screen Oxide)을 증착하고 이온을 주입한 다음, 상기 차단 산화층을 다시 제거하는 단계를 더 포함하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  18. 제1항에 있어서,
    상기 (d)단계의 이중 게이트 형성을 위한 금속 물질 주입 단계에서는,
    (d-2) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 서로 다른 일함 수를 가지는 금속 물질을 상기 실리콘 핀을 중심으로 한 양면에 각각 경사지게 증착하는 방법(oblique sputtering or evaporation)을 이용하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 (d-2)단계의 서로 다른 일함수를 가지는 금속 물질의 증착 각도는 45˚ 이상 90˚이하인 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  20. 삭제
  21. 제18항에 있어서,
    상기 서로 다른 일함수를 가지는 금속 물질은 일함수가 5eV 이상 6eV 이하인 금속물질과, 일함수가 3.5eV 이상 4eV 이하인 금속물질을 각각 증착하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  22. 제18항에 있어서,
    상기 (d-2)단계에서 금속 물질을 경사지게 증착하는 경우,
    상기 실리콘 기판을 금속 증착 장비에 경사지게 삽입하거나, 또는 상기 실리콘 기판을 장착시킨 척을 돌려 증착하는 방법을 이용한 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  23. 제18항에 있어서,
    상기 (d-2)단계에서 서로 다른 일함수를 가지는 이중게이트를 형성하기 위하여 도핑이 되지 않은 게이트 물질과 상기 금속 물질을 차례로 증착한 후, 불순물의 주입 각도를 45°이상 90°이하로 하여 상기 실리콘 핀을 중심으로 양쪽에 n형 또는 p형의 서로 다른 타입의 불순물을 주입하고, 후속 열 공정을 하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  24. 제18항에 있어서,
    상기 (d-2)단계에서 서로 다른 일함수를 가지는 이중게이트를 형성하기 위하여 도핑이 되지 않은 게이트 물질을 증착한 후, 불순물의 주입 각도를 45°이상 90°이하로 하여 상기 실리콘 핀을 기준으로 한 양쪽에 서로 다른 타입의 불순물을 주입하고, 상기 게이트 물질 위에 상기 금속 물질을 증착한 다음 후속 열 공정을 통하여 서로 다른 일함수를 갖는 실리사이드를 형성하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  25. 제18항에 있어서,
    상기 (d-2)단계에서 서로 다른 일함수를 가지는 이중게이트를 형성하기 위하여 n타입 및 p타입으로 주입 각도를 45°이상 90°이하로 하여 도핑한 게이트 물질에 니켈을 증착한 후 후속 열공정으로 NiSi를 형성하여, 한 쪽에는 4 eV의 일함수를 갖는 금속 전극을 형성하고, 다른 쪽에는 5 eV의 일함수를 갖는 실리사이드 전극을 형성시키는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  26. 제1항에 있어서,
    상기 (d)단계의 이중게이트 형성을 위한 불순물 주입 단계에서 비대칭적인 equivalent 터널링 산화막과 비대칭적인 일함수를 갖는 이중 게이트를 형성하는 경우,
    n+타입의 불순물을 equivalent 터널링 산화막을 성장시킬 이중게이트가 형성될 실리콘 핀에 주입 각도를 45°이상 90°이하로 하여 주입한 후, p-타입의 불순물을 주입 각도를 45°이상 90°이하로 하여 equivalent 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀에 주입하고, p+타입의 불순물을 주입 각도를 45°이상 90°이하로 하여 동일 게이트가 형성될 실리콘 핀에 주입하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  27. 제1항에 있어서,
    상기 (d)단계의 이중게이트 형성을 위한 불순물 주입 단계에서 비대칭적인 equivalent 터널링 산화막과 비대칭적인 일함수를 갖는 이중 게이트를 형성하는 경우,
    p+타입의 불순물을 equivalent 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀에 주입각도를 45°이상 90°이하로 하여 주입한 후, n-타입의 불순물을 주입 각도를 45°이상 90°이하로 하여 equivalent 터널링 산화막을 성장시킬 게이트가 형성될 실리콘 핀에 주입하고, n+타입의 불순물을 주입 각도를 45°이상 90°이하로 하여 동일 게이트가 형성될 실리콘 핀에 주입하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  28. 삭제
  29. 제26항 또는 제27항에 있어서,
    상기 비대칭적인 equivalent 터널링 산화막과 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 불순물을 주입하는 단계에서, 이온이 이중게이트를 통과 하여 상기 실리콘 기판까지 도달하는 채널링(Channeling) 효과를 제거할 수 있도록 상기 이중게이트 위에 차단 산화층(Screen Oxide)을 증착하고 이온을 주입한 다음, 상기 차단 산화층을 다시 제거하는 단계를 더 포함하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  30. 제1항에 있어서,
    상기 (g)단계의 소스/드레인 영역 형성을 위한 불순물 주입 단계는,
    비대칭적인 소스/드레인 영역을 형성하기 위하여 상기 실리콘 핀을 중심으로 소스/드레인 영역을 형성할 한쪽 방향에만 각각의 불순물을 주입하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  31. 제30항에 있어서,
    상기 불순물의 주입 각도는 5˚ 이상 45˚이하인 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 제조 방법.
  32. 제1항의 비휘발성 메모리 소자의 제조 방법에 의하여 제작된 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자.
  33. 제1항의 제조 방법에 의해 실리콘 기판 상에 순차적으로 형성된 하부 절연막과 실리콘 채널 및 게이트, 상기 실리콘 채널과 상기 게이트 사이에 형성되어 전자 포획을 유도하기 위한 전자 포획막을 포함하여 구성되는 비휘발성 메모리 소자의 동작 방법에 있어서,
    상기 전자 포획막에 전자를 주입하는 프로그램(program) 동작시,
    전자를 포획하려는 소오스 또는 드레인에 양극성의 프로그램 전압을 인가하여 열전자(hot electron)를 발생시키고, 상기 게이트에 게이트 프로그램 전압을 인가하여 상기 열전자를 게이트 측으로 끌어당겨 상기 소오스 또는 상기 드레인 측 실리콘 핀 코너의 전자 포획막에 포획하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  34. 실리콘 기판 상에 순차적으로 형성된 하부 절연막과 실리콘 채널 및 게이트, 상기 실리콘 채널과 상기 게이트 사이에 형성되어 전자 포획을 유도하기 위한 전자 포획막을 포함하여 구성되는 비휘발성 메모리 소자의 동작 방법에 있어서,
    상기 전자 포획막에 포획된 전자의 소거(earse) 동작시,
    전자를 소거하려는 소오스 또는 드레인에 양극성의 소거 전압을 인가하고 상기 게이트에 음극성의 게이트 소거 전압을 인가하여, 터널링에 의해 발생된 정공(hole)을 상기 소오스 또는 상기 드레인측 실리콘 핀 코너의 전자 포획막에 포획시키며, 포획된 상기 정공을 프로그램 동작시 포획되었던 전자와 결합시켜 소거하는 방법을 이용한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  35. 실리콘 기판 상에 순차적으로 형성된 하부 절연막과 실리콘 채널 및 게이트, 상기 실리콘 채널과 상기 게이트 사이에 형성되어 전자 포획을 유도하기 위한 전자 포획막을 포함하여 구성되는 비휘발성 메모리 소자의 동작 방법에 있어서,
    상기 전자 포획막에 포획된 전자의 판독(read) 동작시,
    상기 전자가 포획되어 있는 위치에 따라, 드레인에 인가되는 판독전압이 소오스에 인가되는 판독전압보다 높은 정방향의 판독(normal direction read; VD>VS) 조건과 소오스에 인가되는 판독전압이 드레인에 인가되는 판독전압보다 높은 역방향의 판독(reverse direction read; VD<VS) 조건 간의 문턱 전압의 값이 다른 것을 이용한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  36. 제35항에 있어서,
    상기 소오스에 인가되는 프로그램 전압보다 상기 드레인에 인가되는 프로그램 전압을 크게 하여 상기 드레인측 실리콘 핀 코너의 전자 포획막에 전자가 포획된 프로그램에 대한 판독 동작을 하는 경우, 상기 역방향의 판독(reverse direction read; VD<VS) 조건을 이용하여 상기 소오스에 인가되는 판독전압을 상기 드레인에 인가되는 판독전압보다 크게 하며,
    상기 드레인에 인가되는 프로그램 전압보다 상기 소오스에 인가되는 프로그램 전압을 크게 하여 상기 소오스측 실리콘 핀 코너의 전자 포획막에 전자가 포획된 프로그램에 대한 판독 동작을 하는 경우, 상기 정방향의 판독(normal direction read; VD>VS) 조건을 이용하여 상기 드레인에 인가되는 판독전압을 상기 소오스에 인가되는 판독전압보다 크게 하는 것을 특징으로 하는 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  37. 실리콘 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 H자형으로 형성된 실리콘 채널을 중심으로 하여 양쪽에 동일한 일함수를 가지면서 서로 전기적으로 연결된 이중 게이트, 상기 실리콘 채널에 대칭적(symmetric)으로 형성된 소오스/드레인 영역, 상기 실리콘 채널과 상기 이중 게이트 사이에 형성된 전자 포획막 구조를 포함하고,
    판독 동작시 드레인에 인가되는 판독전압이 소오스에 인가되는 판독전압보다 높은 정방향 판독(normal direction read; VD>VS) 조건 및 소오스에 인가되는 판독전압이 드레인에 인가되는 판독전압보다 높은 역방향 판독(reverse direction read; VD<VS) 조건을 모두 이용하여 2비트 동작 구현이 가능한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  38. 실리콘 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 H자형으로 형성된 실리콘 채널을 중심으로 하여 양쪽에 동일한 일함수를 가지면서 서로 전기적으로 연결된 이중 게이트, 상기 실리콘 채널에 비대칭적(asymmetric)으로 형성된 소오스/드레인 영역, 상기 실리콘 채널과 상기 이중 게이트 사이에 형성된 전자 포획막 구조를 포함하고,
    판독 동작시 서로 다른 문턱전압을 이용하여 드레인에 인가되는 판독전압이 소오스에 인가되는 판독전압보다 높은 정방향 판독(normal direction read; VD>VS) 조건 및 소오스에 인가되는 판독전압이 드레인에 인가되는 판독전압보다 높은 역방향 판독(reverse direction read; VD<VS) 조건 중 어느 하나만을 이용하여 2비트 동작 구현이 가능한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  39. 실리콘 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 H자형으로 형성된 실리콘 채널을 중심으로 하여 양쪽에 동일한 일함수를 가지면서 서로 전기적으로 연결된 이중 게이트, 상기 실리콘 채널에 비대칭적(asymmetric)으로 형성된 소오스/드레인 영역, 상기 실리콘 채널과 상기 이중 게이트 사이에 형성된 전자 포획막 구조를 포함하고,
    판독 동작시 서로 다른 문턱전압을 이용하여 드레인에 인가되는 판독전압이 소오스에 인가되는 판독전압보다 높은 정방향 판독(normal direction read; VD>VS) 조건 및 소오스에 인가되는 판독전압이 드레인에 인가되는 판독전압보다 높은 역방향 판독(reverse direction read; VD<VS) 조건을 모두 이용하여 2비트 동작 구현이 가능한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  40. 실리콘 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 H자형으로 형성된 실리콘 채널을 중심으로 하여 양쪽에 동일한 일함수를 가지면서 서로 전기적으로 분리되거나 비대칭적인 일함수를 갖는 이중 게이트, 상기 실리콘 채널에 대칭적(symmetric)으로 형성된 소오스/드레인 영역, 상기 실리콘 채널과 상기 이중 게이트 사이에 형성된 전자 포획막 구조를 포함하고,
    판독 동작시 드레인에 인가되는 판독전압이 소오스에 인가되는 판독전압보다 높은 정방향 판독(normal direction read; VD>VS) 조건 및 소오스에 인가되는 판독전압이 드레인에 인가되는 판독전압보다 높은 역방향 판독(reverse direction read; VD<VS) 조건을 모두 이용하여 4비트 동작 구현이 가능한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  41. 실리콘 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 H자형으로 형성된 실리콘 채널을 중심으로 하여 양쪽에 동일한 일함수를 가지면서 서로 전기적으로 분리되거나 비대칭적인 일함수를 갖는 이중 게이트, 상기 실리콘 채널에 비대칭적(asymmetric)으로 형성된 소오스/드레인 영역, 상기 실리콘 채널과 상기 이중 게이트 사이에 형성된 전자 포획막 구조를 포함하고,
    판독 동작시 서로 다른 문턱전압을 이용하여 드레인에 인가되는 판독전압이 소오스에 인가되는 판독전압보다 높은 정방향 판독(normal direction read; VD>VS) 조건 및 소오스에 인가되는 판독전압이 드레인에 인가되는 판독전압보다 높은 역방향 판독(reverse direction read; VD<VS) 조건 중 어느 하나만을 이용하여 4비트 동작 구현이 가능한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
  42. 실리콘 기판 상에 형성된 하부 절연막과, 상기 하부 절연막 상에 H자형으로 형성된 실리콘 채널을 중심으로 하여 양쪽에 동일한 일함수를 가지면서 서로 전기적으로 분리되거나 비대칭적인 일함수를 갖는 이중 게이트, 상기 실리콘 채널에 비대칭적(asymmetric)으로 형성된 소오스/드레인 영역, 상기 실리콘 채널과 상기 이중 게이트 사이에 형성된 전자 포획막 구조를 포함하고,
    판독 동작시 서로 다른 문턱전압을 이용하여 드레인에 인가되는 판독전압이 소오스에 인가되는 판독전압보다 높은 정방향 판독(normal direction read; VD>VS) 조건 및 소오스에 인가되는 판독전압이 드레인에 인가되는 판독전압보다 높은 역방향 판독(reverse direction read; VD<VS) 조건을 모두 이용하여 5비트 동작 구현이 가능한 H자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리 소자의 동작 방법.
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