KR19990076991A - 대규모 집적 반도체 메모리와 그 제조 방법 - Google Patents

대규모 집적 반도체 메모리와 그 제조 방법

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KR19990076991A
KR19990076991A KR1019980705121A KR19980705121A KR19990076991A KR 19990076991 A KR19990076991 A KR 19990076991A KR 1019980705121 A KR1019980705121 A KR 1019980705121A KR 19980705121 A KR19980705121 A KR 19980705121A KR 19990076991 A KR19990076991 A KR 19990076991A
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Abstract

본 발명은 부동 게이트와 제어 게이트를 가진 칼럼형 EPROM 셀을 포함하는 대규모 집적 반도체 메모리와 그 제조 방법에 관한 것이다. 바람직하게 분할된 게이트 플래시 EPROM 셀 또는 이중 게이트 플래시 EPROM 셀의 부동 게이트는 p+-도핑된 반도체 재료로 구성되어 완전히 공핍화된 실린더로부터 우수한 낮은 임계 특성을 가진다.

Description

대규모 집적 반도체 메모리와 그 제조 방법
대규모 집적 반도체 메모리 특히, 전기적 프로그램 가능 비휘발성 메모리(EPROM)의 경우에, 집적도는 특히, 포토리소그래피의 구조적 미세도에 의해 제한된다. 대략 7*F2의 최소 셀 영역이 NAND 배열내의 적층된 게이트 플래시 셀의 수평적 집적에 의해 제조되어 왔다. 여기서, F는 포토리소그래피에 의해 얻을 수 있는 최소 길이(최소 형상 크기)이다.
더 높은 집적도는 실린더형 또는 칼럼형 트랜지스터 형태로 EPROM 셀을 수직 설계함으로써 구현될 수 있다. 대략 4.4*F2의 셀 영역을 가지는 적층된 게이트 플래시 셀이 1㎛ 실린더를 사용하여 제조될 수 있다. 실린더가 이미 포토그래피 기술의 구조적 미세도의 한계에 도달했기 때문에, 이러한 기술로는 더 작은 셀 영역이 제조될 수는 없다. 게다가, 실린더 직경이 더욱 감소한다면, 이러한 실린더는 완전히 공핍화하여 셀 트랜지스터가 방전 상태에서 더 이상 스위치-오프할 수 없게된다. 이러한 결과는 적층된 게이트 메모리의 과도한 소거와 유사하다.
본 발명은 리소그래피-이하의 크기에서도 신뢰성있게 동작할 수 있는 형태의 전술한 형태의 반도체 메모리를 제공하는 것을 목적으로 한다. 또한, 이러한 메모리를 제조하는 방법 또한 제공하는 것을 목적으로 한다.
이러한 목적을 구현하기 위하여, 청구항 1에 따른 본 발명의 칼럼 또는 실린더 형태의 EPROM 셀에서는 실린더가 완전히 공핍화되고, 제어 게이트는 적어도 하나 이상의 종속 영역에서 중간 절연층을 가진 칼럼상에 직접 배열되며, 제어 게이트가 p+-도핑된 반도체 재료로부터 형성되도록 설계된다.
완전히 공핍화된 실린더는 매우 우수한 낮은 임계 특성을 보증한다. P+-도핑된 제어 게이트에 의하여 드레인 측의 트랜지스터 임계 전압은 작은 산화물 두께를 가질지라도 충분히 높고, 이에 따라 신뢰성 있는 턴-오프 특성이 보증된다. 이 경우에, 임계 전압은 0.9V보다 약간 높다. 초기 상태에서, 이온화 에너지 때문에 n+-도핑 부동 게이트를 가진 완전히 공핍화된 NMOS에 대한 임계 전압이 음의 값을 가지고, 이 때문에 부동 게이트 트랜지스터는 도통한다. EPROM 셀은 프로그래밍에 의해 임계 전압을 변화시키고, 바람직하게는 드레인상에서 양의 전압을 가지는 핫(hot) 전하 캐리어를 사용함으로써 더 큰 양의 값을 갖도록 프로그래밍될 수 있다. 실린더를 위한 에칭 마스크가 직각 스페이서 기술에 의해 제조된다면, 매우 얇은 실린더는 대략 1.5*F2의 셀 영역을 가진 매우 높은 집적도를 가져온다는 것이 독일 특허 출원 번호 제 195 26 011호에 개시된다.
바람직한 실시예에서, EPROM 셀은 분할된 게이트 플래시 셀로서 설계된다. 이 기술의 경우에, 제어 게이트는 하나의 종속 영역내의 얇은 절연체층에 의해서만 완전히 공핍화된 실린더로부터 분할된다.
하지만, 본 발명은 또한 적층된 게이트 플래시 셀을 사용하여 실행될 수 있다.
EPROM 셀은 바람직하게는 실리콘 기술을 사용하여 제조된다. 하지만, 본 발명에 따른 반도체 메모리의 원리는 또한 게르마늄 또는 갈륨-비소 기술을 사용할 수도 있을 것으로 예상된다.
본 발명에 의한 방법에 따라 대규모 집적 반도체 메모리를 제조하기 위하여, 에칭 마스크가 p+-도핑된 반도체 웨이퍼상에 형성되는 단계, 칼럼을 형성하기 위해 에칭 마스크를 가지고 이방성 에칭하는 단계, 소스 영역내로 n+-주입하는 단계, 칼럼이 세정되고 산화물이 칼럼과 중간 표면상에서 성장하는 단계, 부동 게이트를 형성하기 위해 n+-도핑된 폴리실리콘이 증착되고 이방성 에칭에 의해 중간 표면 영역내에서 n+-도핑된 폴리실리콘이 다시 제거되는 단계, n+-도핑된 폴리실리콘상에 폴리간 유전체가 증착되는 단계, 평탄화 재료가 증착되고 하부 칼럼 영역상에서 재에칭되는 단계, 폴리간 유전체와 제 1 폴리실리콘층이 평탄화 재료 상부에서 등방성 에칭되는 단계, 평탄화 재료가 다시 제거되는 단계, 게이트 산화물이 에칭되지 않은 영역상에서 성장하는 단계, 제어 게이트를 형성하기 위해 p+-도핑된 폴리실리콘을 게이트 산화물상에 증착하는 단계, 제 2 폴리실리콘층이 제 1 폴리실리콘층을 완전히 둘러싸도록 제 2 폴리실리콘층이 이방성 에칭되는 단계 및 본래의 에칭 마스크가 칼럼 정점에서 제거되어 그곳에 드레인 접촉부가 형성되는 단계를 포함하는 방법이 제공된다.
본 발명의 바람직한 실시예에서, 에칭 마스크는 두 개의 교차 스페이서 라인을 가진 보조층을 에칭함으로써 형성되고, 이러한 스페이서 라인의 교차 영역에 의해 형성되는 그리드는 에칭 마스크를 형성한다. 평행 스페이서 라인 사이의 거리는 포토리소그래피에 의해 얻어질 수 있는 크기 F에 의해 한정된다. 하지만, 각각의 스페이서 라인의 폭은 포토그래피의 구조적 미세도에 의해서가 아니라 스페이서층으로 사용된 층의 두께와 스페이서 기술에 의해 한정된다. 따라서, 이러한 방법으로 형성된 스페이서 라인의 교차 영역은 포토리소그래피에 의해 직접적으로 형성된 구조물보다 4배정도 작게 형성될 수 있다.
원소 주기율표의 5족 원소중 하나 특히, 비소가 소스 영역의 n+-도핑에 바람직하게 사용된다. 도핑 이전에 칼럼을 에칭하는 동안 형성되고 주입에 대한 마스크 역할을 하는 측벽 중합체는 주입 이후에 바람직한 방법으로 등방성 에칭된다. 에칭동안 부산물로서 형성되는 측벽 중합체는 따라서 주입 마스크의 역할뿐만 아니라 더욱 청결한 제조 처리를 보증할 수 있다.
부동 게이트를 형성하는 제 1의 n+-도핑된 폴리실리콘층상에서의 산화에 의해 폴리간 유전체로서 ONO가 형성되거나 또는 증착된다. 광택제가 평탄화 재료로서 바람직하게 사용되는데, 이는 용이하게 첨가되며 재에칭될 수 있고, 다른 재료에 대해 선택적으로 다시 제거될 수 있기 때문이다.
바람직한 실시예에서, 칼럼간의 이격 거리는 비트 라인 방향에서보다 워드 라인 방향에서 더 짧게 형성된다. 이 경우에, 제어 게이트를 형성하는 제 2 폴리시리콘층을 비트 라인 방향으로가 아니라 워드 라인 방향으로 각각의 칼럼 또는 셀의 제어 게이트 사이의 접속이 이루어질 때까지 재에칭하는 것이 특히 바람직하다. 자기-정렬 워드 라인이 이러한 방법으로 형성된다.
본 발명은 이하의 도면을 참조로 하여 상세히 설명될 것이다.
본 발명은 칼럼 형태로 설계되고 부동 게이트와 제어 게이트를 가지는 EPROM 셀을 포함하는 대규모 집적 반도체 메모리에 관한 것이다. 또한, 본 발명은 이러한 반도체 메모리의 제조 방법에 관한 것이다.
도 1 내지 도 7, 도 9 및 도 10은 본 발명에 따른 방법을 도시하는 비트 라인 방향에서의 단면도이다.
도 8 내지 도 11은 도 7과 도 10의 워드 라인 방향에서의 단면도이다.
도 12는 반복되는 메모리 셀 영역을 도시하는 평면도이다.
웨이퍼 부품인 p+-도핑된 기판(1)이 도 1에 도시된다. 산화물층과 이 산화물층 상부에 보조층을 제공함으로써 리소그래피-이하의 에칭 마스크가 이러한 평면 기판상에 형성되고, 에칭 마스크(2)가 교차 스페이서 라인의 도움으로 형성되는데, 에칭 마스크(2)의 크기는 증착된 층 두께와 스페이서 기술에 의해서만 한정된다. 상부에 얇은 남겨진 비결정 실리콘 또는 폴리실리콘(3)을 가지는 것으로 도시된 에칭 마스크(2)가 이러한 방법으로 형성된다. 산화물 에칭 마스크는 열적 산화되거나 또는 TEOS 증착에 의해 형성된다. 질화물을 사용하는 것 또한 가능하다.
도 2는 기판(1)이 이러한 에칭 마스크(2)를 사용하여 이방성 에칭되고 그 결과 칼럼(4)이 형성되는 방법을 도시한다.
도 3의 화살표(5)는 재에칭된 기판 영역 내부로의 통상적인 소스 주입을 나타낸다. 비소로 n+-도핑된 기판 영역(6)이 제공된다. 중합체가 반응성 이온 에칭동안 칼럼(4)의 측벽상에 형성되며, 칼럼상에 보호층(7)을 형성하고, 따라서 칼럼 내부로의 주입을 방지한다. 주입 이후에, 보호층(7)의 중합체가 제거되고 실리콘이 등방성 에칭 오버되어 칼럼(4) 측벽상에 청결한 표면을 형성하도록 한다.
도 4는 이러한 방법으로 바람직하게는 성장에 의해 세정된 칼럼(4)상에 터널 산화물(8)이 제공되고 n+-도핑된 폴리실리콘층이 증착되는 것을 도시한다. 폴리실리콘층(9)은 부동 게이트를 형성하기 위해 사용된다.
다음 단계는 도 5를 참조로 하여 설명될 것이다. 우선, 폴리실리콘층(9)이 선택적인 이방성 에칭 처리에 의해 재에칭된 기판 영역상에서 에칭된다. 동시에, 칼럼(4)의 정점상의 폴리실리콘층의 일부 또한 제거되고 둥글어진 영역 또는 팽창부가 칼럼 정점의 코너에 형성된다. 다음으로, 폴리간 유전체(10)가 산화 또는 증착에 의해 형성된다. ONO이 이러한 목적으로 바람직하게 사용된다. 평탄화 재료(11) 특히, 광택제가 그 상부에 증착되고 칼럼(4) 종속 영역이 커버링될 때까지 재에칭된다.
폴리간 유전체(10)와 n+-도핑된 폴리실리콘층(9)에 의해 형성된 샌드위치층은 칼럼(4) 하부의 평탄화 재료(11) 상부에서 등방성 재에칭, 바람직하게는 플라즈마 에칭된다. 다음으로, 평탄화 재료(11)가 완전히 제거되고, 분할된 게이트 셀의 직렬 트랜지스터의 게이트 산화물(12)이 열적 성장한다. 따라서, 제 1 폴리실리콘층(9)의 n+-도핑된 고리는 칼럼(4) 종속 영역에 남겨지고 부동 게이트(14)를 형성한다. p+-도핑된 제 2 폴리실리콘층(13)은 게이트 산화물(12)과 남겨진 폴리간 유전체층(10)상에 증착된다. 이러한 제 2 실리콘층(13)은 제어 게이트를 형성하는데 사용된다. 이러한 단계가 도 6에 도시된다.
도 7과 도 8은 제 2 폴리실리콘층(13)이 이방성 에칭되어 제 2 스페이서 고리가 형성되도록 하는데, 이러한 제 2 스페이서 고리는 제 1 스페이서 고리를 완전히 감싼다. 제 2 스페이서 고리는 분할된 게이트 플래시 EPROM 셀의 제어 게이트(15)를 형성하고, 이러한 제어 게이트는 부동 게이트(14)를 완전히 감싼다. 제 2 폴리실리콘층(13)의 두께는 이방성 에칭동안 하나의 방향으로, 재에칭된 기판 기저부 아래로 재에칭되도록 선택된다. 이는 도 7에 도시된다. 도 8은 도 7의 90도 방향에서의 단면도를 도시하는 것이고, 여기서 칼럼(4)은 서로에 대해 좀더 근접해 있고, 그 결과 제어 게이트(15) 각각은 인접한 셀의 제어 게이트(15)와의 겹침부를 갖게 된다. 따라서, 자기-정렬 워드 라인(자기-정렬 제어 게이트)이 이러한 방향으로 형성된다.
본래의 에칭 마스크(2)(도 1을 참조)는 도 9에 도시된 바와 같이 다음 단계에서 제거된다.
도 10에 도시된 바와 같이, 칼럼(4)의 남겨진 정점을 n+-도핑함으로써 처리가 계속된다. 이러한 n+-도핑된 영역(16)이 도 10에 도시된다. 칼럼 정점은 드레인 접속부를 형성하기 위해 사용되고 n+-도핑된 기판 영역(6)의 경우에서와 같이 소스 접속부와 동일한 전도 타입으로 도핑된다. 하지만, 칼럼 영역(16) 상부로의 주입 이전에 평탄화 산화물(17)이 제공되고, 칼럼(4)의 상부 경계에 다다를 때까지 재에칭된다. 적합한 두께를 가진 TEOS층은 이와 같은 방법으로 증착되고 화학 기계 연마(CMP)에 의해 재에칭될 수 있다. 하부에 위치한 게이트 영역이 이러한 방법으로 평탄화 산화물(17)에 의해 보호되기 때문에, 영역(16)내의 주입은 이러한 방법이 실행될 때까지는 실행되지 않는다. 도 10에 도시된 바와 같이, 드레인 접속부는 금속 상호 접속부(18)에 의해 접속된다. 금속 상호 접속부는 비트 라인 방향으로 연속된다.
도 11은 도 10에 도시된 단계와 같지만, 워드 라인 방향에서의 단면도를 도시한다. 따라서, 금속 상호 접속부(18)는 비트 라인만을 따라서 형성된다. 칼럼의 에칭 마스크가 스페이서 기술에 의해 형성된다면, 금속 성호 접속부(18)는 또한 예를 들면, 산화물 보조층상에 텅스텐을 화학적 기상 증착하는 것과 같은 스페이서 기술에 의해 형성된다.
도 12는 이러한 방법으로 형성된 반복되는 메모리 셀 영역을 도시하는 평면도를 도시한다. 도면에서, 칼럼(4)은 주위를 감싸는 부동 게이트(14)와 이러한 부동 게이트 주위에 형성되는 제어 게이트(15)를 가진다. 제어 게이트(15)는 워드 라인 방향으로 겹침부를 형성하여 자기-정렬 워드 라인이 형성되도록 한다. 제어 게이트(15)는 비트 라인 방향에서는 상호 분할되지만, 금속 상호 접속부(18)에 의해 접속되는 것이 점선으로 도시된다. 메모리 셀은 대략 워드 라인 방향으로는 1.0F의 크기를 갖고, 비트 라인 방향으로는 1.5F의 크기를 갖는다. 기능면에서, 각각의 메모리 셀은 통상적인 분할된 게이트 플래시 셀과 같다. 완전히 공핍화된 실린더는 우수한 낮은 임계 특성을 가질 것으로 예상된다. p+-도핑된 제어 게이트의 결과, 드레인 측면상의 분할된 게이트 트랜지스터의 임계 전압은 작은 산화물 두께를 가질지라도 충분히 높다.

Claims (11)

  1. 부동 게이트와 제어 게이트를 가진 칼럼 형태의 EPROM 셀을 포함하는 대규모 집적 반도체 메모리에 있어서,
    상기 칼럼(4)은 매우 얇아서 완전히 공핍화될 수 있으며,
    상기 제어 게이트(15)는 적어도 하나의 종속 영역에서 중간 절연층을 가지며 상기 칼럼(4)상에 직접 배열되고,
    상기 제어 게이트(15)는 p+-도핑된 반도체 재료로 구성되는 것을 특징으로 하는 대규모 집적 반도체 메모리.
  2. 제 1 항에 있어서, 상기 EPROM 셀은 분할된 게이트 플래시 셀인 것을 특징으로 하는 대규모 집적 반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 EPROM 셀은 실리콘 기술을 사용하여 형성되는 것을 특징으로 하는 대규모 집적 반도체 메모리.
  4. 제 1 항에 따른 대규모 집적 반도체 메모리를 제조하는 방법에 있어서,
    a)에칭 마스크(2)가 p+-도핑된 기판(1)상에 형성되는 단계,
    b)칼럼(4)을 형성하기 위해 상기 에칭 마스크(2)를 사용하여 이방성 에칭하는 단계,
    c)재에칭된 기판 영역(6)내로 n+-주입하는 단계,
    d)상기 칼럼(4)은 세정되고, 상기 칼럼(4)과 중간 표면상에서 산화물(8)이 성장하는 단계,
    e)n+-도핑된 폴리실리콘(9)이 부동 게이트를 형성하기 위해 증착되고, 상기 중간 표면 영역내에서 이방성 에칭에 의해 다시 제거되는 단계,
    f)폴리간 유전체(10)가 상기 n+-도핑된 폴리실리콘(9)상에 증착되는 단계,
    g)평탄화 재료(11)가 증착되고 하부의 상기 칼럼 영역상에서 재에칭되는 단계,
    h)상기 폴리간 유전체(10)와 상기 제 1 폴리실리콘층(9)이 상기 평탄화 재료(11) 상부에서 등방성 에칭되는 단계,
    i)게이트 산화물(12)이 에칭되지 않은 영역상에서 성장하는 단계,
    j)제어 게이트를 형성하기 위해 p+-도핑된 폴리실리콘(13)이 상기 게이트 산화물상에 증착되는 단계,
    k)상기 제 2 폴리실리콘층(13)은 상기 제 1 폴리실리콘층(12)을 완전히 둘러싸도록 상기 제 2 폴리실리콘층(13)을 이방성 에칭하는 단계, 및
    l)상기 에칭 마스크(2)는 상기 칼럼(4) 정점에서 제거되어 그곳에 접촉부가 형성되는 단계를 포함하는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
  5. 제 4 항에 있어서, 상기 a) 단계에서 상기 에칭 마스크(2)는 두 개의 교차 스페이서 라인을 가진 보조층을 에칭함으로써 형성되고, 상기 스페이서 라인의 교차 영역에 의해 형성되는 그리드가 상기 에칭 마스크를 형성하는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 c) 단계에서 주기율표상의 5족 원소의 하나인 비소로 도핑되는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
  7. 제 4 항 내지 제 6 항중 어느 한 항에 있어서, 상기 b) 단계에서 형성되는 측벽 중합체는 상기 c) 단계에서의 주입이후에 등방성 에칭되는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
  8. 제 4 항 내지 제 7 항중 어느 한 항에 있어서, 상기 f) 단계에서 ONO가 상기 폴리간 유전체로서 사용되는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
  9. 제 4 항 내지 제 8 항중 어느 한 항에 있어서, 상기 g) 단계에서 광택제가 상기 평탄화 재료(11)로서 사용되는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
  10. 제 4 항 내지 제 9 항중 어느 한 항에 있어서, 상기 칼럼(4)은 비트 라인 방향에서 보다 워드 라인 방향에서 이격 거리가 더 짧도록 형성되는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
  11. 제 10 항에 있어서, 상기 k) 단계에서 상기 제 2 폴리실리콘층(13)은 상기 제 2 폴리실리콘층에 의해 형성되는 상기 제어 게이트(15)가 상기 비트 라인 방향에서가 아니라 상기 워드 라인 방향에서 이웃한 제어 게이트와 접속될 때까지 에칭되는 것을 특징으로 하는 대규모 집적 반도체 메모리 제조 방법.
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