CN115335996A - 带有增强的浮栅到浮栅电容耦合的finfet分裂栅非易失性存储器单元 - Google Patents

带有增强的浮栅到浮栅电容耦合的finfet分裂栅非易失性存储器单元 Download PDF

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Abstract

形成在半导体衬底的向上延伸的鳍片上的存储器单元，各个存储器单元包括：在两者间具有沟道区的源极区和漏极区、沿该沟道区延伸并环绕该鳍片的浮栅、沿该沟道区延伸并环绕该鳍片的字线栅、在该浮栅上方的控制栅以及在该源极区上方的擦除栅。控制栅是连续导电的材料条带。第一鳍片和第二鳍片以第一距离间隔开。第三鳍片和第四鳍片以第二距离间隔开。第二鳍片和第三鳍片以第三距离间隔开，该第三距离大于第一距离和第二距离。该连续条带包括设置在该第二鳍片和该第三鳍片之间的部分，但是该连续条带中没有一个部分设置在该第一鳍片和该第二鳍片之间，并且该连续条带中没有一个部分设置在该第三鳍片和该第四鳍片之间。

Description

带有增强的浮栅到浮栅电容耦合的FINFET分裂栅非易失性存 储器单元
相关专利申请
本申请要求2020年3月24日提交的美国临时申请号62/994,187和2020年10月13日提交的美国专利申请号17/069,563的权益。
技术领域
本发明涉及非易失性闪存存储器单元，并且更具体地涉及形成为FinFET设备的分裂栅存储器单元。
背景技术
具有浮栅、选择栅、控制栅和擦除栅的分裂栅非易失性闪存存储器单元是本领域中众所周知的。参见例如美国专利6,747,310和7,868,375，这些专利以引用方式并入本文。还已知形成带有FinFET结构的此类分裂栅存储器单元，其中栅极环绕衬底的半导体材料的鳍片状构件。参见例如美国专利10,468,428，该专利以引用方式并入本文。
图1A示出了形成在半导体衬底2(例如，硅)的鳍片部分2a上的两个此类存储器单元1的横截面。源极区3和漏极区4形成在鳍片2a中，两者之间限定鳍片的沟道区5。浮栅6设置在沟道区5的第一部分上方并与该沟道区的该第一部分隔离，选择栅7设置在沟道区5的第二部分上方并与该沟道区的该第二部分隔离，控制栅8设置在浮栅6上方并与该浮栅隔离，并且擦除栅9设置在源极区3上方并与该源极区隔离并且包括环绕浮栅6的边缘的凹口。存储器单元1沿鳍片2a端对端地形成，其中成对的相邻存储器单元可以共享共同的源极区3，并且相邻存储器单元对可以共享共同的漏极区4。栅极环绕鳍片2a，使得沟道区5包括鳍片2a的顶表面和相对的侧表面。例如，图1B为沿图1A的线a-a的横截面视图，示出形成在三个相邻鳍片2a上的三个存储器单元的一部分。浮栅6环绕相应的鳍片2a，并且控制栅8环绕相应的浮栅6。控制栅8形成为延伸跨过多个鳍片2a的连续控制栅线。
为了擦除存储器单元1(即，从其浮栅6移除电子)，将高正电压施加于擦除栅9，致使浮栅6上的电子通过隔离层从浮栅6隧穿到擦除栅9。为了编程存储器单元1(即，将电子注入到其浮栅6上)，将正电压布置在选择栅7、控制栅8和源极区3中，由此从漏极区4到源极区3流动穿过沟道区5的电子被加速并且通过隔离层从沟道区5注入到浮栅6(即，热电子注入)。为了读取存储器单元，将正电压施加于选择栅7、控制栅8和漏极区4。如果浮栅6被擦除(无负电荷)，则电子将流动穿过沟道区5，这被感测为擦除状态。如果浮栅6用电子进行编程，则浮栅6上的负电荷将减少或阻止电子流动穿过沟道区5，这被感测为编程状态。
不同鳍片2a上相邻浮栅6之间的电容耦合可不利地影响存储器单元操作。在常规设备中，以两种方式避免了相邻鳍片上浮栅6之间的不期望的电容耦合。首先，鳍片2a间隔足够远，使得在相邻浮栅6之间存在足够的空间以抑制电容耦合。其次，控制栅8向下延伸并且在相邻浮栅6之间延伸，以进一步抑制任何可能的浮栅到浮栅电容耦合，如图1B所示。
发明内容
一种包括半导体衬底的存储器设备，该半导体衬底具有上表面，该上表面带有多个向上延伸的鳍片，其中鳍片中的每个鳍片包括终止于顶表面中的相对的侧表面，并且其中多个鳍片中的每个鳍片包括形成于其上的存储器单元，该存储器单元包括：在鳍片中的间隔开的源极区和漏极区，其中鳍片的沟道区沿鳍片的相对的侧表面和顶表面在源极区和漏极区之间延伸；沿沟道区的第一部分延伸的浮栅，其中浮栅环绕鳍片，使得浮栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；沿沟道区的第二部分延伸的字线栅，其中字线栅环绕鳍片，使得字线栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；设置在浮栅上方并与浮栅隔离的控制栅；以及设置在源极区上方并与源极区隔离的擦除栅。控制栅是第一连续条带的导电材料。多个鳍片中的第一鳍片、第二鳍片、第三鳍片和第四鳍片各自具有平行于第一方向的长度。第一鳍片和第二鳍片彼此相邻，并且以第一距离间隔开。第三鳍片和第四鳍片彼此相邻，并且以第二距离间隔开。第二鳍片和第三鳍片彼此相邻，并且以第三距离间隔开。第一连续条带的导电材料包括设置在第二鳍片和第三鳍片之间的部分，但是第一连续条带的导电材料中没有一个部分设置在第一鳍片和第二鳍片之间，并且第一连续条带的导电材料中没有一个部分设置在第三鳍片和第四鳍片之间。
一种形成存储器设备的方法，该方法包括形成多个从半导体衬底的上表面向上延伸的鳍片，其中鳍片中的每个鳍片包括终止于顶表面中的相对的侧表面；并且在多个鳍片中的每一个鳍片上形成存储器单元，其中在鳍片中的一个鳍片上形成每一存储器单元包括：形成在鳍片中的间隔开的源极区和漏极区，其中鳍片的沟道区沿鳍片的相对的侧表面和顶表面在源极区和漏极区之间延伸；形成浮栅，该浮栅沿沟道区的第一部分延伸，其中浮栅环绕鳍片，使得浮栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；形成字线栅，该字线栅沿沟道区的第二部分延伸，其中字线栅环绕鳍片，使得字线栅沿鳍片的相对的侧表面和顶表面延伸并与鳍片的相对的侧表面和顶表面隔离；形成控制栅，该控制栅设置在浮栅上方并与浮栅隔离；以及形成擦除栅，该擦除栅设置在源极区上方并与源极区隔离。控制栅是第一连续条带的导电材料。多个鳍片中的第一鳍片、第二鳍片、第三鳍片和第四鳍片各自具有平行于第一方向的长度。第一鳍片和第二鳍片彼此相邻，并且以第一距离间隔开。第三鳍片和第四鳍片彼此相邻，并且以第二距离间隔开。第二鳍片和第三鳍片彼此相邻，并且以第三距离间隔开。第一连续条带的导电材料包括设置在第二鳍片和第三鳍片之间的部分，但是第一连续条带的导电材料中没有一个部分设置在第一鳍片和第二鳍片之间，并且第一连续条带的导电材料中没有一个部分设置在第三鳍片和第四鳍片之间。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A至图1B为常规FinFET存储器单元的侧面剖视图。
图2A至图2O是示出形成本发明的存储器单元的步骤的透视图。
图3为一对存储器单元的侧面剖视图。
图4是沿图3中图4-图4的线截取的半导体衬底的存储器单元区域中的存储器单元的侧面剖视图。
图5是沿图3中图5-图5的线截取的半导体衬底的存储器单元区域中的存储器单元的侧面剖视图。
图6是沿图3中图6-图6的线截取的半导体衬底的存储器单元区域中的存储器单元的侧面剖视图。
图7至图8是半导体衬底的逻辑器件区域中的逻辑器件的侧面剖视图。
图9是浮栅和控制栅的侧面剖视图，以及用于两个相邻鳍片对FPn的鳍片间间距。
图10A至图10C为示出形成根据本发明的另选实施方案的存储器单元的步骤的透视图。
图11为根据本发明的另选实施方案的存储器单元的布局的平面图。
具体实施方式
现有技术尝试使浮栅到浮栅电容耦合最小化，与此相反，本发明配置存储器单元阵列以实际上增强一些但并非所有相邻浮栅之间的此类电容耦合，这可以用作对存储器单元进行编程时的微调机制。
参考图2A至图2O，示出了在制备存储器设备的半导体衬底(也称为衬底)10的存储器单元区域(MCA)中的FinFET存储器单元的过程中的步骤的透视剖视图。存储器设备可以仅包括存储器单元阵列，或者可以包括附加组件，诸如支持电路和逻辑器件。逻辑器件(如果包括)有利地同时形成在衬底10的逻辑器件区域(LDA)中。该工艺始于在半导体衬底10的上表面11上形成二氧化硅(也称为氧化物)层12，其中半导体衬底10可由P型单晶硅形成。氧化物层12可通过沉积或通过热氧化来形成。然后，使用光刻掩模工艺来图案化氧化物层12(即，选择性地移除该层的一些部分而不移除其他部分)。光刻掩模工艺包括将光致抗蚀剂材料13涂覆在氧化物层12上，之后对光致抗蚀剂进行曝光和显影，以从存储器单元区域MCA移除光致抗蚀剂材料，而保持逻辑器件区域LDA中的光致抗蚀剂。然后使用氧化物蚀刻从存储器单元区域MCA移除氧化物层12的暴露部分，从而使衬底10暴露(在逻辑器件区域LDA中光致抗蚀剂13保护氧化物层12免受蚀刻)。使用硅蚀刻对存储器单元区域MCA中衬底10的暴露的上表面11进行凹陷处理。氧化物层12和光致抗蚀剂13保护逻辑器件区域LDA免受这个硅蚀刻。所得结构示于图2A中，其中存储器单元区域MCA中衬底10的上表面11以凹陷量R凹陷低于逻辑器件区域LDA中衬底10的上表面11。
在光致抗蚀剂移除后，在该结构上形成氧化物层14。在氧化物层14上形成氮化硅(“氮化物”)层16。在氮化物层16上形成隔离层18(例如，无定形碳)。隔离层18通过以下方式图案化：形成光致抗蚀剂19；选择性地移除存储器单元区域MCA和逻辑器件区域LDA中的光致抗蚀剂19的条带；以及移除隔离层18的下面的暴露部分以形成隔离层18中的向下延伸到下面的氮化物层16并暴露该下面的氮化物层的沟槽20，如图2B所示。
在光致抗蚀剂19被移除之后，然后在沟槽20中形成氧化物间隔物(未示出)。间隔物的形成是本领域众所周知的，并且涉及材料在结构的轮廓上方的沉积，之后进行各向异性蚀刻工艺，由此将该材料从该结构的水平表面移除，同时该材料在该结构的竖直取向表面上在很大程度上保持完整(常常具有圆化的上表面)。在这种情况下，氧化物间隔物沿着沟槽20的侧壁形成。沟槽20中的氧化物间隔物的部分可以通过以下方式移除：用光致抗蚀剂覆盖结构，之后进行部分光致抗蚀剂移除，使得氧化物间隔物的部分暴露并且可以通过氧化物蚀刻移除(例如，逻辑器件区域LDA中的间隔物的部分)。然后使用氮化物蚀刻移除氮化物层16的暴露部分(即，除了氮化物层16的在剩余氧化物间隔物下方的部分之外的全部)，然后进行氧化物蚀刻以移除氧化物层14的暴露部分和剩余氧化物间隔物。然后使用硅蚀刻对衬底10的暴露表面部分进行凹陷处理，形成存储器单元区域MCA中的衬底10的鳍片10a以及在逻辑器件区域LDA中的硅衬底的鳍片10b(本文也称为逻辑鳍片10b)，如图2C所示。在存储器单元区域MCA中，鳍片10a彼此平行，并且按对布置(鳍片对FPn)。图2C中示出了两个鳍片对FP1和FP2，但本领域的技术人员将理解有许多此类鳍片对FPn形成在存储器单元区域MCA中。对于各个鳍片对FPn，其两个鳍片10a以距离D1与彼此分开。各个鳍片对FPn与相邻的鳍片对FPn以距离D2分开，其中距离D2大于距离D1。
该结构被覆盖在氧化物(即，STI氧化物)厚层24中，其然后被平面化(例如，通过化学机械抛光-CMP)。在平面化的氧化物层24上方形成氮化物层26。光致抗蚀剂形成在氮化物层26上方，并且从存储器单元区域MCA移除。使用蚀刻来移除存储器单元区域MCA中暴露的氮化物层26/16和氧化物层14，并且在存储器单元区域MCA中将氧化物厚层24凹陷以低于鳍片10a的顶部，如图2D所示(在光致抗蚀剂移除之后)。浮栅氧化物层28形成在该结构上。通过第一多晶硅沉积在氧化物层28上形成浮栅多晶硅(“多晶”)层。使用化学机械抛光来平面化晶硅层，使用氧化物层28作为停止层，其从逻辑器件区域LDA移除晶硅层。使用多晶回蚀刻对存储器单元区域MCA中的晶硅层进行凹陷处理。然后对晶硅层进行图案化(光致抗蚀剂形成、曝光和部分移除，随后进行多晶蚀刻)，使得晶硅层的条带30保留，每个条带沿存储器单元区域MCA中鳍片10a中一者的顶壁和侧壁延伸，如图2E所示(在光致抗蚀剂移除之后)。
在该结构上方形成隔离层32(例如ONO，其包括氧化物、氮化物、氧化物子层)。缓冲氧化物层34形成在该结构上，之后进行氧化物回蚀刻，其用缓冲氧化物层34填充鳍片10a之间的空间。光致抗蚀剂35形成在该结构上方，并且被部分地移除，留下覆盖鳍片对FPn的光致抗蚀剂35的条带，但是使相邻鳍片对FPn之间的区域暴露。然后使用氧化物蚀刻移除鳍片对FPn之间缓冲氧化物层34的暴露部分(即，移除多晶条带30之间缓冲氧化物层34的暴露部分)，如图2F所示。对于各个鳍片对FPn，缓冲氧化物层34保持在鳍片对FPn的两个多晶条带30之间。
移除光致抗蚀剂35之后，在该结构上形成晶硅层。光致抗蚀剂37形成在该结构上方，并且被部分地移除，从而留下延伸跨过鳍片对FPn的光致抗蚀剂37的条带(即，光致抗蚀剂37的条带以与鳍片对FPn的长度正交的方式纵向延伸)。执行蚀刻以移除光致抗蚀剂37的条带之间的晶硅层、隔离层32和多晶条带30的暴露部分，如图2G所示。晶硅层的条带36保留，各自在鳍片对FPn之间向下延伸，但不在各个鳍片对FPn的鳍片10a之间向下延伸(即，氧化物34防止多晶条带36在各个鳍片对FPn的鳍片10a之间向下延伸)。不同的多晶块30a(多晶条带30的保留部分)保留，其中各个多晶块30a设置在多晶条带36中的一个的下方。
然后通过氧化物沉积和各向异性蚀刻形成氧化物间隔物38，以覆盖多晶条带36和多晶块30a的暴露侧壁。光致抗蚀剂39形成在该结构上方，并且被部分地移除以暴露存储器单元区域MCA的部分(即，相邻多晶条带36之间的区域)，如图2H所示。执行注入工艺以在相邻多晶条带36之间的鳍片10a中形成源极区40(最佳地示于图3中)。使用各向同性氧化物蚀刻来移除多晶条带36和多晶块30a的暴露侧壁上的氧化物间隔物38(即，相邻多晶条带36的彼此面对的那些侧壁)。在光致抗蚀剂39移除之后，在多晶块30a的暴露侧壁上形成氧化物(隧道氧化物)层42(例如，通过高温氧化-HTO)。在此阶段，对于相同鳍片10a下方的每对多晶条带36和相邻多晶块30a，彼此面对的侧壁被隧道氧化物层42覆盖，并且彼此背离的侧壁被氧化物间隔物38覆盖。光致抗蚀剂形成在该结构上方，并且被部分地移除以暴露存储器单元区域MCA的部分(即，对于相同鳍片10a上的相邻多晶块30a，围绕彼此背离的侧壁的区域被暴露，从而使氧化物间隔物38暴露)。执行注入工艺以将材料注入到多晶块30a的侧壁上与氧化物间隔物38相邻的鳍片10a的部分中。鳍片10a的这些注入区域最终将设置在稍后形成的字线栅下方。然后使用氧化物蚀刻从刚刚被注入的鳍片10a的顶表面部分和侧表面部分移除氧化物并使该刚刚被注入的鳍片的顶表面部分和侧表面部分暴露。在光致抗蚀剂移除之后，在鳍片10a的暴露的顶表面和侧表面上形成氧化物层44(字线氧化物)。所得结构在图2I中示出(除了源极区40，其在图3中更好地示出)。
光致抗蚀剂形成在该结构上方，并且从逻辑器件区域LDA移除。执行一系列蚀刻以将氧化物和氮化物层向下移除到氧化物厚层24，并且对氧化物厚层24进行凹陷处理，使得鳍片10b突出并在逻辑器件区域LDA中部分地暴露。然后形成氧化物层(未示出)以覆盖逻辑器件区域LDA中鳍片10b的暴露的顶表面和侧表面。通过第三多晶沉积来在该结构上方形成晶硅层46。晶硅层46通过CMP平面化(使用存储器单元区域MCA中的多晶条带36上的氧化物作为CMP停止层)，如图2J所示。
光致抗蚀剂形成在该结构上，并且从存储器单元区域MCA移除。使用各向同性多晶蚀刻对存储器单元区域MCA中的晶硅层46进行凹陷处理。在光致抗蚀剂移除之后，光致抗蚀剂形成在该结构上方，并且被选择性地移除，从而在存储器单元区域MCA和逻辑器件区域LDA两者中留下延伸跨过鳍片10a/10b的光致抗蚀剂的条带。使用多晶蚀刻来移除晶硅层46的暴露部分(除了在光致抗蚀剂的条带下方的那些部分之外)。在光致抗蚀剂移除之后，隔离层48(优选地由低K材料形成，即介电常数低于氧化物的介电常数的材料，例如SiON)形成在该结构上方。所得结构示于图2K中。在存储器单元区域MCA中，晶硅层46的条带46a/46b保留，各自延伸跨过鳍片10a并且横向相邻于多晶块30a(参见图2G)和多晶条带36(即，多晶块30a和多晶条带36在多晶条带46a和46b之间)。在逻辑器件区域LDA中，晶硅层46的多晶条带46c保留(设置在图2K中箭头所示的层48的部分下方)，各自延伸跨过鳍片10b(为了简单起见仅示出一组鳍片10b和一个条带46c)。
执行蚀刻，在结构的垂直表面上留下隔离层48的间隔物。使用各向同性蚀刻来暴露逻辑器件区域LDA中与多晶条带46c相邻的鳍片10b。在该结构上方形成硬掩膜层50(例如，SiCN)。光致抗蚀剂形成在该结构上并且被图案化以选择性地暴露存储器单元区域MCA中相邻多晶条带46a之间以及相邻多晶条带46b之间的硬掩模层50的部分、以及逻辑器件区域LDA中相邻于多晶条带46c的硬掩模层50的部分。使用蚀刻来移除存储器单元区域MCA中硬掩模层50和氧化物层44的暴露部分，从而暴露相邻多晶条带46a之间和相邻多晶条带46b之间鳍片10a的部分。这些蚀刻也移除逻辑器件区域LDA中多晶条带46c的两侧上鳍片10b上的硬掩模层50和氧化物(先前未示出)的暴露部分。然后执行注入到存储器单元区域MCA中鳍片10a的暴露部分中，以在其中形成漏极区52(并且增强源极区40)。该注入也在逻辑区域LDA中多晶条带46c的相对侧上的鳍片10b中形成源极区40L和漏极区52L。在移除光致抗蚀剂之后，外延层54在存储器单元区域MCA中鳍片10a的暴露的源极区40和漏极区52上、以及在逻辑器件区域LDA中鳍片10b的暴露的源极区40L和漏极区52L上生长。外延层54扩展源/漏极区的大小(用于更容易地触点形成和可靠性)，并且增加鳍片10a/10b中的载流子迁移率以用于更好传导。所得结构示于图2L中(除了源极区40和漏极区52，其更好地示于图3中，以及源极区40L和漏极区52L，其更好地示于图7中)。
然后通过蚀刻移除硬掩模层50的剩余部分。然后通过氮化物层56覆盖该结构。氧化物厚层58形成在该结构上方，并且通过CMP平面化。光致抗蚀剂59形成在该结构上方，并且从逻辑器件区域LDA选择性地移除。使用氧化物蚀刻来暴露多晶条带46c。然后，使用多晶蚀刻从逻辑器件区域LDA移除多晶条带46c，如图2M所示。使用氧化物蚀刻移除先前在多晶条带46c下方的鳍片10b上的氧化物，使逻辑器件区域LDA中鳍片10b的部分暴露。然后形成氧化物层60，其覆盖逻辑器件区域LDA中暴露的鳍片10b。在该结构上(即，在氧化物层60上)形成高K材料层62(即，具有大于氧化物(诸如HfO2、ZrO2、TiO2、Ta2O5)或其他适当的材料的介电常数的介电常数K)。然后在该结构上形成一个或多个金属层。例如，TiN层64形成在该结构上，然后是钨厚层66，之后在逻辑器件区域LDA中使用高K层62作为停止层进行CMP(其移除结构上的TiN层64和钨66，除了其条带，其中有多晶条带46c)。所得结构示于图2N中(除了氧化物层60和高K材料层62，其更好地示于图7和图8中)，其中逻辑器件区域LDA中的TiN层64和钨66的条带延伸跨过鳍片10b(有效地替代先前移除的虚设多晶条带46c)。
氮化物层68形成在该结构上方，并且氧化物层70形成在氮化物层68上。光致抗蚀剂形成在该结构上方，并且被图案化以暴露存储器单元区域MCA中多晶条带46b上方氧化物层70的部分。执行蚀刻以移除在多晶条带46b的顶部上方的氧化物层70、氮化物层68和氧化物厚层58的部分，并且暴露该多晶条带的顶部。在光致抗蚀剂移除之后，通过Ti/Pt沉积和退火在多晶条带46b的顶表面上形成自对准多晶硅化物72。如果需要，通过Ti蚀刻移除任何过量Ti。沉积氧化物以填充在自对准多晶硅化物72上方的区域中。光致抗蚀剂形成在该结构上方，并且被图案化以移除存储器单元区域MCA中的源/漏极区40/52垂直上方以及逻辑器件区域LDA中的源/漏极区40L/52L垂直上方的光致抗蚀剂的部分。然后形成通过一系列蚀刻移除其中的光致抗蚀剂的接触孔，其向下延伸到相应源极区或漏极区并暴露相应源极区或漏极区。具体地，存储器单元区域MCA中的接触孔各自向下延伸到漏极区52中的一个并暴露该漏极区中的一个，存储器单元区域MCA中的接触孔向下延伸到源极区40并暴露该源极区，逻辑器件区域LDA中的接触孔向下延伸到源极区40L并暴露该源极区，并且逻辑器件区域LDA中的接触孔向下延伸到漏极区52L并暴露该漏极区。TiN沉积于该结构上，并且钨层沉积于TiN层上。除了在接触孔中之外，CMP用于移除TiN层和钨层。接触孔中的TiN和钨形成触点，即漏极触点88，其向下延伸到漏极区52并与该漏极区进行电接触；源极触点90，其向下延伸到源极区40并与该源极区进行电接触；源极触点92，其向下延伸到源极区40L并与该源极区进行电接触；以及漏极触点94，其向下延伸到漏极区52L并与该漏极区进行电接触。最终结构示于图2O中。可以执行进一步的接触处理以进一步延伸和路由相应的源极触点和漏极触点88/90/92/94，以及按需形成多晶条带46a/46b的其它触点。
图3示出了在存储器单元区域MCA中的鳍片10a之一上形成的一对存储器单元100，但是应当理解，附加对的存储器单元端对端地形成在每个鳍片10a上。鳍片10a中的每个鳍片(以及逻辑器件区域LDA中的鳍片10b)包括向上延伸并终止于顶表面10e的一对相对的侧表面10c和10d(参见图4)。每个存储器单元100包括源极区40和漏极区52，其在它们之间限定半导体衬底的沟道区96。沟道区96沿着鳍片10a的侧表面10c/10d和顶表面10e在源极区40与漏极区52之间延伸。多晶块30a是环绕侧表面10c/10d和顶表面10e并与该侧表面和该顶表面隔离的浮栅(即，浮栅30a沿鳍片10a的侧表面10c/10d和顶表面10e延伸并与该鳍片的该侧表面和该顶表面隔离)，以用于控制沟道区96的第一部分的传导性，如图4最佳示出。字线栅46wl是多晶条带46b的环绕鳍片10a的侧表面10c/10d和顶表面10e并与该鳍片的该侧表面和该顶表面隔离的部分(即，字线栅46wl沿鳍片10a的侧表面10c/10d和顶表面10e延伸并与该鳍片的该侧表面和该顶表面隔离)，以用于控制沟道区96的第二部分的传导性，如图5最佳示出。字线栅46wl上的硅化物72增加传导性。擦除栅46eg是多晶条带46a的环绕鳍片10a的源极区40并与该鳍片的该源极区隔离的部分(即，擦除栅46eg沿鳍片10a的侧表面10c/10d和顶表面10e延伸并与该鳍片的该侧表面和该顶表面隔离)，如图6最佳示出。控制栅36cg是多晶条带36的设置在浮栅30a上方并与该浮栅隔离的部分(即，第一连续条带的导电材料)。图3进一步示出了漏极触点88和漏极触点90(向下延伸并与相应外延层部分54接触)。
图7示出了在逻辑器件区域LDA中的逻辑鳍片10b之一上形成的逻辑器件102，其包括逻辑源极区40L和逻辑漏极区52L，它们在其之间限定半导体衬底的逻辑沟道区98。逻辑沟道区98沿着鳍片10b的侧表面10c/10d和顶表面10e(如图8最佳示出)在逻辑源极区40L与逻辑漏极区52L之间延伸。逻辑栅104是TiN层64和钨层66的环绕逻辑鳍片10b的侧表面10c/10d和顶表面10e(并由氧化物层60和高K材料层62隔离)的(总共)部分，用于控制逻辑沟道区98的传导性，如图8最佳示出。优选地，多个逻辑器件102并行操作。具体地，如图7至图8所示，八个相邻鳍片10b上的八个逻辑器件102并联连接(即，用于八个逻辑器件的逻辑栅104形成为连续条带的导电材料(即，第二连续条带的导电材料)，即，TiN层64和钨层66，单个源极触点92(向下延伸并与相应外延层部分54接触)连接到八个逻辑器件102的八个逻辑源极区40L，并且单个漏极触点94(向下延伸并与相应外延层部分54接触)连接到八个逻辑器件102的八个逻辑漏极区52L)。八个逻辑器件同时地并行操作，以提供由仅形成在单个逻辑鳍片10b上的单个逻辑器件102供应的操作电流的八倍操作电流。然而，一起并行操作的逻辑器件102的数量可以是任何数目(两个或更多个)，和/或单个的逻辑器件102可以各自单独地操作，这取决于所需的来自逻辑器件的操作电流。另外，逻辑鳍片10b中的一个上的逻辑器件102的总数、逻辑鳍片10b的总数以及逻辑器件区域LDA中的逻辑器件102的总数可以是变化的。对“逻辑”鳍片、“逻辑”源极区、“逻辑”漏极区、“逻辑”沟道区的标引非限制地仅意味着这些元件处于逻辑器件区域LDA中并且与存储器单元区域MCA中类似的元件不同。
图9示出了存储器单元区域MCA中的存储器单元的鳍片间距和控制栅配置。鳍片10a彼此平行(即，各自具有平行于第一方向(诸如列方向)的长度)。对于各个鳍片对FPn，其两个鳍片10a彼此相邻(即，在两者间没有中间鳍片)，并且以距离D1与彼此间隔开。然而，从一个鳍片对FPn到相邻鳍片对FPn的鳍片间距为距离D2，其大于距离D1。具体地，图9示出了鳍片对FP1的以距离D1(即，第一距离)隔开的第一和第二鳍片10a(从左到右)，以及鳍片对FP2的以距离D1(即，第二距离)隔开的第三和第四鳍片10a(从左到右)，其中第一距离和第二距离彼此相等。第二鳍片和第三鳍片以距离D2(即，第三距离)隔开，该距离大于第一距离和第二距离D1。另外，多晶条带36具有部分36a，其向下延伸并且设置在两个相邻鳍片对FPn的浮栅30a之间，但是此类部分没有向下延伸或设置在相同鳍片对FPn的鳍片10a之间的。这意味着针对任意一个鳍片对FPn的两个浮栅30a更靠近在一起，并且两者间不具有任何控制栅部分36a，而两个相邻鳍片对FPn的任意两个浮栅30a间隔更远，并且两者间具有多晶条带部分36a。这种配置导致增强相同鳍片对FPn的两个浮栅30a之间的电容耦合，因为更靠近并且多晶条带36中没有一个部分设置在两者间，同时使不同但相邻的鳍片对FPn的浮栅30a之间的电容耦合最小化，因为距离较远并且多晶条带36的部分36a设置在两者间。
带有相同鳍片对FPn的浮栅之间的电容耦合可用于微调编程。例如，在图9编程鳍片对FP1的左手浮栅30a中(即，在所编程的存储单元100p中)，控制栅36cg可用于实现大部分编程操作。然后，可以使用来自鳍片对FP1的右手浮栅30a的电容耦合(即，在调谐存储器单元100t中)来微调鳍片对FP1的左手浮栅30a的编程(所编程的存储单元100p)，同时不干扰鳍片对FP2中浮栅30a的编程状态或操作。这种类型的编程微调有许多可能的应用。具体地，当使用存储器单元存储人工神经网络的权重时，调谐准确度是至关重要的。对于使用传统存储器编程/擦除方法进行权重调谐来说，比单个元电荷更好的精度是困难的或不可能的。由于各个元电荷的效应增加，在先进的技术节点中缩放存储器单元几何结构大大降低了调谐准确性。
使用浮栅到浮栅电容耦合作为微调编程机制可以改善权重编程准确性。电容耦合不限于加权电荷存储元件(即浮栅)的单个元电荷。从相邻存储器单元(即，调谐存储器单元100t)到所编程的存储器单元(即，所编程的存储单元100p)的电容耦合不必导致所编程的存储单元上离散的电势变化。使用来自相邻浮栅的电容耦合来微调所编程的存储单元的编程，在存储器单元编程调谐中提供更精细的分辨率。从相邻调谐存储器单元转移或移除的元电荷将改变所编程的存储单元的编程值，其与两个存储器单元之间的电容耦合成比例。对所编程的存储单元的改变将比元电荷变化小得多。因此，通过对浮栅电压耦合和/或到相邻调谐存储器单元的电荷转移速率的过程调整，可以将编程调谐的分辨率和最终准确性调整到期望的水平。
图10A至10C和图11示出了另选实施方案，其中存储器单元源极区沿在行方向延伸的鳍片形成为连续源极线。该过程开始于与图2B所示相同的结构，除了形成与沟槽20正交并延伸跨过该沟槽的附加沟槽。然后，在执行上文关于图2C所述的步骤之后，形成以与在存储器单元区域MCA中的鳍片10a正交的方式延伸的附加源极鳍片10f，如图10A所示。在执行上文关于图2D所述的步骤之后，所得结构示于图10B中，其中源极鳍片10f以正交的方式穿过鳍片10。在执行上文关于图2E所述的步骤之后，所得结构示于图10C中，其中随后形成的元件(例如多晶条带30)以类似的方式形成但遍历源极鳍片10f。执行上文关于图2F至图2O所述的其余步骤以完成存储器单元100和逻辑器件102的形成。在图11中示出了另选实施方案中存储器单元100的最终布局，并且与图2A至图2O的实施方案中存储器单元100的布局相同，除了连续源极线40a沿源极鳍片10f延伸，其中各个存储器单元的源极区40形成在鳍片10a和源极鳍片10f的交点处的鳍片10a中。
另选实施方案是有利的，因为连续源极线40a延伸跨过相邻单元(在行方向上)之间的隔离区，允许将单元缩放到较小尺寸，因为这种配置避免了针对每对存储器单元形成源极线触点的需要。相反，沿源极鳍片10f延伸的连续源极线40a可通过周期性条带触点(例如，每32或64列)电连接到条带。通过每32或64列具有触点而不是每列具有一个触点，存储器单元的尺寸以及因此存储器单元的存储器阵列可以显著减小。
应当理解，本发明不限于上述和本文所示的一个或多个实施方案。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所受权利要求保护的精确次序实行，而是以允许本发明的存储器单元和逻辑器件的适当形成的任何次序(除非存在对任何次序的明确描绘的限制)来实行。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在……上方”和“在……上”均包括性地包括“直接在……上”(之间没有设置中间材料、元件或空间)和“间接在……上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电耦合到”包括“被直接电耦合到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电耦合到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (18)

1.一种存储器设备，包括：
半导体衬底，所述半导体衬底具有上表面，所述上表面带有多个向上延伸的鳍片，其中所述鳍片中的每个鳍片包括终止于顶表面中的相对的侧表面；
所述多个鳍片中的每个鳍片包括形成于其上的存储器单元，所述存储器单元包括：
源极区和漏极区，所述源极区和所述漏极区在所述鳍片中间隔开，其中所述鳍片的沟道区沿所述鳍片的所述相对的侧表面和所述顶表面在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅沿所述沟道区的第一部分延伸，其中所述浮栅环绕所述鳍片，使得所述浮栅沿所述鳍片的所述相对的侧表面和所述顶表面延伸并与所述鳍片的所述相对的侧表面和所述顶表面隔离，
字线栅，所述字线栅沿所述沟道区的第二部分延伸，其中所述字线栅环绕所述鳍片，使得所述字线栅沿所述鳍片的所述相对的侧表面和所述顶表面延伸并与所述鳍片的所述相对的侧表面和所述顶表面隔离，
控制栅，所述控制栅设置在所述浮栅上方并与所述浮栅隔离，和
擦除栅，所述擦除栅设置在所述源极区上方并与所述源极区隔离；
其中：
所述控制栅是第一连续条带的导电材料；
所述多个鳍片中的第一鳍片、第二鳍片、第三鳍片和第四鳍片各自具有平行于第一方向的长度；
所述第一鳍片和所述第二鳍片彼此相邻，并且以第一距离间隔开；
所述第三鳍片和所述第四鳍片彼此相邻，并且以第二距离间隔开；
所述第二鳍片和所述第三鳍片彼此相邻，并且以第三距离间隔开；并且
所述第一连续条带的导电材料包括设置在所述第二鳍片和所述第三鳍片之间的部分，但是所述第一连续条带的导电材料中没有一个部分设置在所述第一鳍片和所述第二鳍片之间，并且所述第一连续条带的导电材料中没有一个部分设置在所述第三鳍片和所述第四鳍片之间。
2.根据权利要求1所述的存储器设备，其中所述第一连续条带的导电材料的设置在所述第二鳍片和所述第三鳍片之间的所述部分设置在环绕所述第二鳍片的所述浮栅和环绕所述第三鳍片的所述浮栅之间。
3.根据权利要求2所述的存储器设备，其中所述第一连续条带的导电材料中没有一个部分设置在环绕所述第一鳍片的所述浮栅和环绕所述第二鳍片的所述浮栅之间，并且其中所述第一连续条带的导电材料中没有一个部分设置在环绕所述第三鳍片的所述浮栅和环绕所述第四鳍片的所述浮栅之间。
4.根据权利要求1所述的存储器设备，其中所述第三距离大于所述第一距离和所述第二距离。
5.根据权利要求4所述的存储器设备，其中所述第一距离和所述第二距离彼此相等。
6.根据权利要求1所述的存储器设备，其中所述擦除栅中的每个擦除栅环绕所述鳍片中的一个鳍片，使得所述擦除栅沿所述一个鳍片的所述相对的侧表面和所述顶表面延伸并与所述一个鳍片的所述相对的侧表面和所述顶表面隔离。
7.根据权利要求1所述的存储器设备，进一步包括：
所述半导体衬底上表面的多个向上延伸的逻辑鳍片，其中所述逻辑鳍片中的每个逻辑鳍片包括终止于顶表面中的相对的侧表面；并且
所述多个逻辑鳍片中的每个逻辑鳍片包括形成于其上的逻辑器件，所述逻辑器件包括：
在所述逻辑鳍片中的间隔开的逻辑源极区和逻辑漏极区，
其中所述逻辑鳍片的逻辑沟道区沿所述逻辑鳍片的所述相对的侧表面和所述顶表面在所述逻辑源极区和所述逻辑漏极区之间延伸，以及
沿所述逻辑沟道区延伸的逻辑栅，其中所述逻辑栅环绕所述逻辑鳍片，使得所述逻辑栅沿所述逻辑鳍片的所述相对的侧表面和所述顶表面延伸并与所述逻辑鳍片的所述相对的侧表面和所述顶表面隔离。
8.根据权利要求7所述的存储器设备，其中所述逻辑栅是第二连续条带的导电材料。
9.根据权利要求1所述的存储器设备，进一步包括：
所述半导体衬底上表面的向上延伸的源极鳍片，其中：
所述源极鳍片包括终止于顶表面中的相对的侧表面，
所述源极鳍片具有平行于与所述第一方向正交的第二方向的长度，
所述源极鳍片与所述第一鳍片、所述第二鳍片、所述第三鳍片和所述第四鳍片相交，并且
所述源极区中的每个源极区形成于所述源极鳍片和所述第一鳍片、所述第二鳍片、所述第三鳍片和所述第四鳍片中的一个鳍片的交点处。
10.一种形成存储器设备的方法，所述方法包括：
形成多个从半导体衬底的上表面向上延伸的鳍片，其中所述鳍片中的每个鳍片包括终止于顶表面中的相对的侧表面；以及
在所述多个鳍片中的每一个鳍片上形成存储器单元，其中所述在所述鳍片中的一个鳍片上形成每一存储器单元包括：
形成在所述鳍片中的间隔开的源极区和漏极区，其中所述鳍片的沟道区沿所述鳍片的所述相对的侧表面和所述顶表面在所述源极区和所述漏极区之间延伸，
形成沿所述沟道区的第一部分延伸的浮栅，其中所述浮栅环绕所述鳍片，使得所述浮栅沿所述鳍片的所述相对的侧表面和所述顶表面延伸并与所述鳍片的所述相对的侧表面和所述顶表面隔离，
形成沿所述沟道区的第二部分延伸的字线栅，其中所述字线栅环绕所述鳍片，使得所述字线栅沿所述鳍片的所述相对的侧表面和所述顶表面延伸并与所述鳍片的所述相对的侧表面和所述顶表面隔离，
形成设置在所述浮栅上方并与所述浮栅隔离的控制栅，以及
形成设置在所述源极区上方并与所述源极区隔离的擦除栅；
其中：
所述控制栅是第一连续条带的导电材料；
所述多个鳍片中的第一鳍片、第二鳍片、第三鳍片和第四鳍片各自具有平行于第一方向的长度；
所述第一鳍片和所述第二鳍片彼此相邻，并且以第一距离间隔开；
所述第三鳍片和所述第四鳍片彼此相邻，并且以第二距离间隔开；
所述第二鳍片和所述第三鳍片彼此相邻，并且以第三距离间隔开；并且
所述第一连续条带的导电材料包括设置在所述第二鳍片和所述第三鳍片之间的部分，但是所述第一连续条带的导电材料中没有一个部分设置在所述第一鳍片和所述第二鳍片之间，并且所述第一连续条带的导电材料中没有一个部分设置在所述第三鳍片和所述第四鳍片之间。
11.根据权利要求10所述的方法，其中所述第一连续条带的导电材料的设置在所述第二鳍片和所述第三鳍片之间的所述部分设置在环绕所述第二鳍片的所述浮栅和环绕所述第三鳍片的所述浮栅之间。
12.根据权利要求11所述的方法，其中所述第一连续条带的导电材料中没有一个部分设置在环绕所述第一鳍片的所述浮栅和环绕所述第二鳍片的所述浮栅之间，并且其中所述第一连续条带的导电材料中没有一个部分设置在环绕所述第三鳍片的所述浮栅和环绕所述第四鳍片的所述浮栅之间。
13.根据权利要求10所述的方法，其中所述第三距离大于所述第一距离和所述第二距离。
14.根据权利要求13所述的方法，其中所述第一距离和所述第二距离彼此相等。
15.根据权利要求10所述的方法，其中所述擦除栅中的每个擦除栅环绕所述鳍片中的一个鳍片，使得所述擦除栅沿所述一个鳍片的所述相对的侧表面和所述顶表面延伸并与所述一个鳍片的所述相对的侧表面和所述顶表面隔离。
16.根据权利要求10所述的方法，进一步包括：
形成所述半导体衬底上表面的多个向上延伸的逻辑鳍片，其中所述逻辑鳍片中的每个逻辑鳍片包括终止于顶表面中的相对的侧表面；以及
在所述多个逻辑鳍片中的每一个逻辑鳍片上形成逻辑器件，其中所述在所述逻辑鳍片中的一个逻辑鳍片上形成每一逻辑器件包括：
形成在所述逻辑鳍片中的间隔开的逻辑源极区和逻辑漏极区，其中所述逻辑鳍片的逻辑沟道区沿所述逻辑鳍片的所述相对的侧表面和所述顶表面在所述逻辑源极区和所述逻辑漏极区之间延伸，以及
形成沿所述逻辑沟道区延伸的逻辑栅，其中所述逻辑栅环绕所述逻辑鳍片，使得所述逻辑栅沿所述逻辑鳍片的所述相对的侧表面和所述顶表面延伸并与所述逻辑鳍片的所述相对的侧表面和所述顶表面隔离。
17.根据权利要求16所述的方法，其中所述逻辑栅是第二连续条带的导电材料。
18.根据权利要求10所述的方法，进一步包括：
形成所述半导体衬底上表面的向上延伸的源极鳍片，其中：
所述源极鳍片包括终止于顶表面中的相对的侧表面，
所述源极鳍片具有平行于与所述第一方向正交的第二方向的长度，
所述源极鳍片与所述第一鳍片、所述第二鳍片、所述第三鳍片和所述第四鳍片相交，并且
所述源极区中的每个源极区形成于所述源极鳍片和所述第一鳍片、所述第二鳍片、所述第三鳍片和所述第四鳍片中的一个鳍片的交点处。
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