KR101759805B1 - 단일 폴리 층을 갖는 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자가 정렬 방법 - Google Patents
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Abstract
반도체 메모리 셀을 형성하는 방법은 동일한 폴리 층으로부터 플로팅 게이트 및 제어 게이트를 형성하는 것을 포함한다. 절연, 도전성, 및 제2 절연 물질의 층들이 기판 위에 형성된다. 도전성 층에 이르기까지 연장되고 이를 노출시키는 트렌치가 제2 절연 물질에 형성된다. 도전성 층의 일부를 노출시키는 트렌치의 하부에서 작고 한정된 갭에 의해 분리되는 스페이서들이 트렌치에 형성된다. 이어서, 갭을 통해 이방성 에칭을 수행함으로써 도전성 층의 노출된 부분을 통과해서 트렌치가 형성된다. 제3 절연 물질로 트렌치를 채운다. 도전성 층의 선택된 부분이 제거되어, 제3 절연 물질에 의해 분리되는 그의 두 개의 블록들을 남겨두게 된다.
Description
본 발명은 반도체 메모리 셀을 형성하는 자가 정렬 방법에 관한 것이다.
플로팅 게이트(floating gate)를 사용하여 그 위에 전하를 저장하는 비휘발성 반도체 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이는 당행 기술 분야에 잘 알려져 있다. 일반적으로, 그러한 플로팅 게이트 메모리 셀들은 스플릿 게이트 타입(split gate type) 또는 스택 게이트 타입(stacked gate type)이 있다.
반도체 플로팅 게이트 메모리 셀 어레이의 제조 가능성이 직면한 문제들 중 하나는 소스, 드레인, 제어 게이트, 및 플로팅 게이트와 같은 다양한 구성요소들의 정렬이다. 반도체 처리의 집적의 설계 규칙(design rule)이 감소함에 따라, 가장 작은 리소그래피 피처가 줄어들고, 정밀한 정렬에 대한 필요성이 더욱 중요해졌다. 다양한 부분들의 정렬은 또한 반도체 제품의 제조 수율을 결정한다.
자가 정렬은 당해 기술 분야에 잘 알려져 있다. 자가 정렬은 해당 단계 처리 시에 피처들이 서로에 맞춰 자동으로 정렬되도록 하나 이상의 물질들과 관련된 하나 이상의 단계들을 처리하는 동작을 지칭한다. 따라서, 본 발명은 스플릿 게이트 타입의 반도체 메모리 어레이의 제조에 자가 정렬의 기술을 이용한다.
단일 웨이퍼 상에서의 메모리 셀들의 개수를 최대로 하기 위해 메모리 셀 어레이의 크기를 축소시키기 위한 꾸준한 필요성이 존재한다. 기판 위에 서로 측방향으로 인접하게 제어 게이트 및 플로팅 게이트를 형성하기 위해서 스플릿 게이트 타입 메모리 셀을 형성하는 것이 잘 알려져 있다. 그러나, 플로팅 게이트 및 제어 게이트를 형성하는 데에는 일반적으로 별도의 게이트 형성 공정이 이용된다. 별도의 형성 공정은 추가적인 포토리소그래피 마스크 및 마스킹 단계를 필요로 한다. 또한, 메모리 셀들의 크기가 축소됨에 따라, 두 개의 게이트를 서로에 맞춰 정렬하는 것뿐만 아니라 두 개의 게이트를 서로 분리시키는 절연 층의 두께를 정교하게 제어하는 것은 점점 더 어려워지고 있다.
스플릿 게이트, 비휘발성 메모리 셀에 대해 플로팅 게이트 및 제어 게이트를 형성함에 있어서 향상된 기술이 필요하다.
스플릿 게이트, 비휘발성 메모리 셀을 형성하는 방법은, 기판 상에 물질의 제1 절연 층을 형성하는 단계; 제1 절연 층 상에 물질의 도전성 층을 형성하는 단계; 도전성 층 상에 물질의 제2 절연 층을 형성하는 단계; 도전성 층까지 연장되고 이를 노출시키는 제1 트렌치를 제2 절연 층 내에 형성하는 단계; 도전성 층의 일부를 노출시키는 제1 트렌치의 하부에서 갭에 의해 분리되는 스페이서들을 제1 트렌치 내에 형성하는 단계; 갭을 통해 이방성 에칭을 수행함으로써 도전성 층을 통과해서 제2 트렌치를 형성하는 단계; 제2 트렌치에 의해 서로 분리되는 물질의 도전성 층의 제1 블록과 제2 블록을 남겨두는 방식으로 도전성 층의 일부를 선택적으로 제거하는 단계; 제2 트렌치를 절연 물질로 채우는 단계; 및 기판 내의 이격된 제1 및 제2 영역 - 제1 영역과 제2 영역 사이의 기판에 채널 영역이 있고, 제1 영역 및 제2 영역은 제1 도전성 타입을 갖고, 채널 영역은 제1 도전성 타입과는 상이한 제2 도전성 타입을 갖고, 채널 영역은 제1 블록 아래의 제1 부분 및 제2 블록 아래의 제2 부분을 포함함 - 을 형성하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 특허청구범위, 및 첨부된 도면의 검토에 의해 명확해질 것이다.
도 1a는 분리 영역을 형성하는 데 사용되는 반도체 기판의 평면도이다.
도 1b는 절연 및 액티브 영역을 형성하는 초기 처리 단계를 보여주는, 라인 1B-1B를 따라 취한 구조의 단면도이다.
도 1c는 절연 및 액티브 영역을 형성함에 있어서 다음 단계를 보여주는, 구조의 평면도이다.
도 1d는 구조 내에 형성된 절연 트렌치를 보여주는, 라인 1D-1D를 따라 취한 도 1c의 구조의 단면도이다.
도 1e는 절연 트렌치 내의 물질의 절연 블록의 형성을 보여주는, 도 1d의 구조의 단면도이다.
도 1f는 분리 영역의 최종 구조를 보여주는, 도 1e의 구조의 단면도이다.
도 2a 내지 도 2h는 플로팅 게이트 메모리 셀들의 비휘발성 메모리 어레이의 형성에 있어서 반도체 구조의 처리의 단계들을 순차적으로 보여주는, 라인 2A-2A를 따라 취한 도 1f의 반도체 구조의 단면도이다.
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도 2a 내지 도 2h는 플로팅 게이트 메모리 셀들의 비휘발성 메모리 어레이의 형성에 있어서 반도체 구조의 처리의 단계들을 순차적으로 보여주는, 라인 2A-2A를 따라 취한 도 1f의 반도체 구조의 단면도이다.
비휘발성 메모리 디바이스를 형성하는 방법이 도 1a 내지 도 1f 및 도 2a 내지 도 2h에 도시된다. 방법은 바람직하게는 P형이고 당해 기술 분야에 잘 알려져 있는 반도체 기판(10)으로 시작한다.
분리 영역 형성
도 1a 내지 도 1f는 기판 상에 분리 영역을 형성하는 잘 알려진 STI 방법을 도시한다. 도 1a를 참조하면, 바람직하게는 P형이고 당해 기술 분야에 잘 알려져 있는 반도체 기판(10)(또는 그것의 반도체 웰)의 평면도가 도시되어 있다. 물질의 제1 층(12) 및 제2 층(14)이 기판 상에 형성된다(예컨대, 성장되거나 또는 증착된다). 예를 들어, 제1 층(12)은 산화 또는 산화물 증착(예컨대, 화학 기상 증착 또는 CVD)과 같은 임의의 잘 알려진 기술에 의해 기판(10) 상에 형성된 이산화규소(이하, "산화물")일 수 있다. 질소 도핑된 산화물 또는 다른 절연 유전체가 또한 사용될 수 있다. 제2 층(14)은 바람직하게는 CVD 또는 PECVD에 의해 산화물 층(12) 위에 형성된 질화규소(이하, "질화물")일 수 있다. 도 1b는 그 결과 구조의 단면을 도시한다.
일단 제1 층 및 제2 층(12, 14)이 형성되었으면, 적합한 포토레지스트 물질(16)이 질화물 층(14) 상에 적용되고, 마스킹 단계가 수행되어 도 1c에 도시된 바와 같이, Y 또는 열 방향으로 연장(extend)된 소정 영역들(스트라이프들(18))로부터 포토레지스트 물질을 선택적으로 제거하도록 한다. 포토레지스트 물질(16)이 제거되는 곳에, 노출된 질화물 층(14) 및 산화물 층(12)이 상기 구조에 트렌치(20)를 형성하도록 표준 에칭 기술(즉, 이방성 질화물 및 산화물/유전체 에칭 공정)을 이용하여 스트라이프(18)에서 에칭된다. 인접한 스트라이프들(18) 간의 거리 W는 이용된 공정의 최소 리소그래피 피처만큼 작을 수 있다. 그리고 나서, 도 1d에 도시된 바와 같이, 실리콘 에칭 공정을 이용하여 트렌치(20)를 규소 기판(10) 내에 이르기까지 연장하도록 한다. 포토레지스트(16)가 제거되지 않는 곳에, 질화물 층(14) 및 산화물 층(12)이 유지된다. 도 1d에 도시된 그 결과 구조는 이제 분리 영역(24)과 인터레이싱(interlacing)된 액티브 영역(22)을 규정한다.
상기 구조는 나아가 남은 포토레지스트(16)를 제거하도록 구조물이 추가로 처리된다. 그리고 나서, 두꺼운 산화물 층을 증착시킴으로써 이산화규소와 같은 절연 물질이 트렌치(20) 내에 형성되고, 이어서 도 1e에 도시된 바와 같이, 트렌치(20) 내의 산화물 블록(26)을 제외한 산화물 층을 제거하도록 (에칭 스톱(etching stop)으로서 질화물 층(14)을 사용하여) 트렌치(20)에서 산화물 블록(26)을 제외하고 산화물 층을 제거하도록 화학적 기계적 폴리싱(Chemical-Mechanical-Polishing: CMP) 에칭이 이어진다. 그리고 나서, 남은 질화물 층 및 산화물 층(14, 12)이 질화물/산화물 에칭 공정을 이용하여 제거되어, 도 1f에 도시된 바와 같이 분리 영역(24)을 따라 연장되는 STI 산화물 블록(26)을 남겨둔다.
전술된 STI 절연 방법은 분리 영역(24)을 형성하는 바람직한 방법이다. 그러나, 잘 알려진 LOCOS 절연 방법(예컨대, 리세스(recessed) LOCOS, 폴리 버퍼 LOCOS 등)이 대안적으로 이용될 수 있는데, 여기서 트렌치(20)는 기판 내로 연장되지 않을 수 있고, 절연 물질이 스트라이프 영역(18)에서 기판 표면의 노출된 부분 상에 형성될 수 있다(예컨대, 성장될 수 있다). 도 1a 내지 도 1f는 기판의 메모리 셀 어레이 영역을 도시하는데, 여기에서 메모리 셀들의 열이 분리 영역(24)에 의해 분리되는 액티브 영역들(22) 내에 형성될 것이다.
메모리 셀 형성
도 1f에 도시된 구조는 나아가 비휘발성 메모리 셀들을 형성하기 위해 다음과 같이 처리된다. 도 2a 내지 도 2h는 다음 처리 단계가 수행될 때 (도 1c 및 도 1f에 도시된 바와 같은 라인 2A-2A를 따라) 도 1f의 그것과 직교하는 시점에서 본 액티브 영역(22)에서의 상기 구조의 단면도를 도시한다. 도 2a에 도시된 바와 같이, 깊은 소스 접합을 형성하기 위하여 기존의 주입 공정을 이용하여 기판(10) 내에 N형 물질을 주입함으로써 NWEL 영역(30)(P형 트랜지스터에 대한 로직 웰 영역)이 형성된다. 기판의 표면 아래에 메모리 웰(32)을 규정하는데 MWEL 마스킹 및 주입 공정이 수행된다. 절연 층(34)(바람직하게는, 산화물)이 (예컨대, 증착 또는 열 산화 성장에 의해) 기판(10) 위에 형성된다. 층(34)에 대한 비제한의 예시적인 두께는 80 내지 200 Å이다. 폴리실리콘(이하, "폴리")의 층(36)이 (예컨대, 폴리 증착에 의해) 산화물 층(34) 위에 형성된다. 그 결과 구조가 도 2b에 도시된다.
절연 층(38)(예컨대, 질화물)이 (예컨대, 질화물 증착에 의해) 폴리 층(36) 위에 형성된다. 다음으로 포토리소그래피 에칭 공정이 수행되는데, 여기서 적합한 포토레지스트 물질이 질화물 층(38) 위에 적용되며, 포토레지스트 물질을 선택적으로 제거하고 질화물 층(38)의 소정 부분을 선택적으로 노출시키기 위해서 마스킹 단계가 수행된다. 그리고 나서, 이방성 질화물 에칭이 수행되어, 질화물 층(38)의 노출된 부분을 제거하고 이에 따라 폴리 층(36)까지 연장되고 이를 선택적으로 노출시키는 트렌치(40)를 생성한다. 그 결과 구조가 도 2c에 도시된다.
그리고 나서, 절연 물질의 층(42)이 도 2d에 도시된 바와 같이, 상기 구조 위에(즉, 질화물 층(38) 상에, 그리고 트렌치(40)를 채우면서) 형성된다. 바람직하게는, 층(42)은 산화물이다. 그리고 나서, 산화물 이방성 에칭이 이용되어, 트렌치(40)의 측벽을 따른 물질의 스페이서들(44)을 제외한 산화물(42)을 제거한다. 스페이서들의 형성은 당해 기술 분야에 잘 알려져 있고, 상기 구조의 윤곽 위에 물질을 증착시키는 것을 수반하고, 뒤이어 이방성 에칭 공정이 이어지고, 이에 의해 물질이 구조의 수평 표면으로부터 제거되는 한편, 물질은 구조의 (둥근 상부 표면을 갖는) 상기 구조의 수직 방향의 표면 상에 대부분 온전히 남아 있게 된다. 스페이서들(44)은 이들이 폴리 층(36)의 상부 표면에서 작지만 명확한 갭(46)에 의해 분리되도록 형성된다. 비제한적인 예로서, 갭(46)의 폭은 150 내지 2000 A일 수 있다. 그 결과 구조가 도 2e에 도시된다.
갭(46) 아래의 폴리 층(36)의 노출된 부분을 제거하기 위해서 산화물의 선택성이 매우 높은 폴리 에칭이 수행되고, 도 2f에 도시된 바와 같이, 폴리 층(36)을 통과해서 산화물 층(34)까지 연장되는 트렌치(48)가 생성된다. 트렌치(48)는 갭(46)과 대략 동일한 폭을 갖는다. 도 2g에 도시된 바와 같이, 층(38)을 제거하기 위해서 질화물 에칭이 이용되고 스페이서들(44)을 제거하기 위해서 산화물 에칭이 이용된다.
그리고 나서, 폴리 블록(50, 52)을 남기면서 폴리 층(36)의 부분을 제거하는데 리소그래피 폴리 에칭이 이용된다. 폴리 블록(52, 50)에 인접한 기판(10) 내에 N형 제1(소스) 영역(54) 및 제2(드레인) 영역(56)을 형성하도록 적합한 이온 주입(및 가능한 어닐링)이 수행된다. 절연 스페이서들(58)(예컨대, 산화물)이 산화물 증착 및 에칭 공정에 의해 폴리 블록(50/52)에 측방향으로 인접하게 그리고 그에 이웃하게 형성되는데, 이것은 또한 산화물로 트렌치(48)를 채워서 폴리 블록(50/52) 사이에 얇은 산화물 절연 층(59)을 형성한다. 그 결과의 메모리 셀 구조가 도 2h에 도시된다. 도 2h의 메모리 셀 구조의 추가 처리는 절연 및 콘택트 형성을 포함할 수 있는데, 이는 당해 기술 분야에 잘 알려져 있고, 본 명세서에 추가로 기술되지 않는다.
도 2h에 도시된 바와 같이, 전술된 공정은 소스 및 드레인 영역을 각각 구성하는 제1 및 제2 영역(54, 56)을 갖는 메모리 셀을 형성한다(그러나, 당업자는 소스 및 드레인이 동작 동안에 스위칭될 수 있음을 알고 있다). 폴리 블록(52)은 플로팅 게이트를 구성하고, 폴리 블록(50)은 제어 게이트를 구성한다.
채널 영역(60)이 소스 및 드레인(54, 56) 사이의 기판(10)의 표면 부분에 규정된다. 게이트(50, 52)의 서로간의 정렬에 대한 제어가 더 뛰어날 뿐 아니라, 이들 사이에서의 절연 층(59)의 두께의 제어가 더 뛰어나기 때문에, 동일한 폴리 층으로부터 플로팅 및 제어 게이트(50, 52)를 형성하고, 게이트(50, 52) 사이에 얇은 절연 층(59)을 형성하는 전술된 방법이 유리하다. 또한, 층(59)의 두께는 메모리 셀을 제조하는 데 이용되는 리소그래피 공정의 기하구조보다 더 작을 수 있다. 상기 방법은 동일한 칩 상에 관련 로직을 제조하는 데 이용되는 공정과 호환될 수 있으며, 다른 메모리 셀 형성 방법에 비해 필요한 리소그래피 마스크의 개수를 감소시킨다.
단일 메모리 셀의 형성이 도면에 도시되고 전술되지만, 당업자라면 그러한 셀들의 어레이가 전술된 방법으로 동일한 웨이퍼 상에서 동시에 형성되고, 사실상 드레인 영역 또는 소스 영역을 공유하는 쌍으로 형성될 수 있음을 이해할 것이다. 플로팅 게이트(52)는 플로팅 게이트(52) 아래의 채널 영역(60a)의 해당 부분을 제어하고, 제어 게이트(50)는 제어 게이트(50) 아래의 채널 영역(60b)의 해당 부분을 제어한다. 스플릿 셀 메모리 셀들의 동작 및 동작 이론은 미국 특허 제5,572,054호에 기재되어 있으며, 그 개시 내용은 모든 목적을 위해, 그리고 특히 플로팅 게이트 및 제어 게이트를 갖는 비휘발성 메모리 셀, 터널링, 및 이에 의해 형성된 메모리 셀들의 어레이의 동작 및 동작 이론과 관련하여 본 명세서에 참고로 포함된다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어 양쪽 모두는 포괄적으로 "직접적으로 위"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음)와 "간접적으로 위"(그 사이에 중개의 물질들, 요소들 또는 공간이 있음)를 포함함을 알아야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음) 및 "간접적으로 인접한"(그 사이에 중개의 물질들, 요소들 또는 공간이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 그 사이에 어떠한 중개의 물질들/요소들도 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 그 사이에 하나 이상의 중개의 물질들/요소들을 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
본 발명은 전술한, 그리고 본 명세서에 설명된 실시예(들)로 제한되지 않고, 첨부된 특허청구범위의 범위 내에 있는 임의의 및 모든 변형들을 포괄함을 이해할 수 있다. 예를 들어, 본 명세서에서 본 발명에 대해 언급한 것들은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들을 단순히 참조할 수 있다. 전술된 물질, 공정, 및 수치 예는 단지 예시적일 뿐이며, 특허청구범위를 제한하는 것으로 간주되어서는 안 된다. 전술된 방법이 메모리 셀들을 형성하는 데 사용되는 도전성 물질로서 적절하게 도핑된 폴리실리콘의 사용을 기술하지만, 이러한 개시 내용의 문맥 및 첨부된 특허청구범위에서, "폴리실리콘"은 비휘발성 메모리 셀들의 구성요소를 형성하는 데 사용될 수 있는 임의의 적절한 도전성 물질을 나타냄은 당업자에게 명백하다. 추가로, 임의의 적절한 절연체가 이산화규소 또는 질화규소를 대신하여 사용될 수 있다. 또한, 에칭 속성이 이산화규소(또는 임의의 절연체) 또는 폴리실리콘(또는 임의의 전도체)의 것과는 상이한 임의의 적절한 물질이 질화규소를 대신하여 사용될 수 있다. 또한, 특허청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 설명된 또는 청구된 정확한 순서로 수행될 필요가 있는 것은 아니고, 오히려, 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 내부에 N형 영역이 형성되어 있는 P형 기판이 개시되지만, 내부에 P형 영역이 형성되어 있는 N형 기판이 대안적으로 사용될 수 있다. 절연 또는 도전성 물질의 단일 층이 그러한 물질의 다수의 층으로서 형성될 수 있고, 그 역도 가능하다. 도면에서 트렌치(40)의 대향 면들 상에 한 쌍의 스페이서들(44)이 도시되어 있지만, 당업자는 그러한 스페이서들이 연속으로 형성될 수 있고 홀 또는 트렌치에 형성되는 경우에는 서로 연결될 수 있다는 것을 이해할 것이다. 마지막으로, 단일 폴리 층으로부터 두 개의 도전성 게이트를 형성하는 것이 단 두 개의 측방향으로 인접한 게이트를 갖는 메모리 셀과 관련하여 개시되는데, 본 발명은 임의의 두 개의 측방향으로 인접한 게이트에 대해 추가적인 게이트를 갖는 메모리 셀들(예컨대, 선택 게이트 및/또는 소거 게이트를 추가로 포함하는 그들 메모리 셀 구성)에도 동등하게 적용된다.
Claims (8)
- 반도체 메모리 셀을 형성하는 방법으로서,
기판 상에 제1 절연 층을 형성하는 단계;
상기 제1 절연 층 상에 도전성 층을 형성하는 단계;
상기 도전성 층 상에 제2 절연 층을 형성하는 단계;
상기 도전성 층까지 연장되고 이를 노출시키는 제1 트렌치를 상기 제2 절연 층 내에 형성하는 단계;
상기 도전성 층의 일부를 노출시키는 상기 제1 트렌치의 하부에서 갭에 의해 분리되는 스페이서들을 상기 제1 트렌치 내에 형성하는 단계;
상기 갭을 통해 이방성 에칭을 수행함으로써 상기 도전성 층을 통과해서 제2 트렌치를 형성하는 단계;
상기 제2 트렌치를 형성하는 단계 후에, 상기 제2 절연 층 및 상기 스페이서들을 완전히 제거하는 단계;
상기 제2 절연 층 및 상기 스페이서들을 완전히 제거하는 단계 후에, 상기 제2 트렌치에 의해 서로 분리되는 상기 도전성 층의 제1 블록과 제2 블록을 남겨두는 방식으로 상기 도전성 층의 일부를 선택적으로 제거하는 단계;
상기 제2 트렌치를 절연 물질로 채우는 단계; 및
상기 도전성 층의 일부를 선택적으로 제거하는 단계 후에, 상기 기판 내의 이격된 제1 영역 및 제2 영역 - 상기 제1 영역과 제2 영역 사이의 상기 기판에 채널 영역이 있고, 상기 제1 영역 및 상기 제2 영역은 제1 도전성 타입을 갖고, 상기 채널 영역은 상기 제1 도전성 타입과는 상이한 제2 도전성 타입을 갖고, 상기 채널 영역은 상기 제1 블록 아래의 제1 부분 및 상기 제2 블록 아래의 제2 부분을 포함함 - 을 형성하는 단계를 포함하며,
상기 제2 블록의 측방향 에지가 상기 제1 영역의 측방향 에지에 맞춰 정렬되고, 상기 제1 블록의 측방향 에지가 상기 제2 영역의 측방향 에지에 맞춰 정렬되는 방법. - 삭제
- 제1항에 있어서,
상기 기판 내에 제1 도전성 타입 물질을 주입함으로써 상기 기판 내에 웰 영역 - 상기 웰 영역 내에 상기 제1 영역이 형성됨 - 을 형성하는 단계를 더 포함하는 방법. - 제3항에 있어서, 상기 제2 블록의 일부가 상기 웰 영역 위에 배치되는 방법.
- 제1항에 있어서,
상기 채널 영역 아래의 상기 기판 내에 웰 영역을 형성하도록 상기 기판 내에 물질을 주입하는 단계를 더 포함하는 방법. - 제1항에 있어서,
상기 제1 블록에 측방향으로 이웃하게 절연 물질의 스페이서를 형성하는 단계; 및
상기 제2 블록에 측방향으로 이웃하게 절연 물질의 스페이서를 형성하는 단계를 더 포함하는 방법. - 삭제
- 삭제
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