JP2000223594A

JP2000223594A - 不揮発性半導体メモリ

Info

Publication number: JP2000223594A
Application number: JP11022163A
Authority: JP
Inventors: Koichi Yamada; 光一山田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-01-29
Filing date: 1999-01-29
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】第２ゲート電極による第１ゲート電極の選択
制御性能を向上させることにより、信頼性の高い不揮発
性半導体メモリを提供すること。【解決手段】キャリアを蓄積する浮遊ゲート電極２０
と、この浮遊ゲート電極２０を選択するための制御ゲー
ト電極２１と、浮遊ゲート電極２０からキャリアを引き
抜くための消去ゲート電極２２とを備え、浮遊ゲート電
極２０と制御ゲート電極２１とを同一層内に形成すると
共に、基板２の表面に形成された一対のソース・ドレイ
ン領域３，４の間にゲート絶縁膜６を介して形成する。
これにより、浮遊ゲート電極２０の側方から上方にかけ
て形成されていないので、浮遊ゲート電極２０から電子
が飛び出す方向（浮遊ゲート電極２０の角部２０ａが指
向する方向）には制御ゲート電極２１は存在しない。従
って、制御ゲート電極２１の下のゲート絶縁膜６を薄く
することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリに関するものである。

【０００２】

【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭ（Ele
ctrically Erasable and Programmable Read Only Memo
ry）などの不揮発性半導体メモリが注目されている。Ｅ
ＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲート電極に電荷を
蓄積し、電荷の有無による閾値電圧の変化を制御ゲート
電極によって検出することで、データの記憶を行わせる
ようになっている。また、ＥＥＰＲＯＭには、メモリセ
ルアレイ全体でデータの消去を行うか、あるいは、メモ
リセルアレイを任意のブロックに分けてその各ブロック
単位でデータの消去を行うフラッシュＥＥＰＲＯＭがあ
る。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スタックトゲート型とスプリットゲート型に大
きく分類される。

【０００４】スタックトゲート型メモリセルを用いたフ
ラッシュＥＥＰＲＯＭは、データ消去時に浮遊ゲート電
極から電荷を引き抜く際、電荷を過剰に抜き過ぎると、
メモリセルを非導通状態にするための所定の電圧（例え
ば、０Ｖ）を制御ゲート電極に印加したときでも、チャ
ネル領域が導通状態になる。その結果、そのメモリセル
が常に導通状態になり、一対のソース・ドレイン領域間
にセル電流が常時流れて、記憶されたデータの読み出し
が不能になるという問題、いわゆる過剰消去の問題が起
こる。過剰消去を防止するには、消去手順に工夫が必要
で、メモリデバイスの周辺回路で消去手順を制御する
か、またはメモリデバイスの外部回路で消去手順を制御
する必要がある。

【０００５】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。

【０００６】スプリットゲート型メモリセルを用いたフ
ラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０に開示
されている。

【０００７】図１２は、従来のスプリットゲート型メモ
リセル１の断面図である。

【０００８】スプリットゲート型メモリセル１は、ソー
ス・ドレイン領域３，４、チャネル領域５、浮遊ゲート
電極７、制御ゲート電極９から構成されている。

【０００９】ｐ型単結晶シリコン基板２上にｎ型のソー
ス・ドレイン領域３，４が形成されている。ソース・ド
レイン領域３，４に挟まれたチャネル領域５上に、ゲー
ト絶縁膜６を介して浮遊ゲート電極７が形成されてい
る。浮遊ゲート電極７上にＬＯＣＯＳ（Local Oxidatio
n on Silicon）法によって形成された絶縁膜１９および
トンネル絶縁膜８を介して制御ゲート電極９が形成され
ている。絶縁膜１９により、浮遊ゲート電極７の上部の
周辺部分には突起部が形成されている。

【００１０】ここで、制御ゲート電極９の一部は、各絶
縁膜６，８を介してチャネル領域５上に配置され、選択
ゲート１０を構成している。その選択ゲート１０とソー
ス・ドレイン領域３，４とにより、選択トランジスタ１
１が構成される。すなわち、スプリットゲート型メモリ
セル１は、各ゲート電極７，９と各領域３，４から構成
されるトランジスタと、選択トランジスタ１１とが直列
に接続された構成となっている。

【００１１】メモリセルアレイ１５２は、Ｐ型単結晶シ
リコン基板２上に形成された複数のメモリセル１によっ
て構成されている。

【００１２】基板２上の占有面積を小さく抑えることを
目的に、２つのメモリセル１（以下、２つを区別するた
め「１ａ」「１ｂ」と表記する）は、ソース・ドレイン
領域３を共通にし、その共通のソース・ドレイン領域３
に対して浮遊ゲート電極７および制御ゲート電極９が反
転した形で配置されている。

【００１３】基板２上にはフィールド絶縁膜１３が形成
され、そのフィールド絶縁膜１３によって各メモリセル
１間の素子分離が行われている。図１２（ｂ）の縦方向
に配置された各メモリセル１のソース・ドレイン領域３
は共通になっている。また、図１２（ｂ）の縦方向に配
置された各メモリセル１の制御ゲート電極９は共通にな
っており、その制御ゲート電極９によってワード線が形
成されている。また、図１２（ｂ）の横方向に配置され
ている各ドレイン領域４は、ビット線コンタクト１４を
介してビット線（図示略）に接続されている。

【００１４】図１３に、スプリットゲート型メモリセル
１を用いたフラッシュＥＥＰＲＯＭ１５１の全体構成を
示す。

【００１５】メモリセルアレイ１５２は、複数のメモリ
セル１がマトリックス状に配置されて構成されている。
行（ロウ）方向に配列された各メモリセル１の制御ゲー
ト電極９により、共通のワード線ＷＬａ〜ＷＬｚが形成
されている。列（カラム）方向に配列された各メモリセ
ル１のソース・ドレイン領域４は、共通のビット線ＢＬ
ａ〜ＢＬｚに接続されている。

【００１６】奇数番のワード線（ＷＬａ…ＷＬｍ…ＷＬ
ｙ）に接続された各メモリセル１ｂと、偶数番のワード
線（ＷＬｂ…ＷＬｎ…ＷＬｚ）に接続された各メモリセ
ル１ａとはソース・ドレイン領域３を共通にし、その共
通のソース・ドレイン領域３によって各ソース線ＲＳＬ
ａ〜ＲＳＬｍが形成されている。例えば、ワード線ＷＬ
ａに接続された各メモリセル１ｂと、ワード線ＷＬｂに
接続された各メモリセル１ａとはソース・ドレイン領域
３を共通にし、その共通のソース・ドレイン領域３によ
ってソース線ＲＳＬａが形成されている。各ソース線Ｒ
ＳＬａ〜ＲＳＬｍは共通ソース線ＳＬに接続されてい
る。

【００１７】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１５３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１５４に接続されている。

【００１８】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１５５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１５５からアドレスラッチ１５７へ転送される。アドレ
スラッチ１５７でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１５６を介してロウデコー
ダ１５３へ転送され、カラムアドレスはアドレスバッフ
ァ１５６を介してカラムデコーダ１５４へ転送される。

【００１９】ロウデコーダ１５３は、アドレスラッチ１
５７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、その
選択したワード線ＷＬｍの電位を、図１４に示す各動作
モードに対応して制御する。

【００２０】カラムデコーダ１５４は、アドレスラッチ
１５７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍの電位を、図１４に示す各動作モ
ードに対応して制御する。

【００２１】共通ソース線ＳＬはソース線バイアス回路
１６２に接続されている。ソース線バイアス回路１６２
は、共通ソース線ＳＬを介して各ソース線ＲＳＬａ〜Ｒ
ＳＬｍの電位を、図１４に示す各動作モードに対応して
制御する。

【００２２】外部から指定されたデータは、データピン
１５８に入力される。そのデータは、データピン１５８
から入力バッファ１５９を介してカラムデコーダ１５４
へ転送される。カラムデコーダ１５４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。

【００２３】任意のメモリセル１から読み出されたデー
タは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ１５
４を介してセンスアンプ群１６０へ転送される。センス
アンプ群１６０は、数個のセンスアンプ（図示略）から
構成されている。カラムデコーダ１５４は、選択したビ
ット線ＢＬｍと各センスアンプとを接続する。後記する
ように、センスアンプ群１６０で判別されたデータは、
出力バッファ１６１からデータピン１５８を介して外部
へ出力される。

【００２４】尚、上記した各回路（１５３〜１６２）の
動作は制御コア回路１６３によって制御される。

【００２５】次に、フラッシュＥＥＰＲＯＭ１５１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード、スタンバイモード）について、図１４を参照して
説明する。

【００２６】（ａ）消去モード消去モードにおいて、全てのソース線ＲＳＬａ〜ＲＳＬ
ｍおよび全てのビット線ＢＬａ〜ＢＬｚの電位はグラン
ドレベル（＝０Ｖ）に保持される。選択されたワード線
ＷＬｍには１４〜１５Ｖが供給され、それ以外のワード
線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位はグランドレベルにされる。そのため、選択さ
れたワード線ＷＬｍに接続されている各メモリセル１の
制御ゲート電極９は１４〜１５Ｖに持ち上げられる。

【００２７】ところで、ソース・ドレイン領域３および
基板２と浮遊ゲート電極７との間の静電容量と、制御ゲ
ート電極９と浮遊ゲート電極７の間の静電容量とを比べ
ると、前者の方が圧倒的に大きい。そのため、制御ゲー
ト電極９が１４〜１５Ｖ、ソース及びドレインが０Ｖの
場合、制御ゲート電極９と浮遊ゲート電極７の間には高
電界が生じる。その結果、ファウラー−ノルドハイム・
トンネル電流（Fowler-Nordheim Tunnel Current、以
下、ＦＮトンネル電流という）が流れ、浮遊ゲート電極
７中の電子が制御ゲート電極９側へ引き抜かれて、メモ
リセル１に記憶されたデータの消去が行われる。

【００２８】このとき、浮遊ゲート電極７には突起が形
成されているため、浮遊ゲート電極７中の電子は突起か
ら飛び出して制御ゲート電極９側へ移動する。従って、
電子の移動が容易になり、浮遊ゲート電極７中の電子を
効率的に引き抜くことができる。

【００２９】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１に対して行われ
る。

【００３０】尚、複数のワード線ＷＬａ〜ＷＬｚを同時
に選択することにより、その各ワード線に接続されてい
る全てのメモリセル１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１５２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００３１】（ｂ）書き込みモード書き込みモードにおいて、選択されたメモリセル１のド
レイン領域４に接続されているビット線ＢＬｍの電位は
グランドレベルにされ、それ以外のビット線（非選択の
ビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚには４Ｖが
供給される。選択されたメモリセル１の制御ゲート電極
９に接続されているワード線ＷＬｍには２Ｖが供給さ
れ、それ以外のワード線（非選択のワード線）ＷＬａ〜
ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされ
る。全てのソース線ＲＳＬａ〜ＲＳＬｍには１２Ｖが供
給される。

【００３２】ところで、メモリセル１において、選択ト
ランジスタ１１の閾値電圧Ｖｔｈは０．５Ｖである。従
って、選択されたメモリセル１では、ドレイン領域４中
の電子は反転状態のチャネル領域５中へ移動する。その
ため、ソース・ドレイン領域３からソース・ドレイン領
域４に向かってセル電流が流れる。一方、ソース・ドレ
イン領域３に１２Ｖが印加されるため、ソース・ドレイ
ン領域３と浮遊ゲート電極７との間の容量を介したカッ
プリングにより、浮遊ゲート電極７の電位が持ち上げら
れる。そのため、チャネル領域５と浮遊ゲート電極７の
間には高電界が生じる。

【００３３】従って、チャネル領域５中の電子は加速さ
れてホットエレクトロンとなり、浮遊ゲート電極７へ注
入される。その結果、選択されたメモリセル１の浮遊ゲ
ート電極７には電荷が蓄積され、１ビットのデータが書
き込まれて記憶される。

【００３４】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１毎に行うことができる。

【００３５】（ｃ）読み出しモード読み出しモードにおいて、選択されたメモリセル１の制
御ゲート電極９に接続されているワード線ＷＬｍには４
Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１のドレイン領
域４に接続されているビット線ＢＬｍには２Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。

【００３６】前記したように、消去状態にあるメモリセ
ル１の浮遊ゲート電極７中からは電子が引き抜かれてい
る。また、書き込み状態にあるメモリセル１の浮遊ゲー
ト電極７中には電子が注入されている。

【００３７】従って、消去状態にあるメモリセル１の浮
遊ゲート電極７直下のチャネル領域５はオンになり得る
状態であり、書き込み状態にあるメモリセル１の浮遊ゲ
ート電極７直下のチャネル領域５はオンになり得ない状
態である。そのため、制御ゲート電極９に４Ｖが印加さ
れたとき、ソース・ドレイン領域４からソース・ドレイ
ン領域３に向かって流れるセル電流は、消去状態のメモ
リセル１の方が書き込み状態のメモリセル１よりも大き
くなる。

【００３８】この各メモリセル１間のセル電流の大小を
センスアンプ群１６０内の各センスアンプで判別するこ
とにより、メモリセル１に記憶されたデータの値を読み
出すことができる。例えば、消去状態のメモリセル１の
データの値を「１」、書き込み状態のメモリセル１のデ
ータの値を「０」として読み出しを行う。つまり、各メ
モリセル１に、消去状態のデータ値「１」と、書き込み
状態のデータ値「０」の２値を記憶させることができ
る。

【００３９】（ｄ）スタンバイモードスタンバイモードにおいて、共通ソース線ＳＬ、全ての
ワード線ＷＬａ〜ＷＬｚ、全てのビット線ＢＬａ〜ＢＬ
ｚの電位はグランドレベルに保持されている。このスタ
ンバイモードでは、全てのメモリセル１に対していかな
る動作（消去動作、書き込み動作、読み出し動作）も行
われない。

【００４０】このように構成されたスプリットゲート型
メモリセル１を用いたフラッシュＥＥＰＲＯＭ１５１
は、選択トランジスタ１１が設けられているため、個々
のメモリセル１にそれ自身を選択する機能がある。つま
り、データ消去時にフローティングゲート電極７から電
荷を引き抜く際に電荷を過剰に抜き過ぎても、選択ゲー
ト１０によってチャネル領域５を非導通状態にすること
ができる。

【００４１】従って、過剰消去が発生したとしても、選
択トランジスタ１１によってメモリセル１の導通・非導
通を制御することができ、過剰消去が問題にならない。
すなわち、メモリセル１の内部に設けられた選択トラン
ジスタ１１によって、そのメモリセル自身の導通・非導
通を選択することができる。

【００４２】

【発明が解決しようとする課題】選択トランジスタ１１
によってメモリセル１の導通・非導通を確実に制御する
ためには、選択ゲート１０の電圧により、直下のチャネ
ル領域５を確実に反転させる必要があり、それには選択
ゲート１０とチャネル領域５との間のゲート絶縁膜６及
びトンネル絶縁膜８は極力薄くすることが望ましい。

【００４３】しかしながら、従来例にあっては、ゲート
絶縁膜６及びトンネル絶縁膜８を薄くすればそのぶんだ
け制御ゲート電極９と浮遊ゲート電極７の角部（突起）
との間の距離が必要以上に狭くなる。この浮遊ゲート電
極７の角部（突起）は、上述した通り、消去時において
浮遊ゲート電極７から電子が飛び出す道筋に当たり、こ
の部分のトンネル絶縁膜８が必要以上に薄くなると、読
み出しモードにおいてワード線ＷＬ（制御ゲート電極
９）に電圧を印加した際に、消去モードに比べて低い電
圧にもかかわらず、浮遊ゲート電極７から制御ゲート電
極９に電子が飛び出してしまい、その結果、データの保
持特性が悪化するという問題が生じる。

【００４４】本発明は、不揮発性半導体メモリに関し、
斯かる問題を解消することをその目的とする。

【００４５】

【課題を解決するための手段】請求項１の不揮発性半導
体メモリは、キャリアを保持するための第１ゲート電極
と、この第１ゲート電極を選択するための第２ゲート電
極と、前記第１ゲート電極からキャリアを引き抜くため
の第３ゲート電極とを備え、前記第１ゲート電極と第２
ゲート電極とを同一層内に形成すると共に、基板の表面
に形成された一対のソース・ドレイン領域の間に第１絶
縁膜を介して形成したことをその要旨とする。

【００４６】すなわち、第２ゲート電極は、第１ゲート
電極と同一層内に形成されているので（第１ゲート電極
の側方から上方にかけて形成されていないので）、第１
ゲート電極から電子が飛び出す方向（第１ゲート電極の
角部が指向する方向）には第２ゲート電極は存在しな
い。従って、第２ゲート電極の下の第１絶縁膜を薄くす
ることが可能となる。

【００４７】この場合、前記第１ゲート電極、第２ゲー
ト電極及び第３ゲート電極は、それぞれ独立して形成さ
れていることが望ましい。

【００４８】また、前記第１ゲート電極と一方のソース
・ドレイン領域とが容量的に強く結合することが望まし
い。

【００４９】また、前記第１ゲート電極は、第２のゲー
ト電極からその一部を分離させることにより形成される
ことが望ましい。こうすることにより、１回の工程で第
１ゲート電極と第２ゲート電極とを同時に形成すること
ができ、製造工程の簡略化を実現できる。

【００５０】また、前記第１ゲート電極と第２ゲート電
極との相対向する端面同士の距離が、下部ほど小さくな
るよう前記各端面が傾斜していることが望ましい。こう
することにより、第１ゲート電極を、第２のゲート電極
からその一部を分離させることにより形成するためのリ
ソグラフィ工程において、第１ゲート電極と第２ゲート
電極との間の最小間隔、すなわち、第１ゲート電極と第
２ゲート電極との相対向する端面の最下端部同士の距離
を、例えば、リソグラフィの限界以下にまで容易に設定
することが可能となる。

【００５１】また、前記第３ゲート電極が第１ゲート電
極に対し第２絶縁膜を介して形成されていると共に、前
記第２絶縁膜において、前記第１ゲート電極の角部と第
３ゲート電極とが対峙する個所の膜厚がもっとも薄いこ
とが望ましい。こうすることで、第１ゲート電極から第
３ゲート電極へキャリアを移動させ易くなる。但し、こ
の場合、上記した従来例と同様の問題を発生させないた
めにも、膜厚が必要以上に薄くならないように絶縁膜の
形成条件を調整する必要がある。

【００５２】また、前記基板における前記第１ゲート電
極と第２ゲート電極との間に、前記一対のソース・ドレ
イン領域間のチャネル領域よりも不純物濃度が高い不純
物領域を形成することが望ましい。こうすることで、書
き込み時に一対のソース・ドレイン領域間に電位差を与
えたときに、不純物領域と浮遊ゲート電極との間で高電
界が発生し、ホットキャリアが浮遊ゲート電極に更に注
入され易くなる。

【００５３】

【発明の実施の形態】（第１実施形態）本発明を具体化
した第１実施形態を図面に従って説明する。尚、本第１
実施形態において、従来の形態と同じ構成部材について
は符号を等しくしてその詳細な説明を省略する。

【００５４】図１は、本第１実施形態のスプリットゲー
ト構造のメモリセル１０１の一部断面図である。

【００５５】スプリットゲート型メモリセル１０１は、
ソース・ドレイン領域３，４、チャネル領域５、ゲート
絶縁膜６、浮遊ゲート電極２０、制御ゲート電極２１、
消去ゲート電極２２から構成されている。尚、ゲート絶
縁膜６が本発明における「第１絶縁膜」に相当し、浮遊
ゲート電極２０が本発明における「第１ゲート電極」に
相当し、制御ゲート電極２１が本発明における「第２ゲ
ート電極」に相当し、消去ゲート電極２２が本発明にお
ける「第３ゲート電極」に相当する。

【００５６】ｐ型単結晶シリコン基板２上にｎ型のソー
ス・ドレイン領域３，４が形成されている。浮遊ゲート
電極２０は、ソース・ドレイン領域３，４に挟まれたチ
ャネル領域５上に、膜厚８〜９ｎｍのゲート絶縁膜６を
介して形成されている。

【００５７】制御ゲート電極２１は、浮遊ゲート電極２
０と幅３０ｎｍの間隙２３をおいて、同一層内に同一材
料により形成され、また、ゲート絶縁膜６を介してチャ
ネル領域５上にも位置し、選択ゲートとしても機能す
る。従って、制御ゲート電極２１（選択ゲート）とソー
ス・ドレイン領域３，４とにより、選択トランジスタ２
４が構成される。すなわち、スプリットゲート型メモリ
セル１０１は、浮遊ゲート電極２０と各領域３，４から
構成されるトランジスタと、選択トランジスタ２４とが
直列に接続された構成となっている。

【００５８】消去ゲート電極２３は、浮遊ゲート電極２
０の上部から側方部にかけてトンネル絶縁膜２５を介し
て形成されている。すなわち、消去ゲート電極２２は、
従来例における制御ゲート電極９と同様、浮遊ゲート電
極２０の角部２０ａと対峙する構成をとる。尚、トンネ
ル絶縁膜２５が本発明における「第２絶縁膜」に相当す
る。

【００５９】図２はメモリセルアレイ１０２の平面図を
示し、図１は図２におけるＸ−Ｘ断面図である。メモリ
セルアレイ１０２は、Ｐ型単結晶シリコン基板２上に形
成された複数のメモリセル１０１によって構成されてい
る。

【００６０】図２において、基板２上の占有面積を小さ
く抑えることを目的に、２つのメモリセル１０１ａ，１
０１ｂは、ソース・ドレイン領域３を共通にし、その共
通のソース・ドレイン領域３に対して浮遊ゲート電極２
０および制御ゲート電極２１が反転した形で配置されて
いる。

【００６１】基板２上にはフィールド絶縁膜１３が形成
され、そのフィールド絶縁膜１３によって各メモリセル
１０１間の素子分離が行われている。図２の横方向に配
置された各メモリセル１０１のソース・ドレイン領域３
は共通になっている。また、図２の横方向に配置された
各メモリセル１０１の制御ゲート電極２１は共通になっ
ており、その制御ゲート電極２１によってワード線ＷＬ
が形成されている。

【００６２】また、図２の横方向に配置された各メモリ
セル１０１の消去ゲート電極２２は共通になっており、
その消去ゲート電極２２によって消去線ＥＬが形成され
ている。

【００６３】また、図２の縦方向に配置されている各ソ
ース・ドレイン領域４は、ビット線コンタクト１４を介
してビット線ＢＬに接続されている。

【００６４】次に、本第１実施形態の製造方法を図３〜
図７に従い順を追って説明する。

【００６５】工程１（図３参照）：ＬＯＣＯＳ法を用
い、基板２上にフィールド絶縁膜１３（図示略）を形成
する。次に、基板２上におけるフィールド絶縁膜１３の
形成されていない部分（素子領域）に、熱酸化法を用い
てシリコン酸化物から成るゲート絶縁膜６を形成する。

【００６６】更にその上に、ドープドポリシリコン膜２
６をパターン形成する。図４は本工程１終了後のメモリ
セルアレイの平面図を示しており、ドープドポリシリコ
ン膜２６のパターンは、図示した通り櫛形状にパターニ
ングされている。

【００６７】工程２（図５参照）：フィールド絶縁膜１
３、ドープドポリシリコン膜２６及び図示しないフォト
レジストをマスクとして、ｐ型基板２に対しｎ型不純物
を注入することによりソース・ドレイン領域３，４をそ
れぞれ形成する。

【００６８】工程３（図６参照）：ＬＰＣＶＤ法を用い
て、ドープドポリシリコン膜２６上を含む基板２の表面
にシリコン酸化膜２７を形成する。次に、シリコン酸化
膜２７の全面にレジストを塗布した後、通常のフォトリ
ソグラフィー技術を用いて、ドープドポリシリコン膜２
６を浮遊ゲート電極２０と制御ゲート電極２１とに分離
するためのエッチング用マスク２８を形成し、このエッ
チング用マスク２８を用いた異方性エッチングにより、
シリコン酸化膜２７をエッチングし、シリコン酸化膜２
７に開口部２９を形成する。

【００６９】工程４（図７参照）：再び基板２の全面
に、ＬＰＣＶＤ法を用いてシリコン酸化膜を形成した
後、これを異方性全面エッチバックすることにより、開
口部２８の内壁にサイドウォールスペーサ３０を形成す
る。

【００７０】工程５（図８参照）：シリコン酸化膜２７
及びサイドウォールスペーサ３０をマスクとした異方性
エッチングにより、ドープドポリシリコン膜２６をエッ
チングし、ドープドポリシリコン膜２６を、個々に島状
に独立した浮遊ゲート電極２０とライン状の制御ゲート
電極２１とに分離する。これにより、浮遊ゲート電極２
０と制御ゲート電極２１との間に、幅３０ｎｍの間隙２
３が形成される。

【００７１】このように、サイドウォールスペーサ３０
を形成してそれをマスクとすることにより、リソグラフ
ィの限界以下の幅を有する間隙２３を形成することが可
能となる。

【００７２】工程６（図９参照）：一旦、シリコン酸化
膜２７とサイドウォールスペーサ３０とを除去した後、
高密度プラズマＣＶＤ法を用いて、上記の工程で形成さ
れたデバイスの全面に、シリコン酸化膜からなる膜厚１
５０ｎｍのトンネル絶縁膜２５を形成する。

【００７３】このように、高密度プラズマＣＶＤ法を用
いて形成したトンネル絶縁膜２５は、浮遊ゲート電極２
０の角部２０ａに対峙する面２５ａが、比較的直線的に
傾斜している。

【００７４】工程７（図１参照）：トンネル絶縁膜２５
の上にドープドポリシリコン膜を形成し、通常のフォト
リソグラフィー技術を用いて、浮遊ゲート電極２０にお
ける制御ゲート電極２１とは反対側に位置する部分だけ
を残すように、このドープドポリシリコン膜を加工し、
消去ゲート電極２２を形成する。この消去ゲート電極２
２は、浮遊ゲート電極２０の上部から側方部にかけて位
置する。このとき、上述した通り、トンネル絶縁膜２５
の面２５ａが、比較的直線的に傾斜し、浮遊ゲート電極
２０の角部２０ａと消去ゲート電極２２との間の膜厚
が、その他の個所の膜厚に比べてもっとも薄くなってい
るので、消去ゲート電極２２は、浮遊ゲート電極２０の
角部２０ａと近接して対峙する構成となる。

【００７５】以上の構成に基づいて、その消去動作を以
下に説明する。尚、本第１実施形態のスプリットゲート
型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭの
全体構成は、従来の制御ゲート電極９の機能が制御ゲー
ト電極２１と消去ゲート電極２２とに分離されているこ
と以外は、図１３に示した従来の形態と同じである。

【００７６】従って、本第１実施形態のフラッシュＥＥ
ＰＲＯＭの書き込み、読み出し、スタンバイの各動作モ
ードにおける各部の電位は、図１４に示した従来の形態
と同じである。但し、この間、消去線ＥＬ（消去ゲート
電極２２）はグランドレベルに保持されている。

【００７７】（消去モード）消去モードにおいて、全て
のソース線ＳＬ、ビット線ＢＬ及びワード線ＷＬの電位
はグランドレベルに保持される。選択された消去線ＥＬ
ｍには１４〜１５Ｖが供給され、それ以外の消去線（非
選択の消去線）の電位はグランドレベルにされる。その
ため、選択された消去線ＥＬｍに接続されている各メモ
リセル１の消去ゲート電極２２は１４〜１５Ｖに持ち上
げられる。

【００７８】ところで、上述した通り、ゲート絶縁膜６
の膜厚が８〜９ｎｍであるのに対し、トンネル絶縁膜２
５の膜厚が１５０ｎｍであるから、ソース・ドレイン領
域３および基板２と浮遊ゲート電極２０との間の静電容
量と、消去ゲート電極２２と浮遊ゲート電極２０の間の
静電容量とを比べると、前者の方が圧倒的に大きい。

【００７９】そのため、消去ゲート電極２２が１４〜１
５Ｖの場合、消去ゲート電極２２と浮遊ゲート電極２０
の間には高電界が生じる。その結果、ＦＮトンネル電流
が流れ、浮遊ゲート電極２０中の電子が、消去ゲート電
極２２側へ引き抜かれて、メモリセル１０１に記憶され
たデータの消去が行われる。

【００８０】このとき、浮遊ゲート電極２０の角部２０
ａと消去ゲート電極２２とが近接して対峙しているた
め、浮遊ゲート電極２０中の電子はその角部２０ａから
飛び出して消去ゲート電極２２側へ移動する。従って、
電子の移動が容易になり、浮遊ゲート電極２０中の電子
を効率的に引き抜くことができる。

【００８１】しかも、上述した通り、浮遊ゲート電極２
０の角部２０ａと消去ゲート電極２２との間の膜厚が、
その他の個所の膜厚に比べてもっとも薄くなっているた
め、消去時に浮遊ゲート電極２０中の電子をより効率的
に引き抜くことができる。その結果、消去時に消去線Ｅ
Ｌに与える電圧を低く設定することができ、消費電力の
低減を実現することができる。

【００８２】この消去動作は、選択された消去線ＥＬｍ
に接続されている全てのメモリセル１０１に対して行わ
れる。

【００８３】以上の通り、本第１実施形態にあっては、
制御ゲート電極２１直下のゲート絶縁膜６の膜厚を、浮
遊ゲート電極２０直下のゲート絶縁膜６と同等又はそれ
以下にまで極力薄くすることができ、しかも、このよう
に薄くしても消去動作に悪影響を与えることはない。

【００８４】従って、読み出しモードにおいて、制御ゲ
ート電極２１に印加する電圧を低く設定しても、所望の
セル電流を確保することができ、更には、書き込みモー
ドにおいて、制御ゲート電極２１に印加する電圧を制御
して、間隙２３下のチャネル領域５と浮遊ゲート電極２
０との間に、より高い電界を発生させることができるの
で、制御ゲート電極２１（選択トランジスタ２４）によ
るメモリセル１０１の選択制御性能を向上させることが
できる。（第２実施形態）本発明を具体化した第２実施形態を図
１０に従って説明する。本第２実施形態が第１実施形態
と異なるのは、間隙２３の形状のみであり、それ以外の
構成については第１実施形態と同様であるので、その詳
細な説明は省略する。

【００８５】本第２実施形態における間隙２３は、上部
から下部にかけてその幅が次第に狭くなるよう各端面が
傾斜しており、最上部の幅が例えば６０ｎｍであるのに
対し、最下部の幅は３０ｎｍである。

【００８６】これは、上記工程５におけるエッチング時
にテーパーエッチングを行うことで実現することができ
る。

【００８７】こうすることで、上記工程５において、サ
イドウォールスペーサ３０によるマスクの間隔にリソグ
ラフィの限界以上に余裕を持たせても、間隙２３の最小
幅をリソグラフィの限界以下に設定することができる。
その結果、間隙２３の形成工程が容易となる。（第３実施形態）本発明を具体化した第３実施形態を図
１１に従って説明する。本第３実施形態が第１実施形態
と異なるのは、基板２における浮遊ゲート電極２０と制
御ゲート電極２１との間（間隙２３の直下）にチャネル
領域５よりも不純物濃度が高いｐ型不純物領域３１を形
成していることのみであり、それ以外の構成については
第１実施形態と同様であるので、その詳細な説明は省略
する。

【００８８】ｐ型不純物領域３１は、上記工程５の終了
後、引き続きシリコン酸化膜２７及びサイドウォールス
ペーサ３０をマスクとして、イオン注入法により、基板
２に対し、間隙２３を通してｐ型不純物（例えば、ホウ
素（Ｂ））を注入することにより形成される。

【００８９】こうすることで、上記各実施形態におい
て、書き込み動作時に、チャネル領域５と浮遊ゲート電
極２０との間に発生する高電界よりも更に高い電界が、
ｐ型不純物領域３１と浮遊ゲート電極２０との間で生じ
る。その結果、チャネル領域５中の電子はより一層加速
されたホットエレクトロンとなり、浮遊ゲート電極２０
へ注入され易くなる。

【００９０】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。

【００９１】（１）各ゲート電極２０，２１，２２の材
質をそれぞれ、ドープドポリシリコン以外の導電性材料
（アモルファスシリコン、単結晶シリコン、高融点金属
を含む各種金属、シリサイドなど）に置き代える。

【００９２】（２）第１実施形態において、工程４を省
略する。

【００９３】

【発明の効果】本発明によれば、第２ゲート電極による
第１ゲート電極の選択制御性能を向上させることによ
り、信頼性の高い不揮発性半導体メモリを提供すること
ができる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態のメモリセル
の概略断面図である。

【図２】本発明を具体化した第１実施形態のメモリセル
アレイの概略平面図である。

【図３】第１実施形態の製造工程を説明するための概略
断面図である。

【図４】第１実施形態の製造工程を説明するための概略
平面図である。

【図５】第１実施形態の製造工程を説明するための概略
断面図である。

【図６】第１実施形態の製造工程を説明するための概略
断面図である。

【図７】第１実施形態の製造工程を説明するための概略
断面図である。

【図８】第１実施形態の製造工程を説明するための概略
断面図である。

【図９】第１実施形態の製造工程を説明するための概略
断面図である。

【図１０】本発明を具体化した第２実施形態のメモリセ
ルの概略断面図である。

【図１１】本発明を具体化した第３実施形態のメモリセ
ルの概略断面図である。

【図１２】図１２（ｂ）は従来の実施形態の一部平面
図、図１２（ａ）は図１２（ｂ）のＡ−Ａ線断面図であ
る。

【図１３】従来の形態のブロック回路図である。

【図１４】従来の形態の説明図である。

【符号の説明】

２ｐ型単結晶シリコン基板３，４ソース・ドレイン領域５チャネル領域６ゲート絶縁膜２０浮遊ゲート電極２１制御ゲート電極２２消去ゲート電極２３間隙２４選択トランジスタ２５トンネル絶縁膜３０ｐ型不純物領域

Claims

【特許請求の範囲】

【請求項１】キャリアを保持するための第１ゲート電
極と、この第１ゲート電極を選択するための第２ゲート
電極と、前記第１ゲート電極からキャリアを引き抜くた
めの第３ゲート電極とを備え、前記第１ゲート電極と第
２ゲート電極とを同一層内に形成すると共に、基板の表
面に形成された一対のソース・ドレイン領域の間に第１
絶縁膜を介して形成したことを特徴とする不揮発性半導
体メモリ。
【請求項２】前記第１ゲート電極、第２ゲート電極及
び第３ゲート電極は、それぞれ独立して形成されている
ことを特徴とした請求項１に記載の不揮発性半導体メモ
リ。
【請求項３】前記第１ゲート電極と一方のソース・ド
レイン領域とが容量的に強く結合することを特徴とした
請求項１に記載の不揮発性半導体メモリ。
【請求項４】前記第１ゲート電極は、第２のゲート電
極からその一部を分離させることにより形成されること
を特徴とした請求項１に記載の不揮発性半導体メモリ。
【請求項５】前記第１ゲート電極と第２ゲート電極と
の相対向する端面同士の距離が、下部ほど小さくなるよ
う前記端面が傾斜していることを特徴とした請求項１乃
至４のいずれか１項に記載の不揮発性半導体メモリ。
【請求項６】前記第３ゲート電極が第１ゲート電極に
対し第２絶縁膜を介して形成されていると共に、前記第
２絶縁膜において、前記第１ゲート電極の角部と第３ゲ
ート電極とが対峙する個所の膜厚がもっとも薄いことを
特徴とした請求項１乃至５のいずれか１項に記載の不揮
発性半導体メモリ。
【請求項７】前記基板における前記第１ゲート電極と
第２ゲート電極との間に、前記一対のソース・ドレイン
領域間のチャネル領域よりも不純物濃度が高い不純物領
域を形成したことを特徴とする請求項１乃至６のいずれ
か１項に記載の不揮発性半導体メモリ。