JP2008251826A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】砒素を含んだシリコン窒化膜に対して、燐酸を用いたウェットエッチングを行うと、ウェットエッチング液中に反応生成物（パーティクル）が発生し、汚染の原因になってしまう。
【解決手段】本発明の半導体装置の製造方法は、砒素が含まれている部分と砒素が含まれていない部分とを有するシリコン窒化膜を形成する工程と、ドライエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれている部分をエッチングする第１のエッチング工程と、ウェットエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれていない部分をエッチングする第２のエッチング工程と、を含む、ことを特徴とする
【選択図】図２

Description

本発明は半導体装置の製造方法に関し、特に砒素を含んだシリコン窒化膜をエッチングする工程を含む半導体装置の製造方法に関する。
半導体装置のプロセス技術においては、Ｎ型やＰ型の不純物を混ぜることで適当な伝導度や性質を持つようにするために、不純物導入を行う不純物拡散技術が用いられている。
不純物拡散技術には、硼素（Ｂ）、砒素（Ａｓ）、燐（Ｐ）などの不純物をイオン化し、イオン化した不純物に対して加速電圧により高エネルギーを与え、半導体表面に衝突させるイオン注入法がある。また、所望の領域にのみ不純物を注入する場合には、選択注入が行われる。この選択注入は、半導体表面上に形成したレジスト、酸化膜又は窒化膜などからなるイオン注入を阻止するストッパー（マスク）に、開口部を有するパターニングを施し、半導体表面の所望の領域にのみ不純物イオンを注入する（打ち込む）ことで行われる。
不純物拡散技術は、様々な箇所において、色々な目的、異なる条件で、用いられている。例えば、高エネルギーによる深い注入を行うウエルの形成工程や、高濃度で接合リークを抑えた浅い注入を行うソース及びドレインの形成工程等があげられる。また、フローティングゲートを備える不揮発性メモリの製造工程においても、データの読み出しの際の閾値電圧を調整するために、チャネル領域中への不純物の選択注入が行われている。
特許文献１には、素子領域を窒化膜でマスクし、フィールド酸化膜（素子分離領域）に砒素イオンを導入するＭＯＳトランジスタの製造方法が開示されている。図３４には、特許文献１に記載されたＭＯＳトランジスタの製造工程の一部が示されている。
図３４（ａ）に示されるように、素子領域内のシリコン基板７１上には、シリコン酸化膜７２とシリコン窒化膜７３が形成されており、素子分離領域内のシリコン基板７１表面上には、フィールド酸化膜７５が形成されている。ここで、ウェハ全面に対して、注入エネルギー１０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２で、砒素イオンの選択注入が行われる。このイオン注入により、砒素は、フィールド酸化膜７５及びマスクであるシリコン窒化膜７３に注入される。フィールド酸化膜７３へ注入された砒素は、フィールド酸化膜７３上のシリサイド化反応を効果的に抑制するように働く。
次に、図３４（ｂ）に示されるように、ウェットエッチング技術によって、砒素の選択注入の際にマスクとして使用されたシリコン窒化膜７３が除去される。
次に、図３４（ｃ）に示されるように、ウェットエッチング技術を用いて、シリコン酸化膜７２が除去され、続いて熱酸化法でゲート酸化膜７６が形成される。その後、ポリシリコンがパターニングされてゲート酸化膜７６上にポリシリコンゲート電極７７が形成される。ポリシリコンゲート電極７７の形成後、シリコン窒化膜が形成され、異方性ドライエッチングによりサイドウォールスペーサ７８が形成される。
その後の工程において、トランジスタのソース及びドレインが形成された後、ポリシリコンゲート電極の上部、ソース及びドレインの表面上がシリサイド化されて、ＭＯＳトランジスタが形成される。
また、特許文献２に示されるように、シリコン窒化膜の除去は、一般的には、燐酸を主成分とする薬液が用いられたウェットエッチングにて行われる。
特開平１０−５０６３６ 特開２００５−１５９３３６
特許文献１には、シリサイド化反応防止のための砒素の選択注入工程が記載されているが、これ以外にも、ソース及びドレインの形成のための砒素の選択注入工程等において、シリコン窒化膜が砒素の選択注入の際のマスクとして広く利用されている。このような砒素が含まれたシリコン窒化膜は、選択注入の際のマスクとしての役割が終わると、その後の処理工程において、燐酸によるウェットエッチングによって除去される。しかし、シリコン窒化膜が除去される際には、シリコン窒化膜に含まれる砒素が、ウェットエッチング液中に溶け出すことになる。このとき、溶け出した砒素（Ａｓ）とウェットエッチングによって除去されたシリコン窒化膜（Ｓｉ、Ｎ）によって、ウェットエッチング液中では、次の反応が起こる。
Ｓｉ３Ｎ４ ＋ Ａｓ → ＳｉｘＮｙＡｓｚ （式１）
ウェットエッチング液中で生じた反応生成物（Ｓｉ、Ｎ、Ａｓ組成）は、パーティクル（微細な粒子）であり、半導体装置の製造工程においては、パーティクルはゴミとして作用する。ゴミとして作用するパーティクルは、配線ショート、パターン形成異常、絶縁膜の耐性の低下等を生じさせ、半導体製品の歩留まりや信頼性の低下及び性能の劣化の原因となる。つまり、パーティクルは、半導体装置の生産性及び品質の低下を招く恐れがあるため、発生したパーティクルの除去は、半導体装置の製造工程において、非常に重要となる。
しかしながら、このようなパーティクルの除去においては、半導体装置自体を洗浄して汚染源を取り除くクリーン化のための作業だけでなく、汚染源となるパーティクルが混入したウェットエッチング液の交換（コンタミネーションコントロール）も必要となる。特に、ウェットエッチング液の交換は、半導体装置の製造コストを引き上げることになってしまうため、頻繁にウェットエッチング液の交換を必要とすると、生産コストの面で非常に問題となる。
本発明に係る半導体装置の製造方法は、砒素が含まれている部分と砒素が含まれていない部分とを有するシリコン窒化膜を形成する工程と、ドライエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれている部分をエッチングする第１のエッチング工程と、ウェットエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれていない部分をエッチングする第２のエッチング工程と、を含む、ことを特徴とする。
すなわち、ドライエッチングによりシリコン窒化膜内の砒素が除去される結果、その後に行われるウェットエッチングの際には、シリコン窒化膜からウェットエッチング液中に砒素が溶け出すことはない。したがって、ウェットエッチング液中には、砒素を含む反応生成物（パーティクル）が発生しないため、ウェットエッチング液が汚染されることを防止することができる。
また、シリコン窒化膜のエッチングは、ドライエッチングとウェットエッチングとを組み合わせて行われる。そのため、ドライエッチングのみでエッチングが行われる場合に比べて、シリコン窒化膜以外のプラズマ雰囲気中に露出している領域に対するプラズマダメージを軽減することができる。
また、本発明に係る半導体装置の製造方法は、半導体層上にゲート絶縁膜を介してフローティングゲート用の導電体層を形成する工程と、開口を有するシリコン窒化膜をマスクにして前記導電体層を選択的に除去する工程と、前記シリコン窒化膜をマスクとした第１の砒素の注入により、前記開口に対応する位置の前記半導体層に第１の拡散層を形成する工程と、ドライエッチングにより、前記シリコン窒化膜における前記第１の砒素が含まれている領域を除去する第１のエッチング工程と、ウェットエッチングにより、残りの前記シリコン窒化膜を除去する第２のエッチング工程と、を含む、ことを特徴とする。
本発明によれば、ウェットエッチング液の汚染が抑制されるとともに、シリコン窒化膜以外の領域が受けるプラズマダメージを軽減することができる。その結果、半導体装置の生産性及び信頼性の向上を図ることができる。
以下、本発明の好ましい実施の形態について、図面を参照して詳細に説明する。但し、言うまでもないことであるが、以下に述べる実施の形態は本発明の技術的思想を具体化する方法を例示するものであり、本発明を限定するものではなく、例えば、成膜条件、使用ガス、材料等を特定するものではない。したがって、本発明の範囲において、上記の条件等の変更、その他の実施の態様のバリエーションは、様々にあることを明記しておく。
［実施の形態１］
本発明は、半導体装置の製造工程において、上部に砒素が含まれたシリコン窒化膜を除去する場合に、ドライエッチングにより砒素が含まれる領域を除去する第１のエッチング工程とウェットエッチングにより残りの領域を除去する第２のエッチング工程とを組み合わせて、当該シリコン窒化膜をエッチングする技術に関する。そこで、本発明の実施の形態１では、シリコン窒化膜をマスクとして砒素の選択注入を行い、シリコン基板にＮ型拡散領域を形成する製造工程を例にあげて、本発明の概念について説明する。
図１及び図２は、実施の形態１に係るＮ型拡散領域を有する半導体装置の製造方法を工程順に示す断面図である。
まず、図１（ａ）に示されるように、半導体基板であるシリコン基板１１上にシリコン窒化膜１２が形成される。シリコン窒化膜１２の成膜は、例えば、成膜温度を７６０℃、ＳｉＨ２Ｃｌ２とＮＨ３ガス雰囲気中で、ＬＰＣＶＤによって行われる。なお、シリコン窒化膜１２は、後の工程において砒素の選択注入の際にマスクとして使用されるため、その膜圧は、少なくとも注入される砒素の平均射影飛程以上である必要がある。その後、シリコン窒化膜１２上にフォトレジスト１３が塗布される。
次に、図１（ｂ）に示されるように、一般的なリソグラフィー技術を用いてフォトレジスト１３のパターニングが行われ、フォトレジスト１３に開口部が形成される。
次に、図１（ｃ）に示されるように、パターニングされたフォトレジスト１３をマスクとして、ドライエッチングにより、シリコン窒化膜１２が選択的に除去され、シリコン基板１１の一部が露出される。これにより、Ｎ型不純物である砒素の選択注入の際に使用されるシリコン窒化膜１２のマスクが形成される。また、このシリコン窒化膜１２のドライエッチングの際にマスクとして使用されたフォトレジスト１３は、アッシングにより除去される。
次に、図２（ａ）に示されるように、イオン注入法によって、全面に砒素（Ａｓ）が選択注入される。これにより、シリコン窒化膜１２の開口部におけるシリコン基板１１が露出された領域に対して、砒素が注入され、Ｎ型不純物拡散領域１４が形成される。また、同時に、マスクとして使用されたシリコン窒化膜１２中にも、所定の深さまで砒素が注入され、シリコン窒化膜１２内に砒素が含まれる領域（砒素含有領域）が形成される。なお、注入エネルギー４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で、砒素の選択注入が行われた場合には、シリコン窒化膜１２の表面から６０ｎｍ程度の深さまで砒素が注入される。
次に、図２（ｂ）に示されるように、砒素の選択注入によって砒素が注入された深さまで、シリコン窒化膜１２に対するドライエッチングが行われる（第１のエッチング工程）。第１のエッチング工程は、シリコン窒化膜１２中に含まれた砒素を取り除く目的のために、シリコン窒化膜１２中の砒素が含まれている領域（砒素含有領域）に対して行われる。すなわち、第１のエッチング工程によってシリコン窒化膜１２に含まれている砒素が全て除去されれば、第１のエッチング工程終了後のシリコン窒化膜１２中には、砒素が含まれていないようになる。なお、このドライエッチングは、フッ素系のガス雰囲気中で、具体例としては、ＮＦ３を７０ｓｃｃｍ、Ｏ２を１８００ｓｃｃｍ、Ｎ２を５００ｓｃｃｍのガスを用いて、２５Ｐａの下で行われる。
また、ドライエッチングの終点は、例えば、時間で制御することができる。砒素の選択注入の条件から、どの程度の深さまでシリコン窒化膜に砒素が注入されるのかが算出でき、当該算出結果に多少のマージンを加えた値がドライエッチングによってエッチングされるべき量（深さ）に設定できる。事前のテストにおいて、時間を計りながら設定された深さのドライエッチングを実行してみることによって、ドライエッチングに要する時間（エッチング時間）が求まり、ドライエッチングの終点検出に利用できる。これにより、砒素が含まれる深さまでのシリコン窒化膜１２のドライエッチングが適切に実施可能となる。例えば、上述のような条件では、１ｍｉｎ程度行なえばよい。
このシリコン窒化膜１２のドライエッチングによって、エッチングされたシリコン窒化膜１２中に含まれていた砒素は、エッチングチャンバ内に放出される。また、砒素の一部は、Ｓｉ、Ｎ、Ａｓから組成される反応生成物（ＳｉｘＮｙＡｓｚ）を形成して、エッチングチャンバ内に放出される。エッチングチャンバ内に放出された砒素及び砒素を含んだ反応生成物は、最終的には、エッチングチャンバ外に排気される。
次に、図２（ｃ）に示されるように、燐酸によるウェットエッチングによって、残りのシリコン窒化膜１２がエッチングされる（第２のエッチング工程）。このとき、第１のエッチング工程において、シリコン窒化膜１２中に含まれていた砒素が全て除去されていた場合には、ウェットエッチング液中には、砒素が溶け出すことがないため、砒素を含む反応生成物は、発生しない。なお、ウェットエッチングは、例えば、１６０℃に熱せられた濃度８６％のＨ３ＰＯ４液中に、所定の時間浸すことで行われる。これにより、不要となったシリコン窒化膜１２の全てが除去される。
その後の工程において、アニール（熱処理）により、シリコン基板１１の結晶が受けた損傷の回復とイオンの活性化が行われる。このようにして、シリコン基板１１上にＮ型不純物拡散領域１４が形成される。
以上のように、本発明の実施の形態１では、開口部を有するシリコン窒化膜１２をマスクとして、露出されたシリコン基板１１の領域に対しＮ型不純物である砒素が選択注入され、Ｎ型拡散領域１４が形成される。このとき、砒素の選択注入の際にマスクとして使用されたシリコン窒化膜１２は、ドライエッチング（第１のエッチング工程）とウェットエッチング（第２のエッチング工程）の二段階の工程によって除去される。始めに行われる第１のエッチング工程では、シリコン窒化膜１２における砒素が含まれている領域に対するエッチングが行われる。後に行われる第２のエッチング工程では、プラズマダメージを伴わずに、残りのシリコン窒化膜１２が除去される。第１のエッチング工程によってシリコン窒化膜１２に含まれる砒素を全て除去できていたとすると、第２のエッチング工程の際のウェットエッチング液中には、砒素等から構成される反応生成物（パーティクル）は発生しない。その結果、当該ウェットエッチングの工程以降に実行される様々な半導体装置の製造工程において、このパーティクルが原因による製造不具合を引き起こす危険性を極力抑えることが可能となり、生産性の向上が図られる。また、ウェットエッチ槽の汚染を抑制することができるので、ウェットエッチング液の再利用が可能となる。その結果、半導体装置の製造コストの削減を図ることが可能となる。
また、一般的にプラズマを利用したドライエッチングを行う場合には、プラズマにさらされている被エッチング領域以外の領域が受けるプラズマダメージに注意しなければならない。このプラズマダメージは、ドライエッチングを行う時間が長ければ長いほど、大きくなる。したがって、プラズマダメージを考慮しなければならないような場合には、なるべくドライエッチングの利用を控えたい。前述までの説明の通り、シリコン窒化膜１２に対するエッチングは、ドライエッチングを利用する第１のエッチング工程とウェットエッチングを利用する第２のエッチング工程とを組み合わせて行われているが、ドライエッチングを利用する第１のエッチング工程のみで全てのシリコン窒化膜１２に対するエッチングを実行しないのは、このプラズマダメージを考慮したからである。
もし、シリコン窒化膜１２に対するエッチングの全てが、ドライエッチングで行われた場合を想定すると、プラズマにさらされている被エッチング領域以外の領域であるＮ型拡散領域１４は、深刻なプラズマダメージを受けることになる。そのため、その後の熱処理によるリカバリーを試みても、受けたプラズマダメージを十分に回復することは期待できない。これに対し、実施の形態１では、シリコン窒化膜１２に対するエッチングの一部にだけドライエッチングが利用されているため、プラズマにさらされるＮ型拡散領域１４は、ドライエッチングによってプラズマダメージを受けたとしても、比較的小さいもので抑えられる。このような比較的小さいプラズマダメージは、その後のＮ型拡散領域１４に対する熱処理によって、十分回復することが可能である。
また、Ｎ型拡散領域１４へのプラズマダメージをできるだけ小さくしたい場合には、砒素の注入エネルギーの調整も必要となる。すなわち、シリコン窒化膜１２中に注入される砒素の深さは、注入エネルギーによって変化するため、この注入エネルギーをコントロールすることで、シリコン窒化膜１２へ砒素が注入される深さもコントロールすることができる。これにより、ドライエッチングを使用する時間をさらに少なくするようにすることも可能となる。
なお、前述の第１のエッチング工程の説明においては、シリコン窒化膜１２における砒素が含まれている領域の除去を行うと説明したが、当然のことながら、シリコン窒化膜１２に含まれている全ての砒素を取り除くことに限定されない。すなわち、第１のエッチング工程後のシリコン窒化膜１２に多少砒素が残ってしまったとしても、第２のエッチング工程において、ウェットエッチング液中に溶け出す砒素の量を少なくすることができれば、その分発生する砒素を含む反応生成物（パーティクル）の量を抑えることができる。すなわち、従来技術よりもウェットエッチング液の汚染度がはるかに低くなり、同じウェットエッチング液を繰り返し使用することができる回数を飛躍的に伸ばすことができる。
［実施の形態２］
次に、より具体的な例をあげて、本発明の内容を説明する。本発明の実施の形態２では、電気的に書き込み／消去が可能な不揮発性半導体記憶装置の一種であるスプリットゲート型不揮発性メモリ（ｓｐｌｉｔ−ｇａｔｅ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）のメモリセルトランジスタの製造方法に関する例を取上げる。
図３（ａ）は、実施の形態２に係るメモリセルトランジスタの構造を示す断面図を示し、図３（ｂ）は、上方向から見たときの平面図（平面レイアウト）を示したものである。図３（ａ）の断面は、図３（ｂ）のＡ−Ａ’における断面に相当する。また、図３（ａ）及び図３（ｂ）は、２個のメモリセルトランジスタを示したものであり、共通のプラグ４５に対してメモリセルトランジスタが対称に配置されている。点線で囲われた部分が、１個のメモリセルトランジスタ（１Ｃｅｌｌ）に相当し、１ビットデータの記憶が可能である。
図３（ａ）に示されるように、Ｐ型のウエルであるＰウエル３７と、Ｎ型の不純物領域でありソースあるいはドレインとなる第１のソース／ドレイン拡散領域４４及び第２のソース／ドレイン拡散領域５４が、半導体基板であるシリコン基板３１中にそれぞれ形成されている。第１のソース／ドレイン拡散領域４４上には、プラグ４５が形成され、プラグ４５の両側には、第１のプラグ絶縁膜４３が形成されている。
また、プラグ４５の両側には、第１のプラグ絶縁膜４３を挟んで、フローティングゲート（ＦＧ）４８が形成されている。すなわち、第１のプラグ絶縁膜４３は、プラグ４５とＦＧ４８との間の電気的分離を行うための役割を果たしている。ＦＧ４８とシリコン基板３１との間には、ゲート絶縁膜３２が形成されている。ＦＧ４８は、第１のソース／ドレイン拡散領域４４の一部とオーバーラップしており、ゲート絶縁膜３２を通して、ＦＧ４８と第１のソース／ドレイン拡散領域４４は容量結合している。また、ＦＧ４８上には、絶縁膜であるスペーサ４２が形成されている。更に、第１のプラグ絶縁膜４３と接しないＦＧ４８の端部には、トンネル絶縁膜４９が接触している。このようにＦＧ４８は、第１のプラグ絶縁膜４３、ゲート絶縁膜３２、スペーサ４２及びトンネル絶縁膜４９で囲まれており、外部から電気的に隔離されている。このＦＧ４８中に保持される電荷量に依存して、メモリセルトランジスタの閾値電圧が変化する。
更に、コントロールゲート（ＣＧ）５１は、ＦＧ４８に対して、プラグ４５と反対側の位置に形成されている。また、ＣＧ５１の一部分は、ＦＧ４８からＣＧ５１方向に延びるＦＧ４８の尖り形状のＴｉｐ部４８ａを覆うように形成され、残りの大半の部分は、シリコン基板３１上の領域に形成されている。トンネル絶縁膜４９は、ＣＧ５１とＦＧ４８との間だけでなく、ＣＧ５１とシリコン基板３１との間にも介在している。このように、実施の形態３に係るメモリセルトランジスタは、過剰消去に起因するエラー発生を防止することができるメモリ構造を有している。
また、図３（ａ）に示されるスプリットゲート型不揮発性メモリのメモリセルトランジスタは、ＦＧ４８、ＣＧ５１、プラグ４５、第１のプラグ絶縁膜４３及びスペーサ４２が自己整合的に形成されていることがわかる。これらの構造的特徴は、後述する特有な製造方法により現われる。
図３（ｂ）に示されるように、図３（ａ）の断面（Ａ−Ａ’）方向に対して垂直な方向に、プラグ４５、ＦＧ４８及びＣＧ５１が形成され、プラグ４５に対して対称に、ＦＧ４８及びＣＧ５１が配置されている。一方、図３（ａ）の断面（Ａ−Ａ’）方向に対して平行な方向に、素子分離領域であるＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）３６が形成され、素子の電気的な分離を図っている。
次に、図４（ａ）乃至図４（ｃ）を用いて、実施の形態２に係るメモリセルトランジスタの動作について説明する。図４（ａ）は、書き込み動作を、図４（ｂ）は、消去動作を、図４（ｃ）は、読み出し動作をそれぞれ示している。なお、動作の説明では簡単化のため、図４（ａ）乃至図４（ｃ）において、１個のメモリセルトランジスタだけを示すものとし、第１のソース／ドレイン拡散領域６０ａ、第２のソース／ドレイン拡散領域６０ｂ、ＣＧ６１、ＦＧ６２、Ｔｉｐ部６２ａ以外の構造については、省略するものとする。
図４（ａ）に示されるように、書き込みは、チャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）方式で行われる。このとき、第１のソース／ドレイン拡散領域６０ａはドレインとして、第２のソース／ドレイン拡散領域６０ｂはソースとして、それぞれ機能する。例えば、ＣＧ６１（Ａ端子）には、＋１．８Ｖの電圧が印加され、第１のソース／ドレイン拡散領域６０ａ（Ｂ端子）には、＋９．５Ｖの電圧が印加され、第２のソース／ドレイン拡散領域６０ｂ（Ｃ端子）には、＋０．２５Ｖの電圧が印加される。第２のソース／ドレイン拡散領域６０ｂから放出された電子は、チャネル領域の強電界により加速され、ＣＨＥとなる。特に、第１のソース／ドレイン拡散領域６０ａとＦＧ６２との容量カップリングによってＦＧ６２の電位も高くなっており、ＣＧ６１とＦＧ６２との間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、ゲート絶縁膜を通じてＦＧ６２に注入される。このような注入は、ソースサイドインジェクション（ＳＳＩ：Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ）と呼ばれている。ＳＳＩによれば、電子注入効率が向上し、印加電圧を低く設定することが可能となる。ＦＧ６２に電子が注入されることにより、メモリセルトランジスタの閾値電圧が上昇する。
図４（ｂ）に示されるように、消去は、ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル方式で行われる。例えば、ＣＧ６１（Ａ端子）には、＋１１．５Ｖの電圧が印加され、第１のソース／ドレイン拡散領域６０ａ、第２のソース／ドレイン拡散領域６０ｂ及び基板（Ｂ端子及びＣ端子）の電圧は、０Ｖに設定される。その結果、ＣＧ６１とＦＧ６２との間のトンネル絶縁膜に高電界が印加され、ＦＮトンネル電流が流れる。これによりＦＧ６２内の電子が、トンネル絶縁膜を通じて、ＣＧ６１に引き抜かれる。特に、ＦＧ６２のＴｉｐ部６２ａ周辺には、その尖り形状により強い電界が発生し、ＦＧ６２内の電子は、主としてそのＴｉｐ部６２ａからＣＧ６１に放出される。強電界が発生するＴｉｐ部６２ａは、電子の引き抜き効率を向上させていると言える。ＦＧ６２から電子が引き抜かれることにより、メモリセルトランジスタの閾値電圧が減少する。
なお、過消去によりＦＧ６２に関する閾値電圧が負になった場合、ＦＧ６２の下部にはチャネルが常時発生し得る。しかしながら、チャネル領域上にはＣＧ６１も設けられているため、メモリセルトランジスタが常にオン状態となってしまうことを防止できる。このように、実施の形態２のメモリセルトランジスタは、過剰消去エラーが防止されるという利点を有する。
図４（ｃ）に示されるように、読み出しの際には、第１のソース／ドレイン拡散領域６０ａはソースとして、第２のソース／ドレイン拡散領域６０ｂはドレインとして、それぞれ機能する。例えば、ＣＧ６１（Ａ端子）には、＋１．８Ｖの電圧が印加され、第２のソース／ドレイン拡散領域６０ｂ（Ｃ端子）には、＋１Ｖの電圧が印加され、第１のソース／ドレイン拡散領域６０ａ及び基板（Ｂ端子）の電圧は、０Ｖに設定される。消去セルの場合、閾値電圧は低く、読み出し電流Ｉｃｅｌｌが流れる。一方、書き込み（プログラム）セルの場合、閾値電圧は高く、読み出し電流Ｉｃｅｌｌがほとんど流れない。この読み出し電流Ｉｃｅｌｌを検出することによって、プログラムセルか消去セルかを判定することができる。
図５乃至図２９は、実施の形態２に係るスプリットゲート型不揮発性メモリのメモリセルトランジスタの製造方法を示す断面図である。各図面の（ａ）は、図３（ｂ）におけるＡ−Ａ’に沿った断面を示し、各図面の（ｂ）は、図３（ｂ）におけるＢ−Ｂ‘に沿った断面を示すものである。
まず、図５に示されるように、シリコン基板３１上にゲート絶縁膜（例えば、酸化膜）３２が形成される。続いて、ゲート絶縁膜３２上に導電体膜であるＦＧ薄膜（例えば、ポリシリコン薄膜）３３が形成され、当該ＦＧ薄膜３３上にフィールド絶縁膜（例えば、窒化膜）３４が形成される。その後、フィールド絶縁膜３４上に第１のフォトレジスト膜３５が塗布され、図５（ｂ）に示されるように、リソグラフィー技術により、第１のフォトレジスト膜３５がパターニングされ、開口部が形成される。
次に、図６（ｂ）に示されるように、パターニングされた第１のフォトレジスト膜３５をマスクとして、フィールド絶縁膜３４、ＦＧ薄膜３３、ゲート絶縁膜３２及びシリコン基板３１の表層部分に対する異方性のドライエッチングが行われ、トレンチが形成される。
次に、図７（ｂ）に示されるように、通常のＳＴＩプロセス技術を用いて、トレンチの部分に酸化膜が埋め込まれ、素子分離領域ＳＴＩ３６が形成される。
次に、図８に示されるように、フィールド絶縁膜３４がウェットエッチングにより除去される。
次に、図９に示されるように、全面に対し、Ｐ型不純物（例えば、硼素（Ｂ））のイオン注入が行なわれ、シリコン基板３１内にＰウエル３７が形成される。
次に、図１０に示されるように、ＦＧ薄膜３３上に（図１０（ｂ）にあってはＦＧ薄膜３３及び素子分離領域ＳＴＩ３６上に）、例えば、７６０℃、ＳｉＨ２Ｃｌ２とＮＨ３ガス雰囲気中で、ＬＰＣＶＤにより、ＦＧシリコン窒化膜３８が形成される。なお、ＦＧシリコン窒化膜３８は、後の工程において砒素の選択注入の際にマスクとして使用されるため、その膜圧は、少なくとも注入される砒素の平均射影飛程以上である必要がある。その後、ＦＧシリコン窒化膜３８上に第２のフォトレジスト膜３９が塗布され、図１０（ａ）に示されるように、リソグラフィー技術により、第２のフォトレジスト膜３９がパターニングされ、開口部を有するマスクパターンが形成される。このとき、図１０（ｂ）においては、全ての第２のフォトレジスト膜３９が除去される。
次に、図１１（ａ）に示されるように、パターニングされた第２のフォトレジスト膜３９をマスクとして、ＦＧシリコン窒化膜３８に対する異方性のドライエッチングが行なわれ、ＦＧシリコン窒化膜３８に開口部が形成される。また、図１１（ｂ）に示されるように、第２のフォトレジスト膜３９のマスクがないＢ−Ｂ’の断面では、露出されたＦＧシリコン窒化膜３８の全てがドライエッチングにより除去される。このとき、ＦＧシリコン窒化膜３８をきれいに除去するためにオーバーエッチングが実行されるが、エッチング選択比の関係から素子分離領域ＳＴＩ３６も多少削れる。図１０（ｂ）に比べ、素子分離領域ＳＴＩ３６がＦＧ薄膜３３から突出する割合が小さくなっていることがわかる。
次に、図１２に示されるように、全面に対し、Ｐ型不純物（例えば、硼素）によるイオン注入が行なれ、閾値電圧コントロール用のＰ型不純物拡散領域４０が形成される。図１２（ａ）では、ＦＧシリコン窒化膜３８の開口された領域に対して、選択注入が行われる。
次に、図１３（ａ）に示されるように、ＦＧシリコン窒化膜３８をマスクとして、ＦＧ薄膜３３の一部がドライエッチングにより除去される。一部が除去されたＦＧ薄膜３３の端部は、スロープ状となっており、ＦＧ４８のＴｉｐ部４８ａになる。また、図１３（ｂ）では、ＦＧ薄膜３３の表層が、全面的にエッチングされる。
次に、図１４に示されるように、８００℃のＣＶＤにより、全面に対し、第１の高温酸化膜（ＨＴＯ）４１が堆積される。
次に、図１５（ａ）に示されるように、第１のＨＴＯ４１がエッチバックされ、ＦＧシリコン窒化膜３８上及び開口部の中心付近に堆積していた第１のＨＴＯ４１が除去され、開口部内におけるＦＧシリコン窒化膜３８の側壁にスペーサ４２が形成される。また、図１５（ｂ）に関しては、ＦＧ薄膜３３から突出した素子分離領域ＳＴＩ３６の高さはあまり高くないため、素子分離領域ＳＴＩ３６の側壁には第１のＨＴＯ４１は残らず、エッチバックにより、全て除去される。
次に、図１６に示されるように、ドライエッチングにより、ＦＧ薄膜３３が除去される。特に、図１６（ａ）では、ＦＧシリコン窒化膜３８及びスペーサ４２をマスクとして、ＦＧ薄膜３３が選択的に除去する。一方、図１６（ｂ）では、全てのＦＧ薄膜３３が除去され、ゲート絶縁膜３２が露出される。
次に、ＣＶＤにより、全面に第２のＨＴＯが堆積された後、エッチバックが行われる。図１７（ａ）に示されるように、開口部内におけるＦＧ薄膜３３及びスペーサ４２の側壁に第１のプラグ絶縁膜４３が形成される。図１７（ｂ）では、図１５（ｂ）の工程と同じように、堆積された第２のＨＴＯが全て除去される。
次に、図１８に示されるように、全面に対し、例えば、注入エネルギー４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である砒素と燐（Ｐ）のイオン注入が行なわれ、第１のソース／ドレイン拡散領域４４が形成される。図１８（ａ）では、ＦＧシリコン窒化膜３８、スペーサ４２及び第１のプラグ絶縁膜４３をマスクとして、選択注入が行われるため、マスクとして使用されたＦＧシリコン窒化膜３８中にも、所定の深さまで砒素が注入される。すなわち、シリコン窒化膜３８内に砒素が含まれる領域（砒素含有領域）が形成される。
次に、ＦＧシリコン窒化膜３８、スペーサ４２及び第１のプラグ絶縁膜４３をマスクとして、異方性のドライエッチングが行われ、図１９（ａ）では、開口部におけるゲート絶縁膜３２が選択除去され、一方、図１９（ｂ）では、全てのゲート絶縁膜３２が除去される。続いて、全面に、導電体膜（例えば、ポリシリコン膜）が堆積され、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が行われる。その後、エッチバックにより、図１９（ａ）に示されるように、導電体膜が埋設して構成されたプラグ４５が形成される。また、図１９（ｂ）では、プラグ４５は層状となる。
次に、図２０に示されるように、プラグ４５上部の酸化の促進を目的として、全面に対して、例えば、注入エネルギー４０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で、Ｎ型不純物である砒素のイオン注入が行なわれ、Ｎ型不純物拡散領域４６が形成される。また、図２０（ａ）に示されるように、このイオン注入によっても、ＦＧシリコン窒化膜３８中に砒素が注入される。
次に、図２１に示されるように、熱酸化処理により、プラグ４５上部に第２のプラグ絶縁膜４７が形成される。
次に、フッ素系のガス雰囲気中で、具体例としては、ＮＦ３を７０ｓｃｃｍ、Ｏ２を１８００ｓｃｃｍ、Ｎ２を５００ｓｃｃｍのガスを用いて、２５Ｐａの下で、ＦＧシリコン窒化膜３８に対して、ドライエッチングが行われる（第１のエッチング工程）。図２２（ａ）に示されるように、このドライエッチングでは、砒素が注入されている深さまでＦＧシリコン窒化膜３８に対するエッチングが行われる。すなわち、ＦＧシリコン窒化膜３８に含まれる砒素を除去することを目的として、ＦＧシリコン窒化膜３８における砒素含有領域に対するエッチングが行われる。なお、ドライエッチングの終点の検出は、実施の形態１と同様である。
このドライエッチングによって、エッチングされたＦＧシリコン窒化膜３８中に含まれていた砒素は、エッチングチャンバ内に放出される。その一部は、Ｓｉ、Ｎ、Ａｓから組成される反応生成物（ＳｉｘＮｙＡｓｚ）を形成する。最終的には、砒素及び砒素を含んだ反応生成物は、エッチングチャンバ外に排気される。
また、このドライエッチングでは、エッチングガス雰囲気中に露出されている第２のプラグ絶縁膜４７も、同時にエッチングされてしまう。しかしながら、このドライエッチングに要する時間は、砒素が注入されている深さまでの比較的短いエッチング時間になるため、第２のフラグ絶縁膜４７のエッチング量は、問題にならない程度のエッチング量に抑えられる。なお、同様にエッチングガス雰囲気中に露出されているスペーサ４２に関しては、第１のＨＴＯ４１で形成されているため、ＦＧシリコン窒化膜３８との選択比は十分に高く、スペーサ４２のエッチングはほとんど進まない。
次に、図２３（ａ）に示されるように、燐酸を用いたウェットエッチングにより、残りのＦＧシリコン窒化膜３８がエッチングされる（第２のエッチング工程）。このウェットエッチングは、例えば、Ｈ３ＰＯ４（濃度８６％）、１６０℃の液中に、所定の時間浸すことで行われる。これにより、不要となったＦＧシリコン窒化膜３８の全てが除去される。第１のエッチングの工程によって、ＦＧシリコン窒化膜３８に含まれる砒素が全て除去されていれば、第２のエッチング工程のウェットエッチング液中には、砒素を含む反応生成物（パーティクル）が発生することはなく、ウェットエッチング液の汚染は起こらない。
実施の形態２では、ドライエッチング（第１のエッチング工程）のみでＦＧシリコン窒化膜３８が除去されるわけではなく、主としてウェットエッチング（第２のエッチング工程）でＦＧシリコン窒化膜３８の除去が行われる。その結果、被エッチング領域外の領域である第２のプラグ絶縁膜４７が、大幅に目減りすることを防ぐことができる。これに対し、ドライエッチング（第１のエッチング工程）のみを用いてＦＧシリコン窒化膜３８が全て除去される場合を想定すると、ウェットエッチング液の汚染については全く検討する必要はなくなるが、ドライエッチングに要する時間が長くなるために、第２のプラグ絶縁膜４７が、当該ドライエッチングによって、除去されてしまう可能性がある。第２のプラグ絶縁膜４７が除去されてしまうと、後述するＦＧ薄膜３３のエッチングの工程（図２４）において、同時にプラグ４５もエッチングされてしまうという問題が発生する。
また、プラグ４５に対して反対側に位置するスペーサ４２の側面が、製造ばらつきにより、プラグ４５から遠ざかる方向に傾斜してしまう場合がある。このような場合、傾いたスペーサ４２の端がマスクとして作用し、異方性のドライエッチングだけでは、ＦＧシリコン窒化膜３８をきれいに取り除くことができない。しかしながら、実施の形態２では、異方性のドライエッチング（第１のエッチング工程）に加えて等方性のウェットエッチング（第２のエッチング工程）も行われるため、異方性のドライエッチングでは、ＦＧシリコン窒化膜３８が残り易い箇所においても、等方性のウェットエッチングによって、ＦＧシリコン窒化膜３８をきれいに取り除くことができる。
次に、図２４（ａ）に示されるように、スペーサ４２及び第２のプラグ絶縁膜４７をマスクとして、ドライエッチングにより、ＦＧ薄膜３３が選択的に除去される。スペーサ４２直下に残されたＦＧ薄膜３３は、ＦＧ４８となる。
次に、図２５（ａ）に示されるように、ウェットエッチングにより、露出されているゲート絶縁膜３２が除去される。このとき、スペーサ４２の側面も同時にエッチングされ、後退（スペーサ４２の幅が減少）する。これより、ＦＧ４８のＴｉｐ部４８ａが露出される。
次に、図２６に示されるように、全面に、トンネル絶縁膜（例えば、酸化膜）４９が形成される。
次に、図２７に示されるように、トンネル絶縁膜４９上にＣＧ膜（例えば、ポリシリコン膜）５０が堆積される。
次に、ＣＧ膜５０に対してエッチバックが行なわれ、図２８（ａ）に示されるように、スペーサ４２及びＦＧ４８の側壁に、トンネル絶縁膜４９を介して、ＣＧ５１が形成される。その後、砒素のイオン注入により、ＬＤＤ領域５２が形成される。
次に、全面に、酸化膜が形成され、当該酸化膜に対するエッチバックにより、図２９（ａ）に示されるように、ＣＧ５１の側壁にＣＧ絶縁膜５３が形成される。その後、砒素及び燐のイオン注入により、第２のソース／ドレイン拡散領域５４が形成される。また、ＣＧ絶縁膜５３の形成時のエッチバックの際に、同時に、露出しているトンネル絶縁膜４９及び第２のプラグ絶縁膜４７を除去するようにしてもよい。その場合には、低抵抗化を目的としたＣＧ５１の上部、第２のソース／ドレイン拡散領域５４の表面及びプラグ４５の上部のシリサイド化を同時に行うことができる。
このようにして、図３に示されたスプリットゲート型不揮発性メモリのメモリセルトランジスタが形成される。以上の通り説明された製造プロセスによれば、リソグラフィー技術の使用は極力抑えられ、ほとんどの部材がエッチバックにより自己整合的に形成される。フォトリソグラフィ技術の使用回数が削減されるため、製造が容易になり、また、セルサイズの縮小が可能となる。
上述の通り、本発明の実施の形態１と同様に、本発明の実施の形態２では、砒素の選択注入の際にマスクとして使用されたＦＧシリコン窒化膜３８は、ドライエッチング（第１のエッチング工程）とウェットエッチング（第２のエッチング工程）の二段階の工程でエッチングされる。始めに行われる第１のエッチング工程においては、ＦＧシリコン窒化膜３８における砒素が含まれている領域に対するエッチングが行われる。また、第１のエッチング工程のエッチング時間は、全てのＦＧシリコン窒化膜３８をドライエッチングで除去するわけではないため、そのエッチング時間は、比較的短くてすむ。その結果、第２のプラグ絶縁膜４７が大幅に目減りしてしまうことを防止することができる。また、後に行われる第２のエッチング工程においては、残りのＦＧシリコン窒化膜３８がきれいに除去される。第１のエッチング工程によってＦＧシリコン窒化膜３８に含まれる砒素を全て除去できていたとすると、第２のエッチング工程の際のウェットエッチング液中には、砒素を含んだ反応生成物（パーティクル）は発生しない。すなわち、その後の製造工程で発生する可能性がある製造不具合を抑制することができるとともに、ウェットエッチング液の再利用が可能となる。
なお、実施の形態１と同様に、実施の形態２においても、第１のエッチング工程は、ＦＧシリコン窒化膜３８に含まれている全ての砒素を取り除くことに限定されない。第１のエッチング工程によって、一部の砒素だけでも取り除くことができれば、その分、砒素を含む反応生成物の発生量を抑えることができ、その結果、従来に比べ、ウェットエッチング液を再利用できる回数を多くすることができる。
［実施の形態３］
続いて、本発明の実施の形態３では、特許文献１に開示されたシリサイド構造を有するＭＯＳトランジスタの製造方法において、フィールド酸化膜（素子分離領域）に砒素イオンを導入する工程の後に不要となったシリコン窒化膜のマスクを除去する工程に対して、本発明を適用した例を説明する。
また、念のために説明しておくが、実施の形態３では、実施の形態１や実施の形態２と異なり、砒素が選択注入される対象が、半導体基板（シリコン基板）そのものではなく、半導体基板上に形成された絶縁膜（フィールド酸化膜）となっている。すなわち、砒素の選択注入がどのような目的で行われるかによって、砒素が注入される対象も異なるものである。本発明においては、砒素が打ち込まれる対象は、半導体基板そのものに限定されることはなく、例えば半導体基板上に形成された絶縁膜であっても構わない。
図３０乃至図３３は、実施の形態３に係るシリサイド構造を有するＭＯＳトランジスタの製造方法を示す断面図である。なお、特許文献１と同一の構造に係る部分に関しては、同一の符号が付されている。
まず、図３０（ａ）に示されるように、シリコン基板７１上に、シリコン酸化膜７２とシリコン窒化膜７３が形成される。このシリコン窒化膜７３は、後の工程で行われる砒素の選択注入の際にマスクとして用いられるため、シリコン窒化膜７３の膜圧は、砒素の平均射影飛程以上になっている。また、シリコン窒化膜７３上にレジスト７４が塗布され、素子分離領域上が開口するように、リソグラフィー技術によって、レジスト７４はパターニングされる。
次に、図３０（ｂ）に示されるように、ドライエッチング技術によって、シリコン窒化膜７３、シリコン酸化膜７２及びシリコン基板７１の表層が、順次エッチングされる。このとき、残余するシリコン窒化膜７３下のシリコン基板７１の領域が、トランジスタ活性領域（素子領域）となり、凹部になるように表層がエッチングされたシリコン基板７１の領域が、素子分離領域となる。
次に、図３０（ｃ）に示されるように、レジスト７４が除去された後、Ｈ２Ｏ２雰囲気で熱処理が行なわれ、シリコン基板７１が酸化されて、素子分離領域に素子分離絶縁膜であるフィールド酸化膜７５が形成される。
次に、図３１（ａ）に示されるように、ウェハ全面に、注入エネルギー１０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２で、砒素イオンの選択注入が行われる。このイオン注入により、砒素は、フィールド酸化膜７５に注入される。フィールド酸化膜７３へ注入された砒素は、フィールド酸化膜７５上のシリサイド化反応を効果的に抑制するように働く。なお、このイオン注入により、砒素は、マスクとして使用されたシリコン窒化膜７３にも所定の深さまで注入され、シリコン窒化膜７３に砒素が含まれる領域（砒素含有領域）が形成される。
次に、図３１（ｂ）に示されるように、ドライエッチングにより、砒素が注入された深さまでシリコン窒化膜７３がエッチングされる。すなわち、ＦＧシリコン窒化膜７３に含まれる砒素を除去することを目的として、シリコン窒化膜７３における砒素含有領域に対するエッチングが行われる（第１のエッチング工程）。ドライエッチングは、フッ素系のガス雰囲気中で、具体例としては、ＮＦ３を７０ｓｃｃｍ、Ｏ２を１８００ｓｃｃｍ、Ｎ２を５００ｓｃｃｍのガスを用いて、２５Ｐａの下で行われる。なお、ドライエッチングの終点の検出は、実施の形態１と同様である。
また、このドライエッチングの際、露出されているフィールド酸化膜７５は、プラズマからダメージを受ける。つまり、フィールド酸化膜７５もドライエッチングによって削り取られることになる。しかし、シリコン窒化膜７３への砒素の注入は、上部の浅い領域にのみ対して行われるため、ドライエッチングに要する時間（エッチング時間）は、少なくてすむ。その結果、フィールド酸化膜７５がエッチングされる量も少量で抑えられる。また、このときのフィールド酸化膜７５がエッチングされる量は、フィールド酸化膜７５の厚さ全体に対して十分小さいものであるため、このドライエッチングによってフィールド酸化膜７５が受ける悪影響（電気的絶縁特性の悪化等）はほとんどない。
次に、図３１（ｃ）に示されるように、燐酸を用いたウェットエッチングにより、残りのシリコン窒化膜７３のエッチングが行われる（第２のエッチング工程）。ウェットエッチングは、例えば、１６０℃に熱せられた濃度８６％のＨ３ＰＯ４液中に、所定の時間浸すことで行われる。これにより、不要となったシリコン窒化膜７３の全てが除去される。第１のエッチングの工程によって、シリコン窒化膜７３に含まれる砒素が全て除去されていれば、第２のエッチング工程のウェットエッチング液中には、砒素を含む反応生成物（パーティクル）が発生することはなく、ウェットエッチング液の汚染は起こらない。
次に、図３２（ａ）に示されるように、ウェットエッチング技術を用いて、シリコン酸化膜７２が除去され、続いて熱酸化法でゲート酸化膜７６が形成される。その後、ゲート酸化膜７６上にポリシリコンゲート電極７７が形成される。ポリシリコンゲート電極７７の形成後、シリコン窒化膜が形成され、異方性ドライエッチングによりサイドウォールスペーサ７８が形成される。
次に、図３２（ｂ）に示されるように、Ｐｃｈトランジスタの形成される領域（Ｐｃｈトランジスタ領域）が、レジストパターン７９で覆われた状態で、砒素イオンの選択注入が行われる。その後の活性化熱処理により、シリコン基板７１上にＮｃｈトランジスタのソース及びドレインとなるＮ＋拡散層８０が形成される。
次に、図３２（ｃ）に示されるように、レジストパターン７９の除去後、Ｎｃｈトランジスタの形成される領域（Ｎｃｈトランジスタ領域）が、レジストパターン８１で覆われた状態で、硼素イオンの選択注入が行われる。その後の熱処理により、シリコン基板７１上にＰｃｈトランジスタのソース及びドレインとなるＰ＋拡散層８２が形成される。
次に、金属のスパッタ法により、チタン膜が全面に成膜され、窒素雰囲気中での熱処理により、チタンシリサイド化が行われ、ポリシリコンゲート電極７７上の露出された表面、Ｎ＋拡散層８０及びＰ＋拡散層８２の表面に、電気抵抗率の高い結晶構造のＣ４９構造チタンシリサイド層と窒化チタンが形成される。このとき、硼素が注入されている領域では、フィールド酸化膜７５中に含まれた砒素がシリサイド反応を阻害して、拡散層間にまたがるショート・パスが形成されるのを防止する。その後、窒化チタンが除去され、図３３（ａ）に示されるように、窒素雰囲気中での熱処理により、ポリシリコンゲート電極７７上の露出された表面、Ｎ＋拡散層８０及びＰ＋拡散層８２の表面上のＣ４９構造チタンシリサイド層は、電気抵抗率の低い結晶構造のＣ５４構造チタンシリサイド層８３へ変化する。
続いて、層間絶縁膜８４及びアルミ配線８５が形成される。このようにして、シリサイド構造を有するＭＯＳトランジスタが形成される。
以上のように、本発明の実施の形態１や実施の形態２と同様に、本発明の実施の形態３では、Ｎ型不純物である砒素の選択注入の際にマスクとして使用されたシリコン窒化膜７３は、ドライエッチング（第１のエッチング工程）とウェットエッチング（第２のエッチング工程）の二段階の工程でエッチングされる。始めに行われる第１のエッチング工程においては、シリコン窒化膜７３における砒素が含まれている領域に対するエッチングが行われる。また、後に行われる第２のエッチング工程においては、プラズマダメージを伴わずに、残りのシリコン窒化膜７３が除去される。第１のエッチング工程によってシリコン窒化膜７３に含まれる砒素を全て除去できていたとすると、第２のエッチング工程の際のウェットエッチング液中には、砒素を含んだ反応生成物（パーティクル）は発生しない。すなわち、その後の製造工程で発生する可能性がある製造不具合を抑制することができるとともに、ウェットエッチング液の再利用が可能となる。
なお、実施の形態１や実施の形態２と同様に、実施の形態３においても、第１のエッチング工程は、シリコン窒化膜７３に含まれている全ての砒素を取り除くことに限定されることはない。
以上のように、本発明の実施の形態に基づいて詳細に説明したが、本発明は、本発明の主旨を変更しない限り、種々の変形が可能である。また、第１のエッチング工程後、エッチングチャンバから完全に排気されずに半導体装置に反応生成物が付着している場合がある。そのような場合には、第２のエッチング工程に移行する前に、半導体装置を酸によって洗浄するようにしてもよい。
（ａ）乃至（ｃ）は、本発明の実施の形態１に係るＮ型拡散領域を有する半導体装置の製造工程を示す断面図である。 （ａ）乃至（ｃ）は、本発明の実施の形態１に係るＮ型拡散領域を有する半導体装置の製造工程を示す断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリのメモリセルトランジスタの構造を示す断面図であり、（ｂ）は、平面図（平面レイアウト）である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの書き込み動作を示す概念図であり、（ｂ）は、消去動作を示す概念図であり、（ｃ）は、読み出し動作を示す概念図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）は、実施の形態２に係るスプリットゲート型不揮発性メモリの製造工程を示す図３（ｂ）のＡ−Ａ’における断面図であり、（ｂ）は、図３（ｂ）のＢ−Ｂ’における断面図である。 （ａ）乃至（ｃ）は、実施の形態３に係るシリサイド構造を有するＭＯＳトランジスタの製造工程を示す断面図である。 （ａ）乃至（ｃ）は、実施の形態３に係るシリサイド構造を有するＭＯＳトランジスタの製造工程を示す断面図である。 （ａ）乃至（ｃ）は、実施の形態３に係るシリサイド構造を有するＭＯＳトランジスタの製造工程を示す断面図である。 （ａ）及び（ｂ）は、実施の形態３に係るシリサイド構造を有するＭＯＳトランジスタの製造工程を示す断面図である。 （ａ）乃至（ｃ）は、従来のＭＯＳトランジスタの製造工程を示す断面図である。
符号の説明
１１、３１、７１ シリコン基板
１２、７３ シリコン窒化膜
１３ フォトレジスト
１４、４６ Ｎ型不純物拡散領域
３２ ゲート絶縁膜
３３ ＦＧ薄膜
３４ フィールド絶縁膜
３５ 第１のフォトレジスト膜
３６ 素子分離領域ＳＴＩ
３７ Ｐウエル
３８ ＦＧシリコン窒化膜
３９ 第２のフォトレジスト膜
４０ Ｐ型不純物拡散領域
４１ 第１のＨＴＯ
４２ スペーサ
４３ 第１のプラグ絶縁膜
４４、６０ａ 第１のソース／ドレイン拡散領域
４５ プラグ
４７ 第２のプラグ絶縁膜
４８、６２ ＦＧ
４８ａ、６２ａ Ｔｉｐ部
４９ トンネル絶縁膜
５０ ＣＧ膜
５１、６１ ＣＧ
５２ ＬＤＤ領域
５３ ＣＧ絶縁膜
５４、６０ｂ 第２のソース／ドレイン拡散領域
７２ シリコン酸化膜
７４ レジスト
７５ フィールド酸化膜
７６ ゲート酸化膜
７７ ポリシリコンゲート電極
７８ サイドウォールスペーサ
７９、８１ レジストパターン
８０ Ｎ＋拡散層
８２ Ｐ＋拡散層
８３ Ｃ５４構造チタンシリサイド層
８４ 層間絶縁膜
８５ アルミ配線

Claims (12)

  1. 砒素が含まれている部分と砒素が含まれていない部分とを有するシリコン窒化膜を形成する工程と、
    ドライエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれている部分をエッチングする第１のエッチング工程と、
    ウェットエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれていない部分をエッチングする第２のエッチング工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
  2. 前記シリコン窒化膜を形成する工程は、
    開口を有する前記シリコン窒化膜で基板上を覆う工程と、
    前記シリコン窒化膜をマスクとして前記砒素を注入する工程と、を有する、
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記砒素の注入により、前記基板内に拡散領域を形成する、
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２のエッチング工程の後、前記基板に対して熱処理を行なう工程をさらに含む、
    ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記基板内に絶縁膜が選択的に形成されており、
    前記開口は、前記絶縁膜に対応するように形成されている、
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  6. 前記ドライエッチングは、フッ素系のエッチングガスを用いて行われ、
    前記ウェットエッチングは、燐酸液を用いて行われる、
    ことを特徴とする請求項１乃至５のいずれか１に記載の半導体装置の製造方法。
  7. 半導体層上にゲート絶縁膜を介してフローティングゲート用の導電体層を形成する工程と、
    開口を有するシリコン窒化膜をマスクにして前記導電体層を選択的に除去する工程と、
    前記シリコン窒化膜をマスクとした第１の砒素の注入により、前記開口に対応する位置の前記半導体層に第１の拡散層を形成する工程と、
    ドライエッチングにより、前記シリコン窒化膜における前記第１の砒素が含まれている領域を除去する第１のエッチング工程と、
    ウェットエッチングにより、残りの前記シリコン窒化膜を除去する第２のエッチング工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
  8. 前記開口内の前記シリコン窒化膜の側壁にスペーサを形成する工程と、
    前記スペーサをマスクとして前記ウェットエッチングより露出した前記導電体層を選択的に除去する工程と、をさらに含む、
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. トンネル絶縁膜を介して前記導電体層に対向するようにコントロールゲートを形成する工程をさらに含む、
    ことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記コントロールゲートをマスクとした不純物の注入により、前記半導体層に第２の拡散層を形成する工程をさらに含む、
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第１の拡散層上にプラグを形成する工程と、
    前記シリコン窒化膜をマスクとして前記プラグの上部に第２の砒素を注入する工程と、をさらに含む、
    ことを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。
  12. シリコン窒化膜で素子領域内の半導体基板上を覆う工程と、
    素子分離絶縁膜で前記素子領域とは異なる領域内の前記半導体基板上を覆う工程と、
    前記シリコン窒化膜をマスクとして前記素子分離絶縁膜に砒素を注入する工程と、
    ドライエッチングにより、前記シリコン窒化膜の前記砒素が含まれている領域を除去する第１のエッチング工程と、
    ウェットエッチングにより、残りの前記シリコン窒化膜を除去する第２のエッチング工程と、
    前記素子領域内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記素子領域内の前記半導体基板中にソース及びドレインとなる不純物拡散領域を形成する工程と、
    全面に、金属膜を形成する工程と、
    熱処理により、前記不純物拡散領域の表面と前記金属膜とを反応させてシリサイドを形成する工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
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