JPH0278276A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に電気的な情報書換え動
作の制御性、信頼性に、優れ、かつセル面積が小さい浮
遊ゲート型不揮発性メモリセル構造に関する。

〔従来の技術〕

従来、フローティングゲートを有する半導体装置として
、例えばアイ・イー・イー・イー、ジャーナル　オフ　
ソリッド・ステート　サーキット。

ニス　シー１８　（１９８３年）第５３２頁から第５３
８頁（ＩＥＥＥｐ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ
−８ｔａｔｅＣｉｒｃｕｉｔｓ、　５Ｃ−１５（１９８
３）　ｐ　ｐ、５３２−５３８）において電気的に消去
動作が可能な不揮発性のメモリセルが開示されている。

前記メモリセルは、浮遊ゲート電極と制御ゲート電極を
有する肘５ＦＥＴから構成され、浮遊ゲート下の薄い酸
化膜を通してｄ遊ケー１−に基板より電化をトンネル注
入あるいは浮遊ゲートから基板に電子をトンネル放出す
ることにより、書込、消去動作を行う。この時、薄い酸
化膜にはｌ　ＯＭＶ／ｃｍ以上の高電界を印加する必要
があるが、できるだけ低い外部電圧でこの状況を実現す
るには、浮遊ゲート電極と制御ゲート電極の重なり面積
を大きく取ることが必要となる。

以上より、前記メモリセルは、回し浮遊グー１−電極と
制御ゲート電極を有する紫外腺消去型ＥＰＲＯＭセルに
比べてセル面積から５倍程度人きくなり、高集積大容量
化を進めるうえで不利であった。

これに対して、電気的畜換え機能を保持しながら、セル
面積をＥＰＲＯＭと同程度に小さくできるメモリセルが
、アイ・イー・イー・イー、ジャーナル　オフ　ソリッ
ド・ステー（〜　サーキット。

ニス　シー２２　（１９８７年）第６７６頁から６８３
　頁　（ＩＥＥＥ、　　Ｊｏｕｒｎａｌ　　ｏｆ　　５
ｏｌｉｄ−５ｔａｔｅＣ４ｒｃｕｉｔｓ、　５Ｃ−２２
（１９８７）　Ｐ　Ｐ、　６７６−６８３）において論
じられている。

このセルは、従来のスプリットゲート型ＥＰＲＯＭメモ
リセルと基本的に同一の構造を有しているが。

浮遊ゲート電極下のゲート酸化膜を全面にわたって薄い
トンネル酸化膜にした点に特徴がある。

ＥＦＲＯＭでは二冑外線照射によって浮遊ゲートに蓄え
られた電荷を放出することにより消去動作を行っていた
が、このセルでは浮遊ゲート電極と、その下部に入り込
んだドレイン領域の間のトンネル酸化膜に１０　Ｍ　Ｖ
　／ｃａ＋以上の高電界を印加することにより、電気的
消去を行う。具体的には、少なくとも制御ゲート電極と
半導体基板を接地した状態で、ドレイン領域にのみ正の
高電圧を印加する。この時、ドレイン領域と浮遊ゲート
電極間の容量結合が小さいため、浮遊ゲート電極と制御
ゲート電極の重なり面積を意識的に大きく取らなくても
、トンネル酸化膜に効率的に高電界を印加することかで
きる。すなわち、従来のＥＰＲＯＭと同程度のセル面積
で電気的に消去が可能である。

一方、書込動作は、ドレイン領域がチャネル領域に接す
る半導体基板内領域で高電界を発生させ、浮遊ゲート電
極へホットキャリア注入を行うことにより実現される。

これは、従来のＥＦＲＯＭの場合と全く同じである。

〔発明が解決しようとする課題〕

上記従来技術においては、書込動作、消去動作を同じド
レイン領域を用いて行うため、両者の特性を両立させる
ことが極めて困難であった。このことは、ドレイン領域
の接合耐圧、およびトンネル酸化膜の膜厚を最適化する
際のトレードオフとして、端的にあられれていた。

ドレイン領域接合耐圧は、書込速度の観点からは、ホッ
トキャリアが発生しやすいように低めに設定することが
望ましいが、一方、高速かつ高信頼な消去動作を実現す
るには、一定以上の水準に保つことが必要であった。

トンネル酸化膜のｙ厚は、書込動作時の半選択デイスタ
ーブを低減するためＰｉ、めに設定することが必要とな
るが、このことは低電圧でかつ高速な消去動作の実現を
妨げていた。

本発明の目的は、書込・消去特性をそれぞれに最適化す
ることができ、かつセル面積が小さい、電気的書換え可
能な不揮発性メモリセル構造を提供することにある。

本発明の他の目的は、１素子／ビツト型でありながら過
消去に対する動作余裕の大きい、電気的書換え可能な不
揮発性メモリセル構造を提供することにある。

〔課題を解決するための手段〕

上記目的は、書込動作と消去動作をそれぞれメモリセル
の別個の領域を用いて行うことにより、達成される。

これを実現するためには、従来トレイン領域側にのみ設
けられていた浮遊ゲート電極を、ソース領域側にも別に
設け、上記２つの浮遊ゲート電極を素子分離領域上で接
続（一体化）するとともに、接合耐圧と浮遊ゲート電極
下のゲート酸化膜厚をトレイン領域側とソース領域側で
それぞれ個別に最適化すれば良い。

トレイン領域側で書込動作、ソース領域側で消去動作を
行うとすれば、接合耐圧としてはソース領域の方を高く
、また浮遊ゲート電極下のゲート酸化膜厚としてはトレ
イン領域の方を厚くすることになる。

より具体的には、接合耐圧は、ドレイン領域側で３〜９
Ｖ程度、ソース領域側で１５Ｖ程度以上、またゲート酸
化膜は、ドレイン領域側で１５〜１１００ｎ程度、ソー
ス領域側で５〜１５ｎｍ程度に設定するのが望ましい。

上記他の目的は、上記２つの浮遊ゲート電極にはさまれ
た活性領域の表面上に、グー１−酸化膜を介して制御ゲ
ート電極を設けることにより、達成される。

〔作用〕

浮遊ゲート電極を、ドレイン領域側とソース領域側の２
ケ所に設け、上記２つの浮遊ゲート電極を素子分離領域
上で接続（一体化）することによす、トレイン領域側か
ら浮遊ゲート電極へ書き込んだ電荷を、ソース領域側へ
引き抜く　（消去する）ことが可能になり、書込・消去
特性をそれぞれ独立に最適化することができる。

書込特性は、トレイン領域の接合耐圧を低下させること
によってホットキャリアの発生、注入効率が高められ、
書込電圧の低電圧化、書込速度の高速化が実現される。

また、ドレイン領域側のゲート酸化膜を厚めにすること
により、書込半選択時のドレインデイスターブ現象が著
しく低減され。

大規模メモリアレーとしての動作が可能となる。

一方、消去特性は、ソース領域の接合耐圧を高め、かつ
、ソース領域側のゲート酸化膜厚を直接トンネルが問題
にならない範囲で薄くすることにより５ソ一ス接合領域
でのアンバランスという寄生現象を起こさずに、ゲート
酸化膜（以下、この薄いゲート酸化膜をトンネル酸化膜
と呼ぶ）に所望の高電界（１０〜１３ＭＶ／ｃｍ）を印
加することが可能となる。この結果、電子のファウラー
ツートノ）イム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）　
　Ｉ−ンネル放出による消去動作を、低電圧で高速に、
かつ信頼性良く実現することができる。

また、前記２つの浮、遊ゲート電極にはさまれた活性領
域上に、ゲート酸化膜を介して制御ゲート電極を設ける
ことにより、前記浮遊ゲート電極下のチャネル領域と直
列に制御トランジスタが形成される。この制御トランジ
スタは、消去動作が過多に行なわれ、浮遊ゲート電極部
がデプレッション状態になっても、望ましくないリーク
電流を完全に抑制するため、１素子／ビツト型でありな
がら過消去に強いメモリセルの実現が可能となる。

〔実施例〕

以下、本発明の第１の実施例を、第１図〜第１０図を用
いて説明する。

第１図は本実施例のメモリセルの断面図（２ビット分）
、第２図はその平面図（４ビット分）、第３図は上記メ
モリセルを用いてメモリセルアレーの等価回路図、第４
図〜第１０図は上記メモリセル製造工程における第１図
と同一部分の断面図である９、 まず、第３図を用いて、メモリセルアレー回路の動作の
概略を説明する。

第３図はおいて、２１はメデコーダ、２８はＹデコーダ
、２９はセンスアンプである。Ｑ、はメモリセルであり
、浮遊グー１〜電極と制御ゲート電極を有する絶縁ゲー
ト型電界効果トランジスタから成っている。制御ゲート
電極はワード線Ｗ［、に接続されている。また、ドレイ
ン領域はデータ線ＤＬに、ソース領域は消去線Ｅ　Ｌに
それぞれ接続されている。Ｑ　Ｓ　１１　Ｑ　５２は、
情報の書込むよび読出動作時に、消去線ＥＬ、を回路の
接地電位、たとえばＯｖと接続し、情報の消去動作時に
は、消去電位Ｖε、たとえば１２Ｖと接続するためのス
イッチ素子である。書込および読出動作時にはＱ　Ｓ　
２が導通状態とされ、Ｑ　ｓ　ｉは非導通状態とされる
。

消去動作時には、これとは反対にＱ　ｓ　Ｌが導通状態
とされ、Ｑｓｚは非導通状態とされる。データ線ＤＬは
、書込動作時に書込電位Ｖ　ｐ　１．たとえば６Ｖ、読
出動作時に読出電位、たとえば１ｖが印加され、消去動
作時には回路の接地電位、たとえば０■、あるいは２■
程度までの低い電圧が印加されるか、フローテインク状
態に置かれる。ワード線ＷＬは、書込動作時に書込電位
Ｖ　Ｐ　２．たとえば１２Ｖが印加され、読出動作時に
電源電位Ｖｃｃ、たとえば５ｖが印加される。消去動作
時には、回路の接地電位、たとえばｏ■、あるいはそれ
に近い一２〜２Ｖ程度の電圧が印加される。

次に、第１図、第２図を用いて、本実施例によるメモリ
セルの構造と特徴を明らかにする。

第１図、あるいは第２図に示すように、メモリセルであ
る絶縁ゲート型電界効果トランジスタはＰ型半導体基板
１の主面側に形成された厚い第１ゲート酸化膜４．薄い
第１ゲート酸化膜（以下、これをトンネル酸化膜と呼ぶ
）Ｓ、厚い第１ゲート酸化膜４と同程度の膜厚の第２ゲ
ート酸化膜７゜第１ゲート酸化膜４およびＳ上の浮遊ゲ
ート電極６、第２ゲート酸化膜７および浮遊ゲート電極
６上の制御ゲート電極９２層間酸化膜８．ドレイン領域
を構成するｎ十型半導体領域１１とそれを覆うように設
けられたｐ生型半導体領域１３．ソース領域を構成する
ｎ中型半導体領域１２とｎ−型半導体領域１４から構成
されている。

第１ゲート酸化膜４および５、第２ゲート酸化膜７は、
いずれも半導体基板１表面の熱酸化による酸化シリコン
膜からなり、厚い第１ゲート酸化膜４および第２ゲート
酸化膜７で３０ｎｍ程度、トンネル酸化膜５で１０ｎｍ
度の膜厚を有している。

層間酸化膜８は、浮遊ゲート電極６である多結晶シリコ
ン膜表面の熱酸化による酸化シリコン膜からなり、３０
ｎｍ程度の膜厚を有している。制御ゲート電極９は２層
目の多結晶シリコン膜からなり、第２ゲート酸化膜７お
よび層間酸化膜８の表面に被着している。また、ワード
線ＷＬと一体に形成されて、フィールド酸化膜２の上に
延在している。

なお、ワード線ＷＬの配線抵抗を低減するために、制御
ゲート電極９を、高融点金属膜、その金属シリサイド膜
、あるいは多結晶シリコンと金属シリサイド９重ね膜を
用いて形成することもてきる。

ドレイン領域は、ｎ十型半導体Ｍ域１１からなり、接続
孔１７を通してアルミニウムデータ線１８に接続されて
いる。ｎ十型半導体領域１１は。

接続孔１７の直下部分を除いて０．２μｍ程度の接合深
さを有している。

上記ドレイン領域１１を覆うようにｐ生型半導体領域１
３が形成されており、擦込動作時のチャネルホットエレ
クトロン注入効率の向上、および消去動作時のパンチス
ル防止を実現している。

Ｐ十型半導体領ｄ１３の濃度は、ｎ十型半導体領域１１
との接合面において３　Ｘ　１０　”ｃｍ−”８度であ
り、０゜４〜０．５μｍＮ。度の深さまで拡がっている
。

ソース領域は、ｎ中型半導体領域１２およびｎ−型半導
体領域１４からなっている。ソース領域を構成している
ｎ＋／ｎ−半導体領域１２．１４は、ｖ８接する二つの
接続孔１７を通して一本のアルミニウムデータ線１８に
接続されている二つのメモｔＬ−セルの間を、ワード線
ＷＬが延在している方向に延在して、消去線Ｅ　Ｌを形
成している。

ｎ十型半導体領域１２の接合深さは、１−レイン領域の
場合と同様０．２μｍ程度である。ｎ−型半導体領域１
４は、ｎ十型半導体領域１２とｐ型半導体基板１の間に
介在するように設けられており、ソース接合の破壊耐圧
を高める働らきをしている。

ｎ−型半導体領域１４の濃度は、ｎ÷型゛ｈ導体領域１
２との界面において］　Ｘ　１０１［１ｃｍ−”程度、
その接合深さは０．５μｍ程度であり、この時の接合破
壊耐圧は２０Ｖを超える（ｐ型半導体基板１の比抵抗が
１Ω・ｃｍの場合）。

１６は、たとえば燐硅酸ガラス（ｐ　Ｓ　Ｇ）膜からな
る絶縁膜であり、ｐ型半導体基板１の主面上を覆ってい
る。トレイン領域を構成するｎ十型半゛　導体領域１１
の上の部分の酸化膜１５およびＰＳＧ膜１膜製６釈的に
除去して、接続孔１７を形成している。接続孔１７を通
して、アルミニウム膜からなるデータ線１８が、トレイ
ン領域を形成するｎ生型半導体領域１１に接続されてい
る。接続孔２５の下では、ｎ生型半導体領域１１の接合
深さがその他の部分より深くなっており、アルミニウム
とのオーム性接触の信頼Ｊαを高めている。

なお、第１図には示していないが、アルミニウムデータ
線１８を、たとえばＣＶ　［：ｌによるＰ　Ｓ　Ｇ膜と
その上の窒化シリコン膜から成る保護膜が覆っている。

メモリセルのＪＦ込・読出、消去動作は、メモリセルア
レー回路の動作（第３図参照）にて述へた電圧を各領域
に印加することにより行なオ）れるが、上記各動作のメ
カニズ１１は以下のとおりである。

ギＦ込は、トレイン領域を形成するｒ１＋型半導体領域
１１のチャネル側端部で発生したホットエレクトロンを
１．ｆ遊ゲート電極８へ注入することにより実現される
。注入された電子は、浮遊ゲートＸ１！棒６を負に帯電
させろため、制御ゲートペ１ｚ極９から見た閾値電圧は
その電荷量に応して正方向へシフトし、高レベルの閾１
直電圧が実現されろ。

消去は、浮遊ゲートな極６に保持された′電子（負電荷
）を、トンネル酸化Ｈ奨５を通して、ソース領域の一部
であるｎ十型半導体領域１２１＼引き抜くことにより行
なわれる。引き抜きには。

Ｆｏｗｌｅｒ　−Ｎｏｒｄｈｅｉｍ　トンネル放出が用
いられる。活性領域を２ケ所で横切る浮遊ゲート電極６
が、フィールド酸化膜２の上で互いに接続されているた
め、ドレイン領域側から注入した（書込んだ）電子を、
ソース領域側へ引き抜く　（消去する）ことができる。

電子の放出にともない、浮遊ケート電極６の電位が上昇
し、制御ゲート電極９から見た閾値電圧は低Ｆする。消
去が更に進むと、最終的には、第２ゲート酸化膜７と制
御ゲート電１４９からなるトランジスタ部の閾値電圧が
見えてくるため、この値を適切に調整しておけば、メモ
リセルは決してデプレッション状態にはならない。

読出しは、閾値電圧の高低がメモリセルチャネル電流の
大小に反映されることを利用して行なわれる。

次に、本実施例の効果し二ついて述べる。

第１に、本実施例によれば、書込動作と消去動作をそれ
ぞれ別個の領域（場所）で行うことができるので、各々
の特性を独立にＱ適化することが可能になる。すなわち
、 （１）書込に関しては、トレイン領域側の第１ゲート酸
化膜４を３０ｎｍ程度までノリくすることにより、ドレ
イン半選択デイスターブに対する耐性を高め、動作電圧
裕度を改善することができる。また、ドレイン領域を構
成するｎ生型半導体領域１１がｐ十型半導体領域１３で
覆われているため、書込効率が高められ、上述の動作電
圧裕度が更に改善される。

（２）消去に関しては、トンネル酸化膜（ソース領域側
の第１ゲート酸化膜）５の膜厚をＬＯｎｍ程度まで薄膜
化するとともに、ソース領域をｎ＋／ｎ−二重拡散型の
高耐圧構造とすることにより、ソース接合耐圧よりも充
分に低い動作電圧で、１０　Ｍ　Ｖ　／ａｍ以上の高電
界をトンネル酸化膜５に印加することが可能になる。こ
の結果。

高速で、かつ信頼性の品い消去ｖ１作を実現することが
できる。

（３）上述した構造の最適化は、トレイン領域側とソー
ス領域側で各々独立に行うことができるので、高性能、
高信頼な書込・消去特性をトレードオフなく同時に実現
することができる。

本実施例の他の効果は以下のとおりである。

（１）１素子／ビツト型のためセル面積が小さく、高集
積、大容敏化に適している。

（２）第２ゲート酸化膜７と制御ゲート電極９が実効的
に選択トランジスタとして働らくため、消失後閾値電圧
がデプレッション状態になることは無い。この結果、１
素子／ビツト型でありながら過消去に強い消去特性を実
現することができる。

（３）浮遊ゲート電極６と制御ゲート電極９のマスク合
わせがずれても、制御ゲート電極９の端部が浮遊ゲート
電極６の上からはずれない範囲であれば、上記両電極間
の静電容量値は変化しない。この結果、合わせずに強い
メモリセル構造が実現される。

次に、第４図から第１０図を用いて、本実施例のメモリ
セルの製造方法について説明する。

第４図に示すように、ｐ型半へ体基板１の主表面上に熱
酸化による酸化シリコン膜３１を成長させた後、たとえ
ばＣＶＤによる窒化シリコン膜３２を熱酸化マスクとし
て、半導体基板１の所定の表面を酸化し、フィールド酸
化膜２を形成する。

ｐ十型チャネルストッパ３は、フィールド酸化膜２を形
成する以前に、イオン打込みによってｎ型不純物、たと
えはボロン（Ｂ）を導入しておくことにより形成する。

フィールド酸化膜２を形成した後に、窒化シリコン膜３
２および酸化シリコン膜３１を除去する。

次に、第５図に示すように、半導体基板１表面の、フィ
ールド酸化膜２から露出している領域を熱酸化して、厚
い第１ゲート酸化膜４と薄い第１ゲート酸化膜（トンネ
ル酸化膜）５をそれぞれ形成する。厚い酸化膜と薄い酸
化膜のつくり分けは、第１回目の熱酸化を行った後、１
−ンネル酸化膜５を形成するべき領域の酸化膜を選択的
に除去し、その後、第２回目の熱酸化を再度行うことに
より実現される。第２回目の酸化条件は、１〜ンネル酸
化膜５の膜厚が１０　ｎ　ｍとなるように設定する６一
方、第１回目の酸化条件は、第２回目の酸化と合わせて
、厚い第１ゲート酸化膜４の膜厚が３０ｎｍとなるよう
に設定する。

上記第１ゲート酸化膜４，５の上に、後の工程で浮遊ゲ
ート電極として加工される多結晶シリコン膜６′を、た
とえばＣＶＤによって形成する。

膜厚は、２００ｎｍ程度にする。多結晶シリコン膜６′
には、熱拡散、イオン打込み等によって、ｎ型不純物、
たとえばリン（Ｐ）を導入し、膜の比抵抗を低下させる
。

次に、第６図に示すように、多結晶シリコン膜６′をリ
ソグラフの手法を用いて加工し、浮遊ゲート電極６を形
成する。活性領域を２ケ所で横切る。１ビット分の浮遊
ゲート電極６は、第２図で示したようにフィール酸化膜
２の上で一体化している。続いて、上記浮遊ゲート電極
６をマスクとして、イオン打込みによって、半導体基板
１の表面にｎ型不純物、たとえばボロン（Ｂ）を５×１
０１１〜ｌＸｌ０”個／Ｃｒｎ２程度導入し、上記浮遊
ゲート電極６にはさまれた活性領域のしきい電圧をエン
ハンスメント型にコントロールする。

次に、第７図に示すように、上記／１．遊ゲート電極６
で覆われていない部分の第１ゲート酸化膜４゜５を除去
した後、熱酸化によって、第２ゲー１〜酸化膜７．およ
び層間酸化膜８を形成する。膜厚はいずれも３０ｎｍと
する。これにひき続いて、制御ゲート電極およびワード
線を形成するために、厚さ３５０ｎｍの多結晶シリコン
膜９′を、たとえばＣＶＤによって形成する。多結晶シ
リコン膜には、熱拡散、イオン打込みなどによってｎ型
不純物、たとえばリン（Ｐ）を導入し、低抵抗化を行う
。

次に、第８図に示すように、多結晶シリコン膜９′をリ
ソグラフィの手法を用いて加工し、制御ゲート電極９と
ワード線ＷＬを形成する。この表面を軽く酸化した後、
レジスト膜からなるｎ−型半導体領域形成用マスク３３
を形成する。続いて、これをマスクとしたイオン打込み
によって、半導体基板１の表面部分にｎ型不純物、たと
えばリン（Ｐ）を２　Ｘ　Ｉ　Ｏ１４〜６　ｘ　１０１
４個／Ｃｍ２−程度導入し、ｒ）−型半導体領域１４を
形成する。Ｆ−、Ｉ紀しジスト膜３３を除去した後、上
記「１−型半導体領域１４を、高温熱処理により引きの
ばしても良い。

次に、第９図に示すように、レジスト膜からなるｐ生型
半導体領域形成用マスク３４を形成する。

続いて、これをマスクとしたイオン打込みによって、半
導体基板１の表面部分にｐＪ１４＋不紳物、たとえばボ
ロン（Ｂ）を５　Ｘ　１０”’−１、Ｆｉ　　Ｘ　１−
　Ｑ１４個／ｃｍ２程度導入し、ｐ十型半導体領域１；
３を形成する。上記レジストＩＦＪを除去した後、上記
ρ＋型半導体領域を、高温熱処理により引き延ばしても
良い。

次に、第１０図に示すように、’ｔ’Ａ’Ｍゲート電（
４１６、制御ゲート電極９をマスクとして、イオン打込
みによって、゛性導体見板１の表面にｎ型不タハ物。

たとえば砒素（Ａ　ｓ　）を５　Ｘ　Ｉ　Ｏ”’　−Ｌ
　Ｘ　、１０１［３個／ｃｍ２程度導入し、ｒ１＋型半
導体領域１１および１２を形成する。続いて、高温熱処
理によって上記ｎ十型半導体領域ＩＪおよび」２の結晶
性回復と引きのばし拡散を行い、特にｎ生型半導体領域
１２とｔ９．Ｍゲート電極６の安定な重なりを実現させ
る。その後、半導体基板１．浮遊ゲート電極６および制
御ゲート電極９の表面を覆っている酸化膜を一旦除去し
、ひき続いて、上記表面を３０〜５０ｎｍ程度の厚さま
で再酸化する（酸化膜１５の形成）。これにより、浮遊
ゲート電極６端部でのゲート酸化膜リークが、著しく低
減される。

次に、第１図に示すように、たとえばＣＶＤによって、
Ｐ　Ｓ　Ｇ　ＩＰＪからなる絶縁膜１６を形成する。

この後、接続孔１７．アルミニウム膜からなるデータ線
上８１図示していない保護膜を形成して、メモリセルの
製造工程を終える。

（実施例２） 以下、本発明の第２の実施例を、第１１図を用いて説明
する。

第１−１図は本実施例のメモリセルの断面図（２ビット
分）である。

本実施例は、第１の実施例で示したメモリセルにおいて
、浮遊ゲート電極６のソース、トレイン領域側端部を制
御ゲート電極８の端部に合わせて加工したものである。

本実施例により、１ピッ１〜分の占有面積を、第１の実
施例の場合と比へて約１０％縮小することができる。

なお、上記第１および第２の実施例ではｐ型半導体基板
を用いてｎチャネルメモリセルの場合について説明した
が、逆の導電性を用いても良いことは勿論である。、ま
た、本発明は、上記第１および第２の実施例に限定され
ることなく、特許請求の範囲内で種々の変形があり得る
ことは勿論である。

〔発明の効果〕

本発明は、′４遊ゲート電極に電荷をたくわえることに
よって情報を記憶する、電気的書換可能な不揮発性メモ
リセルに関するものであるが、以上説明したように構成
されているので、以下に記載されるような効果を奏する
。

まず、書込動作と消去動作が上記メモリセル内の互いに
異なる領域で行なわれるような構成になっているため、
それぞれの動作特性を、トレードオフの関係なく互いに
独立に最適化することができる。

また、１素子／ビツト型のメモリセルでありながら、実
質的に選択トランジスタとして働らく構成要素がセル内
にたくみに集積化されているため、過消去動作に対する
裕度が大きい微細メモリセルの実現が可能となる。

以上により、紫外線消去型ＥＰＲＯＭと同程度の高集積
化が可能で、かつ高性能・高信頼で使い易い電気的書換
え型のメモリセル技術が実現される。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリセルの断面図、第２
図は第１図のメモリセルの平面図、第３図は第１図のメ
モリセルを用いてメモリセルアレーの等価回路図、第４
図乃至第１０図は第１図のメモリセルの製造工程におけ
る断面図、第１１図は本発明の他のメモリセルの断面図
である。 １・・・ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ｐ中型チャネルストッパ領域、４・・・厚い第
１ゲ−ト酸化膜、５・・・薄い第１ゲート酸化膜（トン
ネル酸化膜）、６・・・４遊ゲート電極、７・・・第２
ゲート酸化膜、８・・層間酸化膜、９・・制御ゲート電
極（ワード線）、１１・・・ｎ中型半導体領域（トレイ
ン領域の一部）、１２・・・ｎ中型半導体領域（ソース
領域の一部）、１３・・・ｐ十型半導体領域、１４・・
・ｎ−型半導体領域（ソース領域の一部）、１５・・・
ライト酸化膜、１６・・・ＰＳＧ膜、１７・・・接続孔
、１８・・・アルミニウム配線（データ線）、２１・・
Ｘデコーダ、２２・・Ｙデコーダ、２３・・・センスア
ンプ、３１・・・表面酸化膜、３２・・・シリコン窒化
膜、３３・・・ホトレジスト膜（イオン打込み用マスク
）、３４・・・ホトレジスト膜（イオン打込み用マスク
）。 第２　図 ／ど（νｂ）／１ｔＤＬノ ネ　３　口

Claims (1)

1. 【特許請求の範囲】 １、素子分離領域上で一体となった浮遊ゲート電極が活
   性領域を２箇所で横切り、該浮遊ゲート電極の下のゲー
   ト絶縁膜の膜厚が前記２箇所で互いに異なることを特徴
   とする半導体装置。 ２、前記浮遊ゲート電極に電荷を保持することによって
   情報を記憶する不揮発性メモリ素子であって、前記ゲー
   ト酸化膜のうち膜厚の厚い部分を通して、半導体基板か
   ら前記浮遊ゲート電極へ電荷を注入し、前記ゲート酸化
   膜のうち膜厚の薄い部分を通して、前記浮遊ゲート電極
   から半導体基板へ電荷を放出することを特徴とする請求
   項第１項記載の半導体装置。 ３、前記浮遊ゲート電極の電位、および前記浮遊ゲート
   電極ではさまれた活性領域の表面であって、かつ少なく
   とも該活性領域を横切るような表面領域の電位を、容量
   結合によって制御する制御ゲート電極を設けたことを特
   徴とする請求項第１または第２項記載の半導体装置。 ４、前記浮遊ゲート電極および前記制御ゲート電極によ
   って互いに分離された活性領域に、前記半導体基板とは
   反対導電型の不純物領域からなるソース、ドレイン領域
   を設けたことを特徴とする請求項第３項記載の半導体装
   置。 ５、前記ドレイン領域およびソース領域の接合耐圧が互
   いに異なり、前記ゲート酸化膜の膜厚が厚い前記浮遊ゲ
   ート電極側の接合耐圧が、他方の接合耐圧よりも低いこ
   とを特徴とする請求項第４項記載の半導体装置。 ６、前記浮遊ゲート電極、前記制御ゲート電極、前記ソ
   ース、ドレイン領域からなる不揮発性メモリ素子であつ
   て、２箇所で活性領域を横切り、素子分離領域上で一体
   となつた前記浮遊ゲート電極のうち、厚いゲート絶縁膜
   上の部分に基板表面領域で発生した高エネルギーの電荷
   （ホットキャリア）を注入することによつて情報の書込
   みを行い、注入された電荷を前記浮遊ゲート電極にたく
   わえることによつて情報の記憶を行い、前記浮遊ゲート
   電極にたくわえられた電荷を薄いゲート絶縁膜上の部分
   から基板表面領域へトンネル遷移でひき抜くことによつ
   て情報の消去を行うことを特徴とする請求項第４項また
   は第５項記載の半導体装置。