JPH02372A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係り、特に電気的に消去動作が可
能でセル面積が小さいフローティングゲート型不揮発性
メモリセル構造に関する。

［従来の技術］ 従来、フローティングゲートを有する半導体装置として
は、例えばアイ・イー・イー・イー、ジャーナル　オフ
　ソリッド・ステートサーキット。

ニス　シー１８　（１９８３年）第５３２頁から第５３
８　頁　（Ｉ　　Ｅ　　Ｅ　　Ｅ、Ｊｏｕｒｎａｌ　　
ｏｆ　　５ｏｌｉｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ、　
ＳＣ−１５（１９８３）　ｐｐ５３２−５３８）におい
て電気的に消去動作が可能な不揮発性のメモリセルが開
示されている。

前記メモリセルは、フローティングゲート電極とコント
ロールゲート電極を有するＭＩＳＦＥＴから構成され、
ブローティングゲート下の簿い酸化膜を通してフローテ
ィングゲートに基板より電子をトンネル注入、あるいは
フローティングゲートから基板に電子をトンネル放出す
ることにより、書込、消去動作を行う。この時、薄い酸
化膜には１０　Ｍ　Ｖ　／ｃｍ以上の高電荷を印加する
必要があるが、できるだけ低い外部印加電圧でこの状況
を実現するには、フローティンググー１−＠瓶とコント
ロールゲート電極の重なり面積を大きく取ることが必要
となる。したがって前記メモリセルは、同じフローティ
ングゲート電極とコントロールゲート電極を有する紫外
線消去型ＥＰＲＯＭセルに比べてセル面積が５倍程度大
きくなり、高集積大容量化を進めるうえで不利であった
。

これに対して、電気的消去機能を保持しながらセル面積
をＥＰＲＯＭセル並みに小さくできるメモリセルが、１
９８５年国際電子デバイス会議テクニカルダイジェスト
第６１６頁から第６１９頁（Ｔｅｃｈｎｉｃａｌ　Ｄ、
ｉｇｅｓｔ　ｏｆ　ＩｎｔｅｒｎａｔｊｏｎａｌＥ　１
ｅｃｔｒｏｎ　　Ｄｅｖｉｃｅ　　Ｍｅｅｔｉｎｇ　　
（１９８５）ρＰ６１６−６１９）において提案されて
いる。

このセルは、従来のＥＰＲＯＭセルと基本的に同一の構
造を有するＭＩＳＦＥＴから成るが、フローティングゲ
ート電極下のゲート酸化膜をチャネル全面にわたって薄
いトンネル酸化膜にしている点に特徴がある。従来のＥ
ＰＲＯＭセルでは紫外線照射によって消去を行っていた
が、このセルではフローティングゲート電極とソース領
域の間のトンネル酸化膜に１０ＭＶ／ｃｍ以上の高電界
を印加することにより電気的消去を行う。具体的には、
少なくともコントロールゲート電極と半導体基板を接地
した状態で、ソース領域にのみ正の高電圧を印加する。

この時、ソース領域とフローティングゲート電極間のカ
ップリング容量が小さいため、フローティングゲート電
極とコントロールゲート電極の重なり面積を意識的に大
きく取らなくても、Ｉ・ンネル酸化膜に効率的に高電界
を印加することができる。すなわち、従来のＥＰＲＯＭ
と同程度のセル面積で電気的消去が可能となる。

一方、書込みに関しては、ドレイン領域がチャネルに接
する端部の半導体基板内で高電界を発生させ、ホットキ
ャリア書込みを行う。これは、従来ＥＰＲＯＭの場合と
全く同じである。

［発明が解決しようとする課題］ 上記従来技術においては、フローティングゲート電極下
のゲート酸化膜を全面にオ）たって均一に薄膜化してい
た。このため下記のような問題点を回避することができ
なかった。

第一の問題点は、消去動作を行う際、ソースから半導体
基板に流れる不要なリーク電流を充分に低減できないこ
とである。以下、第１図を用いて、この問題を簡単に説
明する。

第２図は、上記従来技術によるメモリセル構造の中で、
特にソース領域とコン１−ロールゲート電極／フローテ
ィンクゲート電椹の重なり部分は全面にわたって薄膜化
されたゲート酸化膜、３はフローティングゲート電極、
４は層間絶縁膜、５はコントロールゲート電極、６はｎ
＋型半導体領域、７はｌビ型半導体領域である。ｎ−型
半導体領域、７はｎ＋型半導体領域６よりも深くまで拡
散されており、６，７合せていわゆる２重拡散型の高耐
圧ソース領域を形成している。

上記メモリセルの消去動作は、フローティングゲート重
陽３からｎ＋型半導体領域６へ蓄積電荷である電子をＦ
　ｏｗｌｅｒ　−Ｎ　ｏｒｃｌｌｈｅｉｍ　トンネル放
出させることにより実現される。すなわち、コントロー
ルゲート電極５およびｐ型半導体基板１を接地した状態
でｎ＋型半導体領域６へ正の高電圧を印加し、ｎ＋型半
導体領域６とフローティングゲート電極３がオーバラッ
プした部分のゲート酸化膜２に１０ＭＶ／ｃ１１Ｉ以上
のトンネル電界をかけるのであるが、この時、上記オー
バーラツプ部のｎ＋型半導体領域６表面では少なくとも
低１度側の領域（第２図でいえばｎ＋型半導体領域６の
右側のエッチ領域）で表面ポテンシャルが反転電位（２
φＦ）を超えてディープデプレッション状態となり、強
い縦方向電界によるｂａｎｄ−ｔｏ−ｂａｎｄｔｕｎｎ
ｅｌｉｎｇにより′４子・正孔対８，９の発生が起こる
。

ここで発生した正孔９がｐ型半導体基板１に流れ出すと
ソース・基板間リーク電流として検出されることになる
が、上記従来技術によるメモリセル構造では、正孔発生
領域から半導体表面に沿って正孔のパスができてしまう
（換言すれば正孔に対するエネルギー障壁ができない）
ため、これを介した正孔リーク電流を取り除くことが困
難であった・ 上記正孔リーク電流の存在は消去動作時の消費電流を著
しく増加させるため、−括して消去動作を行えるメモリ
セルのビット数が制限される。また、正孔がｐ型半導体
基板１側に取り去られることによって、ｎ＋型半導体領
域６表面のディープデプレッション状態が消去動作の間
中、定常的に続くため、ゲート酸化膜（トンネル酸化膜
）への正孔注入・捕獲が無視できなくなり、書換動作の
信頼性を低下させる。

第二の問題点は、所望のメモリセルに対して書込動作を
行う際、そのセルと同一のデータ線に接続されたメモリ
セルのしきい電圧が低下するというドレインデイスター
ブ８１象が顕著になることである。

すなわち、ドレイン領域側のゲート電極端部においても
ゲート酸化膜が薄膜化されているため、データ線のみ書
込電圧が印加されていわゆる半選択時にドレイン領域端
部での電界強度が著しく高まり、無視できないアバラン
シェが起こる。ここで発生したホットホールの一部が基
板からフローティングゲーＩ−へ注入されることにより
、ドレインデイスターブをひき起こす。また、ドレイン
領域に印加される書込電圧によって、フローティングゲ
ート電極からドレイン領域に電子がトンネル放出される
可能性も考慮しなければならない。

以上の１−レインデイスターブ現象を回避するためには
、訂込電圧（ドレイン電圧）を下げることが必要となる
が、このことは一定水準の書込速度を確保するうえで大
きな制約となる。

本発明の目的は、Ｅ　１ｍ　ＲＯＭ並みのセル面積で電
気的消去機能を有し、かつ消去動作時の消＊電流（リー
ク電流）が小さい不揮発性メモリセルの構造を提供する
ことにある。

本発明の第二の目的は、ＥＰＲＯＭｍみのセル面積で電
気的消去機能を有し、かつ消去動作に対する信頼性の高
い不揮発性メモリセルの構造を提供することにある。

本発明の第三の目的は、従来の紫外線消去ＥＰＲＯＭセ
ルと同程度のセル面積で、電気的消去機能を備えながら
、ドレインデイスターブ耐圧に優れ、かつ書込速度の速
い不揮発性メモリセルを提供することにある。

本発明の第四の目的は、ドレイン／ゲート間のカップリ
ング容量が小さく、かつチャネルカットオフ時のドレイ
ンアバランシェ耐圧が高い高性能ＭＩＳＦＥＴを提供す
ることにある。

［課題を解決するための手段］ 上記目的は、フローティングゲート電極がドーレ界が局
所的に変調されるような構造とすることにより、達成さ
れる。

より具体的な電界を局所的に変調する手段の例示として
は、フローティングゲート電極がドレイ多結晶シリコン
からなるフローティングゲート電極に添加する不純物の
導電型および濃度を、それぞれ局所的に変化させること
により、達成される。

より具体的な手段の例示として、Ｎチャネル素子につい
ての４つのケースを第３図に示す。

尚、以下の例示においては、フローティングゲート電極
はドレイン領域とソース領域の両方と重なる領域を有し
ている場合を示している。

ケース（１）では、フローティングゲート下の■化）摸
の一部を薄膜化し、その薄１漠化領域をフローティング
ゲート電極のソース側端部に限定しているとともに、上
記領域よりもソースのＮ＋高１度領域をチャネル側へと
拡げたものである。

ケース（■）では、フローティングゲート電瓶の不純物
１度分布を、ソース領域側端部では高１度、それ以外の
部分ではソース領域と反対導電型で低濃度とするととも
に、上記高濃度領域よりもソースのＮ＋高濃度領域をチ
ャネル側へと拡げている。

ケース（ｌ■）では、ドレイン領域およびそれに続くチ
ャネル領域上をカバーするフローティングゲート重陽端
部のゲート酸化膜厚を局所的に厚くしている。

ケース（ＥＶ）では、フローティンググー１〜電極の不
純物濃度分布を、ドレイン領域およびそれに続くチャネ
ル領域上をカバーする領域では、ドレイン領域と反対導
電型で低濃度、それ以外の領域では導電型に関係なく高
濃度としている。

上記ケース（ｎ）　、　　（ＩＶ）において、ｐチャネ
ル型素子の場合には、フローティングゲートのｐ−領域
はＮ−領域とする。

尚、上記ケース（１）、（ＩＩＩ）において薄膜化され
た部分の酸化膜厚は５ｎｍ以上１５ｎｍ以下程度とする
のが望ましく、一方、薄膜化されていない部分の膜厚は
１５　ｎ　ｒｎ以上１１００ｎ以下程度とするのが望ま
しい。また上記ケース（１１）。

（ＩＶ）において、高濃度領域の１度は１０１６Ｃ，−
３以上程度、低濃度領域の１度は１０”ｃｍ−’以下程
度とするのが望ましい。

［作用］ メモリセルの書込動作あるいは消去動作時に。

フローティングゲート電極がドレイン領域およびソース
領域の少なくとも一方と重なる領域において、ゲート酸
化膜に印加される電界を局所的に変調することにより、
リーク電流の発生、あるいはホットキャリアの発生、注
入を抑えることができ。

上記動作の性能及び信頼性が著しく改善される。

より具体的に説明すると次のとおりである。

まず上記ケース（１）の手段によれば、消去動作のため
ソース接合に正の高電圧を印加しても。

第４図に示した表面電子に対するポテンシャルのグラフ
かられかるようにｎ＋型半導体領域６とフローティング
ゲート電極３のオーバーラツプ領域のうち、厚いゲート
酸化膜２の下では表面が反転状態とならない。この領域
が正孔に対するエネルギー障害として鋤らくので、薄い
ゲート酸化膜２′の下で発生した正孔がｐ型半導体基板
１へ流れ出すのを防ぐことができる。その結果、消去動
作時のソース・基板間リーク電流が著しく低減され、消
去動作の低消費電力化が可能となる。また、上記正孔の
蓄積によって薄いゲート酸化ＩＩＩ　２　’の下のディ
ープデプレシッション状態が解消されるため、ＦＮトン
ネル電流が増え、消去速度が向上するとともに、ゲート
酸化膜中への正孔注入・捕獲が著しく緩和され、消去動
作に対する信頼性を高めることができる。

次に、上記ケース（ｎ）の手段では、消去動作時にフロ
ーティングゲート電、瓶側で空乏層が拡がることを利用
して、上記ケース（１）と同様の効果を得ることができ
る。すなわち第５図に示した構成の素子において、消去
時には、例えばソース電圧Ｖｓ＝１２Ｖ、ドレイン電圧
Ｖｒ＞＝　ＯＶもしくはフローティング、制御ゲート電
圧Ｖｃａ−ＯＶの電圧を印加する。このとき、浮遊ゲー
トとソース領域２０２との間に高電圧が印加される。浮
遊ゲートの高１度領域２０５とソース領域２０２とに挾
まれた領域（ｄ、で示す）は強電界になるため、浮遊ゲ
ート下のソース領域２の表面が空乏化し空乏化領域Ａが
生じる。しかし、浮遊ゲートの低濃度領域２０６とソー
ス領域２０２とに挾まれた領域（ｄ２で示す）は、浮遊
ゲートの低濃度領域２０６の濃度分布が低く、かつソー
ス領域２０２とは逆導電型であるために、浮遊ゲートの
低濃度領域２０６内の方が空乏化するために、その分、
等価的にゲート絶縁膜が厚くなったようになり、ソース
領域２０２内には深い空乏層は生じない。

そのため、電気的には等価的に第４図の構造と同じよう
になり、空乏化領域Ａを小さくできると共に、深い空乏
化領域Ａで発生した正孔は、領域ｄ２によってさえぎら
れるため、基板２０１内に流れ込まないので、第２図に
示したソース・基板間リーク電流を無くすことができる
。ソース・基板間リーク電流が無くなることによって、
領域Ａで発生した正孔は行き場がなくなり、ゲート絶縁
膜２０４側に集まる。その結果、電圧がゲート絶縁膜２
０４に印加されることによって、領域Ａは狭くなると同
時に、ＦＮトンネル電流が大きくなるという利点も生じ
る。ここで重要なことは、ソース領域２０２は、浮遊ゲ
ートの高濃度領域２０５よりも横方向に深く拡散されて
いること（ｄ２＞Ｏであること）である。また、低１度
領域２０６の不純物濃度は、空乏層の幅を１０　ｎ　ｍ
以上にするためには、１０１ｇＣ１ｆｌ−’以下にする
。

上記ケース（ｍ）の手段によれば、チャネルカッ１〜オ
フ時のドレインデイスターブ状態では、ドレイン領域端
部での電界集中が緩和される。また、ドレイン領域上の
ゲート酸化膜電界を弱めることができる。一方、書込み
動作状態では、ドレイン領域端部で発生する電界が反対
に強められる。この結果、書込み半性択時にドレインデ
イスターブ現象の低減と、書込み効率の向上が同時に実
現される。

また、ドレイン領域側ゲート電極端部の他はゲート酸化
膜を厚くしないため、電気的消去機能は損なわれない。

さらに、チャネル領域上でゲート酸化膜を厚くする部分
の幅を、ドレイン接合からチャネル領域に拡がる空乏層
幅よりもせまくすることにより、読み出し電流を低減さ
せることなく上記効果を得ることができる。

上記ケース（ＩＶ）の手段によれば、書込み半選択時に
フローティンクゲ−１・電極のドレイン領域側低濃度領
域で空乏層が拡がることを利用して、上記ケース（１１
１）と同様の効果を得ることができる。

［実施例］ 実施例、１ 以下、本発明の第一の実施例を第１図および第６図ない
し第１９図を用いて説明する。なお、本実施例は、前記
問題点を解決するための手段のケース（１）に対応する
ものである。

第１図は本実施例のメモリセル２ピツｉ・分野の断面図
、第６図はその平面図（４ビット分）、第７図は上記メ
モリセルを用いたメモリセルアレーの等価回路図、そし
て第８図ないし第１９図は上記メモリセル製造工程にお
ける第５図と同一部分の断面図である。なお、第６図で
は、メモリセルの構成を見易くするため、フィールド絶
、録膜以外の絶縁膜を図示していない。

まず、第７図を用いて、メモリセルアレー回路の動作の
概略を説明する。

第７図において、２７はＸデコーダ、２８はＹデコーダ
、２９はセンスアンプである。Ｑ、はメモリセルであり
、フローティングゲート重陽とコントロールゲート電極
を有するＭＩＳＦＥＴから成っている。コントロールゲ
ート電極はワード線ＷＬに接続されている。また、ドレ
イン領域はデータ線ＤＬに、ソース領域は接地線ＧＬに
それぞれ接続されている。Ｑ　ｓｌ　ｌ　Ｑ　ｓ２は、
情報の書込時および読出時に接地線ＯＬに回路の接地電
位、たとえば０■を印加し、情報の消去時に消去電位Ｖ
ＰＥ、たとえば１２Ｖを印加するためのスイッチ素子で
ある。情報の書込時および読出時には、Ｑｓｚが導通状
態とされＱｓ□は非導通状態とされる。

情報の消去時には反対にＱｓ工が導通状態とさ才ＬＱｓ
、は非導通状態とされる。データ線ＤＬは、書込時に書
込電位Ｖｐｗ、　（たとえば６■）、読出時に読出電位
（たとえばＩＶ）が印加され、消去時には接地電位Ｖｓ
ｓ（たとえばＯＶ）、あるいは２■程度までの低い電圧
が印加されるが、フローテインク状態に置かれる。ワー
ドｍｗｒ、は、書込時に書込電位Ｖｐｗ　（たとえは１
２Ｖ）が印加され。

読出時に電源電位Ｖｃｃ（たとえば５Ｖ）が印加される
。消去時には、接地電位Ｖｓｓ（たとえばＯＶ）が印加
される。

次に、第１図、第６図を用いて、本実施例によるメモリ
セルの構造と特徴について述べる。

第１図および第６図に示すように、メモリセルであるＭ
　Ｉ　Ｓ　ＦＥＴは、ｐ型半導体基板１１の主面側に形
成された厚いゲート酸化膜１４、薄いゲート酸化膜）１
５、フローティングゲート電極１６、層間酸化１１％　
Ｌ　７、コン１〜ロールゲート′市極１８、コントロー
ルゲート電極の側壁保護酸化膜１９、フローティングゲ
ート電極１６に接続された側壁型フローティングゲー１
’　Ｎ、ｔＪｊ　２０、ｎ“型半導体領域３１、Ｉ）“
型半導体領域２２、ｎ−型半導体類１或２３から構成さ
れる装置 ゲート酸化膜１４および１５は、いずれも半導体基板１
１表面の酸化による酸化シリコン膜からなり、薄い部分
１５でｌ　Ｏｎ　ｍ程度、厚い部分１４で３５　ｎ　ｔ
ｎ程度の膜厚を有している。薄いゲート酸化膜１５の上
には側壁型フローティングゲート電極２０があり、この
領域が電子のトンネル領域となる。側壁型フローティン
グゲート電極２０はチャネル長方向に０．１５μＩｎ程
度の長さがある。

層間酸化膜１７は、フローティングゲート電極１６であ
る多結晶シリコン膜表面の酸化による酸化シリコン膜か
らなり、２０〜３０　ｒｒ　ｍ程度の膜厚を有している
。コントロールケ−１−，１！極１８は、たとえば２層
目の多結晶シリコン膜からなり、層間酸化膜１７の表面
に被着している。また、ワード線ＷＬと一体に形成され
て、フィールドｗＡ林膜２の上に延在している。コント
ロールゲート１８は、少なくともその側壁部分が側壁保
護酸化１漠１９に覆われているため、側壁型フローティ
ンググー１−１！極２０がこれにショートすることば無
い。

ドレイン領域は、ｎ＋型半導体領域２１からなり、接続
孔２５を通してアルミニラ１１データ線２Ｇに接続され
ている。ｎ＋型半導体領域２１は、接続孔２５の直下部
分を除いて０．３μｍ程度の接合深さを有している。

上記ドレイン領域を覆うようにｐ＋型半導体領域２２が
形成されており、消去動作時のパンチスル防止および書
込動作時のチャンネルホットエレクトロン注入効率向上
を実現している。ｐ＋型半導体領域２２の濃度はｎ＋型
半導体領域２１との接合面において５　Ｘ　１　０１７
ｃｍ−３程度であり。

０、４〜０．５μｍ程度の深さまで拡がっている。

ソース領域は，ｎ＋型半導体領域２１およびｎ型半導体
領域２３からなっている。これらソース領域を構成して
いるｎ＋／ｎ−半導体領域２１。

２３は，隣接する二つの接続孔２５を通して同一のアル
ミニウムデータ線２６を接続されている二つのメモリセ
ルの間を、ワード線Ｗ■７が延在している方向に延在し
て接地線ＯＬを構成している。

ｒ１＋型半導体領域２１の接合深さは、ドレイン領域の
場合と同様０．３μｍ程度である。電子のトンネル領域
となる薄いゲート酸化膜領域１５の下は、完全にｎ＋型
半導体領域２１となっている。

ｌビ型半導体領域２３は、ｎ＋型半導体領域２１とｐ型
半導体基板１１の間に介在するように設けられており、
ソース接合の破壊耐圧を高める働らきをしている。ｎ−
型半導体領域２３の１度はｒｌ”半導体領域２１との界
面においてｌ　Ｘ　Ｌ　Ｏ１９ｃ＋ｕ程度、その接合深
さは０．５μｍ程度であり、この時の接合破壊耐圧は優
に１’７Ｖを超える。

２４はたとえば燐硅酸ガラス（ＰＳＧ）膜からなるｊ／
＠縁膜であり、Ｐ型半導体基板ｌの土面上を覆っている
。ドレイン領域を構成するｎ＋型半導体領域２１の上の
部分の絶縁膜１４を選択的に除去して、接続孔２５を形
成している。接続孔２５を通して、アルミニウム膜から
なるテータ線２６がドレイン領域を構成するｎ”型半導
体領域２１に接続されている。このｎ＋型半導体領域２
１の、接続孔２５下の接合深さは、その他の部分より深
くなっている。

なお、第１図には示していないが、アルミニウムデータ
線２６を、例えばＣＶＤによるＰＳＧ膜とその上に形成
される窒化シリコン膜からなる保護膜が覆っている。

メモリセルへの情報の書込、消去および読出動作は、既
に第７図で説明した電圧を各領域に印加することにより
、それぞれ行なオ）れる。書込では、ドレイン領域のｎ
＋型半導体領域２１のチャネル側端部で発生するホット
キャリアのうち、一部のホラ１−エレクトロンがフロー
ティングゲート電極１６に注入され、コントロールグー
１−電暎１８から見た閾値電圧が高くなる。消去では、
フローティンググー１〜電極に保持されている電子が、
薄いゲート酸化膜１５を通して、ソース領域の一部であ
るｎ＋型半導体領域２１［こＦ　ｏｗ　ｌｅｒ　−　Ｎ
　ｏｒｄｈ／ｅｉｎ＋トンネル放出され、コントロール
ゲート？１！　ｍ　８から見た閾値電圧が低くなる。ま
た、読出は、上記閾値電圧の差異をチャネル電流の差と
して検出することにより行なわれる。なお、消去動作の
際、メモリトランジスタの閾値電圧が１ｖ程度になった
処で消去電圧が自動的にダウンするような、自動消去停
止のための制御回路をオンチップで設けることにより、
１素子／ビット型のメモリセルが実現できる。

次に、第８図から第１９図を用いて、前記メモリセルの
製造方法について説明する。

第８図に示すように、ｐ型半導体基板１１の主表面上に
熱酸化による酸化シリコンｌｌＡ３１を成長させた後、
たとえばＣＶＤにより窒素シリコン膜３２を熱酸化マス
クとして半導体基板１１の所定の表面を酸化し、フィー
ルド酸化膜１２を形成する。ｐ＋型チャネルストッパ１
３は、フィールド酸化膜１２を形成する以前にイオン打
込みによってｐ型不純物、たとえばボロン（Ｂ）を導入
しておくことにより形成する。フィールドＲ４Ａａ膜１
２を形成した後に、窒化シリコン膜３２および酸化シリ
コン膜３１は除去する。

次に、第９図に示すように、フィールド絶縁膜１２から
露出している半導体基板１１の表面を酸化して、厚さ３
５ｎｍ程度の酸化シリコン膜からなる厚いゲート酸化膜
１４を形成する。この上に、例えばＣＶＤによって、後
にフローティングゲート電極としてパターンニングされ
る多結晶シリコン膜１６′を形成する。膜厚は２００ｎ
ｍ程度にする。多結晶シリコン膜１６′には、熱拡散、
イオン打込み等によってｎ型不純物、例えばリン（Ｐ）
を導入する。

次に、第１０図に示すように、多結晶シリコン膜１６′
をレジスト膜を用いたエツチングによってフローティン
グゲート電極１６の所定の幅で、データ線が延在する方
向に延在するようにパターンニングする。上記パターン
ニングの後に、レジスト膜からなるエツチングマスクは
除去する。

次に第１１図に示すように、多結晶シリコン膜１６′の
表面を酸化して、酸化シリコン膜からなる層間酸化膜１
７を形成する。膜厚は２０〜３０ｎ　ｒｎ程度にする。

次に、コントロールゲート電極１８およびワード線ＷＬ
を形成するために、例えばＣＶＤによって半導体基板１
１の全面を厚さ３５０ｎｍ程度の多結晶シリコン膜１８
′を形成する。多結晶シリコン膜１８′には、熱拡散、
イオン打込み等によってｎ型不純物、例えばリン（Ｐ）
を導入する。続いて１例えばＣＶＤによって、厚さ１５
０ｎｍ程度の酸化シリコンｌｌｌ３３を形成する。

次に、第１２図に示すように、レジスト膜からなるマス
クを用いてエツチングによって酸化シリコン膜３３およ
び多結晶シリコン膜１８′　を連続的にパターンニング
し、コントロールゲート電極１８およびワード線ＷＬを
形成する。レジストマスクを除去した後、例えばＣＶＤ
によって厚さ５０ｎｍ程度の酸化シリコン膜を形成する
。続いて１反応性イオンエツチング（ＲＩＥ）の手法を
用いて上記酸化シリコン膜および層間酸化１摸１７を多
結晶シリコン膜１６′の表面が露出するまでエツチング
し、コントロールゲート電極１８の側面に選択的に側壁
保護酸化膜１９を形成する。この時、コントロールゲー
ト電極１８の上には、酸化シリコン膜３３の一部が残る
。以下、この酸化シリコン膜３３を含めてコントロール
ゲート電極１８の周囲を覆っている酸化シリコン膜を側
壁保護酸化膜１９と称する。

次に、第１３図に示すように、前記コントロールゲート
電極１８およびそれを覆っている側壁保護酸化膜１９を
マスクとして多結晶シリコン膜１６′をエツチングして
、フローティングゲート電極［６を形成する。続いて、
例えばＣＶＤによって厚さ５０ｎｍの窒化シリコン膜を
形成し、これを反応性イオンエツチングすることにより
、フローティングゲート電極１６の側面を保護する側壁
保護窒化膜３４を形成する。次に、半導体基板１１の表
面に露出した厚いゲート酸化膜１４をウェットエツチン
グで除去した後、上記基板表面を再度熱酸化することに
より、厚さｉｏｎｍ程度の薄いゲート酸化膜１５を成長
させる。上記酸化後、熱リン酸を用いて、側壁保護窒化
膜３４を除去する。

次に、第１４図に示すように、例えばＣｖＤによって厚
さ１５０ｎｍ程度の多結晶シリコン膜を形成し、これに
ｎ型不純物、例えばリン（Ｐ）を導入した後、反応性イ
オンエツチングにて下地のシリコン酸化膜１５および１
９が露出するまでエツチングすることにより、側壁型フ
ローティングゲート電極２０を形成する。上記側壁型フ
ローテ、Ｃングゲー１−電極２０は、既に形成されてい
るフローティングゲート電極１６とその側面で接触して
おり、両者が一体となって情報電荷保持部として鋤らく
。側壁型フローティングゲート電極２０のチャネル長方
向の長さは、そもそもの堆積膜厚と同じ０．１５μｍ程
度となる。

ここで注意すべきことは、第１４図の段階では、ワード
線ＷＬの段差に沿って（下にフローティングゲート電極
１６が存在しないところでも）側壁型フローティングゲ
ート電極２０が連続的に形成されるため、−本のワード
線につながった全てのメモリセルのフローティングゲー
ト電極が上記側壁型フローティングゲート電極２０によ
ってショートシてしまっていることである。また、電気
的消去動作に必要でないドレイン側にも側壁型フローテ
ィングゲート電極が形成されている。

そこで、第１５図に示すように、レジス１−ＩＩＩから
なるマスクを用いたウェットエツチングによって、側壁
型フローティングゲート電極２０の上記不要部分を除去
する。以上の工程により、ソース接合側のフローティン
グゲート電極端部に、ゲート酸化膜厚が局所的に薄い電
子のトンネル領域を自己整合的に形成することができる
。

次に、第１６図に示すように、側壁型フローティングゲ
ート電極２０および半導体基板１１表面を２０ｎｍ程度
熱酸化した後、レジスト膜からなるｎ−型半導体領域形
成用マスク３５を形成する。

続いて、これをマスクとしたイオン打込みによって、半
導体基板１１の露出している表面部分にＩｌ型不純物、
例えばリン（Ｐ）をｌ−Ｘ、１０”〜５ｘＬ　Ｏ”ａｔ
ｏｍｓ／　ｃｍ２程度導入し、ｎ−型半導体領域２３を
形成する。上記レジスト膜３５を除去した後、上記ｎ−
型半導体領域２３を高温熱処理により引きのばしてもよ
い。

次に、第１７図に示すように、レジス１−膜からなるｐ
＋型半尋体領域形成用マスク３６を形成する。続いて、
これをマスクとしたイオン打込みによって、半導体基板
１１の露出している表面部分にｎ型不純物、例えばボロ
ン（Ｂ）を５　Ｘ　１０”〜ｌ　Ｘ　Ｉ　Ｏ”ａｔｏｍ
ｓ／ｃｍ２程度導入し、ｐ“型半導体領域２２を形成す
る。上記レジスト膜３６を除去した後、上記ｐ＋型半導
体領域２２を高温熱処理により引きのばしてもよい。

次に、第１８図に示すように、フローティングゲート電
極１６．コントロールグー１−電椹１８および側壁型フ
ローティングゲート電極２ｏをマスクとして、イオン打
込みによって半導体基板１１の表面にｎ型不純物、たと
えば砒素（Ａｓ）２ＸＬ　Ｏ”〜５　Ｘ　Ｉ　Ｏ”ｃｏ
＋−”程度導入し、ｎ＋型半導体領域２１を形成する。

続いて、高温熱処理によって上記ｎ＋型半導体領域２１
の結晶性回復と引きのばし拡散を行い、薄いゲート酸化
１ｐ！ｌ　１５のトンネル領域をこえて厚いゲート酸化
膜１４の領域までｎ＋型半導体領域２１が回り込んでい
るようにする。

次に、第１９図に示すように、半導体基板１１上に全面
に１例えばＣＶＤによってＰＳＧ膜から成る絶縁膜２４
を形成する。この後、接続孔２５゜アルミニウム膜から
なるデータ線２６９図示していない最終保護膜を形成し
て、メモリセルの製造工程を終える。

以上述べた本実施例によれば、 （１）フローティングゲート電極から電子をひき抜くた
めのｉ・ンネル酸化膜領域を、同電極のソース領域側端
部に自己整合的に設けることができる。

（２）ソース領域を構成するｒ）＋型半導体領域の端部
ではゲート酸化膜厚が厚くなっているため５消動作作時
（ソース領域に正の高電圧を印加した時）のソース・基
板間リーク電流を１セルあたり１０−”Ａ以下におさえ
ることができる。

また、上記リーク電流の低減と関連して、トンネル酸化
膜中へのホットホール注入が著しくえさえられるので、
消去特性の安定性・信頼性を改善することができる。

実施例、２ 次に、本発明の第二の実施例を第２０図〜第７３０図を
用いて説明する。なお、本実施例は、前記問題点を解決
するための手段のケース（１■）に対応するものである
。

第２０図は本実施例のメモリセル２ビツト分の断面図、
第２１図はその平面図（４ビット分）、そして、第２２
図〜第３０図は上記メモリセルの製造工程における第２
０図と同一部分の断面図である。

まず、第２０図、第２１図を用いて、本発明によるメモ
リセルの構造と特徴を述べる。

第２０図および第２１図に示すように、メモリセルであ
るＭ　／　Ｓ　Ｆ　Ｅ　Ｔは、薄いゲート絶縁膜１０４
、厚いゲートＭＡ縁膜１０５．フローティンクゲート電
極１０６１層間絶縁膜１０７．コン１−ロールゲート電
極１０８．ｎ＋型半導体領域１１０、ｎ＋型半導体領域
１１１．ｎ−型半導体領域１１２から構成されている。

ゲート絶縁膜１０４および１０５は、いずれも半導体基
板１０１の表面の酸化による酸化シリコン膜からなり、
薄い部分１０４で１　Ｏｎ　＋ｒｉ程度。

厚い部分で２０　ｎ　ｒｎ程度の膜厚を有している。厚
い部分１０５は、ドレイン領域側ゲート電極端部からチ
ャネル長方向に０．３μｍ程度広がっており、後述する
ように、ドレイン領域がフローティングゲート電極１０
６下に廻り込む部分は完全にこの厚いゲート締林膜１０
５にカバーされている。

層間絶縁膜１０７は、フローティングゲート′１電陽１
０６である多結晶シリコン膜の表面の酸化による酸化シ
リコン膜からなり、２０〜３０ｎｍ程度の膜厚を有して
いる。コントロールゲート電極１０８は、たとえば２層
目の多結晶シリコンｊ漠がらなり、層間絶縁膜１０７表
面に被着している。

また、ワードｍＷＬと一体に形成されて、フィール１へ
絶縁膜１０２の上に延在している。

ドレイン領域は、ＴＩ＋型半導体領域１１０とｎ＋型半
導体領域１１１からなり、接続孔１１５を通してデータ
線ＤＬに接続されている。上記ドレイン領域のうち、チ
ャネル領域側端部は、接合深さ０６２μｍ程度の浅いｎ
＋型半導体領域１１０によって構成されている。このた
め、フローティングゲート電極１０６下部へのドレイン
領域の廻り込みは小さい。また、ドレイン領域側ゲート
電極端部の厚いゲー１−　Ｊｆｌ縁膜１０５は、上記ｊ
（レインの廻り込み領域上を覆い、更にチャネル領域上
にまで拡がっている。厚いゲートＸｌ膜１０５とチャネ
ル領域のチャネル長方向における重なりは０．１μｍ程
度である。

ｎ＋型半導体領域１１０のチャネル長方向における長さ
は、酸化シリコン膜からなるサイドウオールスペーサ１
１３によって規定されている。ドレイン領域のチャネル
領域から隔離された部分は、０．３μｍ程度の比較的深
い接合深さを有するｎ＋型半導体領域１１１からなって
いる。

ソース領域は、ｎ＋型半導体領域１１０．ｎ＋型半導体
領域１１１およびｆビ型半導体領位１１２からなってい
る。これらソース領域を構成しているｎ＋型半導体領域
１１０．ｉｌｌおよびｎ−型半導体領域１１２は、同一
のデータ線Ｄ　Ｌに、隣接する二つの接続孔１１５を通
して接続されている二つのメモリセルの間を、ワード線
ＷＬが延在している方向に延在して接地線ＧＬを構成し
ている。

上記ソース領域のうち、チャネル領域側端部は。

ドレイン領域の場合と同様に、接合深さ０．２μＩｎ程
度の戊いｎ＋型半導体領域１１０によって構成されてい
る。その結果、フローティングゲートｍ　臣１−０６下
部への廻り込みは小さく、ソース領域とフローティング
ゲーｌ−電極１０Ｇの間の容量は低減されろ。このｎ＋
型半導体領域１１０のチャネル長方向における長さは、
１（レイン領域の場合と同様に、サイドウオールスペー
サ１１３によって規定されている。

上記ソース領域のうち、チャネル領域から隔離された部
分の表面部は、深い接合深さを有する【ｌ＋型半導体領
域１１１からなっている。更に、口１型半導体領域１１
０およびｎ＋型半導体領域１１１と半導体基板１０１の
間に介在するようにｎ−型半導体領域１１２を設けてい
る。ロー型半導体領域１１２は、チャネル領域におけろ
半導体装置板ｌｏｔの表面にまで達している。このため
、ｎ＋型半導体領域１１０，１１１と半導体基板１０１
０間の接合耐圧が高められる。

フィールド、ｉｎ膜１０２およびフローティンググー１
〜電極１０６から露出している半導体基板１０１の表面
および、フローティンググー１〜電極１０６、コントロ
ーラケ−１へ電極１０８の露出している表面を、酸化シ
リコン膜１０９が被着して覆っている。フローテイング
ゲ−１へ’Ｒｌ＆　Ｌ　ＯＧおよびコン１へロールゲー
ト１０８の側面の酸化シリコン膜１０９に被着して、酸
化シリコン膜からなるサイ１−ウオールスペーサｔ　、
Ｌ　３を設けている。

１１４は例えば燐硅酸ガラス（Ｐ　Ｓ　Ｇ　）膜からな
る絶縁膜であり、半導体基板ｌｏｔ上に覆っている。ド
レイン領域の一部であるｎ＋型半導体領域１１１の上の
部分の絶縁膜１１４を選択的に除去して、接続孔１１５
を形成している。接続孔１１５を通して、アルミニウム
膜からなるデータ、ＪＤＬがドレイン領域の一部である
ｎ＋型半導体領域１１１に接続されている。このｎ＋型
半導体領域１１１の、データ線ＤＬに接続されている部
分の接合深さは、その他の部分より深くなっている。な
お、第２０図には示していないが、データ線ＤＬを、例
えばＣＶＤによるＰＳＧ膜とその上に形成される窒化シ
リコン膜とで形成した保護膜が覆っている。

メモリセルへの情報の書込み、消去、および読出し動作
は、第一の実施例の場合と同しであり、既に第７図で説
明した電圧を各領域に印加することにより、それぞれ行
なわれる。

次に、前記メモリセルの製造方法について説明するが、
前出の第１０図までは第一の実施例の製造方法と全く同
しなので、ここではそれ以下の工程について第２２図〜
第３０図を用いて述へる。

第２２図に示すように、Ｐ−型半導体基板１０１の主表
面上に、厚さｌｏｎｍａ度の薄いゲート酸化１摸１０４
を介して設けられた多結晶シリコン膜１０６の表面を酸
化して、酸化シリコン膜からなる層間絶縁膜１０７を形
成する。膜厚は２０〜３０　ｎ　ｍ程度にする。この酸
化工程で、アドレスバッファ回路、デコーダ回路、セン
スアンプ等の周辺回路を構成するＭＩＳＦＥＴのグー１
〜絶縁膜を同時に形成するようにする。次に、コン）・
ロールゲート重陽１０８およびワード線ＷＩ、を形成す
るために、例えば、ＣＶＤによって半導体Ｊｌ！ｉ阪１
０１上の全面に多結晶シリコン膜１０８を形成する。多
結晶シリコン膜１０８には、熱拡散、７ｒオン打込み等
によってｒｌ型不純物、例えばリン（Ｐ）を導入する。

次に、第２３図に示すように、レジスト膜からなるマス
クを用いたエツチングによって多結晶ジノコンｓ　ｌ　
Ｏ８をパターンニンクし、コントロールゲート電極１０
８およびワード線Ｗ［、を形成する。このエツチング工
程で、周辺回路を構成するＭ　Ｉ　Ｓ　Ｆ　Ｅ　’ｒの
グー１〜電極も同時に形成する。前記エツチングに続い
て、コン１−〇−ルゲー１〜電（が１０８から露出して
いる層間絶縁膜１０７をエツチングする。さらに、多結
晶シリコン膜１０６をエツチングして、フローティンク
ゲー１”　’：’３．　Ｉ’４１０６を形成する。この
一連のエツチング工程の後に、レジスト膜からなるエツ
チングマスクを除去する。なお、コントロールゲート電
ｔｆｆｉ１０８゜ワード線ＷＬおよび周辺回路のＭＩＳ
ＦＥＴのゲート電極は、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の高融
点金属膜又はそのシリサイド膜、あるいは多結晶シリコ
ン膜の上に前記高融点金属膜又はそのシリサイド膜を積
層した２層膜としてもよい。

次に、第２１１図に示すように、フローテインクゲート
電極１０６およびコントロールゲート１０８（ワード線
ＷＬ）の露出している表面を軽く酸化して酸化シリコン
膜１０９を形成する。

次に、第２５図に示すように、例えばＣＶＤによる窒化
シリコン膜１２０を熱酸化マスクとして、半導体基板１
０１、およびフローティングゲート電極１０Ｇ，コント
ロールゲート 定の表面あるいは側面を酸化する。この時、比較的低温
のウェット酸化を用いることにより、窒化シリコン膜１
２０に覆われていない方のゲート電畢端部からチャネル
長方向し二酸化が進行し、膜厚が２　０　ｎ　ｍ程度の
ｊヴいゲート酸化膜１０５が形成される。この厚いゲー
１へ酸化膜１０５領域のチャネル長方向の拡がりは０．
３μｍ程度にする。層間絶縁１摸１０７に関しても、同
様に膜厚の厚い領域が形成されることになるが、ここで
は図示していない。上記熱酸化後に、窒化シリコン膜１
２０は除去する。

次に、第２６図に示すように、半導体基板１０１上に、
レジス１−膜からなるｎ−型半導体領域１１２形成用の
マスク１２１を形成する。マスク１２１は周辺回路領域
も覆っている。次に、イオン打込みによって半導体基板
１０１の露出している表面部にｎ型不純物、例えばリン
（Ｐ）を５Ｘ　１０”〜５　Ｘ　１０１４ａｔｏｍｓ／
ｃｏ＋２程度導入してｒビ型半導体領域１１２を形成す
る。イオン打込みの後に、マスク１２０は除去する。こ
の後ｎ型半導体領域１１２を、後に形成される口１型半
導体領域１１０より深い接合深さを有するようにするた
め、アニールにより引き伸ばしてもよい。

次に、第２７図に示すように、フローテイングゲート電
極１０６およびコントロールゲート電極１０８をマスク
としてイオン打込みによって半導体基板１０１の表面に
ｒｌ型不純物、例えばヒ素（Ａｓ）を２〜５　Ｘ　Ｉ　
Ｏ１Ｓａｔｏｍｓ／ｃｍ２程度導入してｎ＋型半導体領
域１１０を形成する。なお、このイオン打込みの際に、
周辺回路領域をレジスト膜からなるマスクで覆って、メ
モリセル領域のみにイオン打込みするようにし、さらに
、メモリセル領域を他のレジスト膜からなるマスクで覆
って、周辺回路領域にｎ型不純物、例えばリン（１））
をｌ　Ｘ　１０１３ａｔｏｍｓ／　ａｍ２程度イオン打
込みすることにより、周辺回路を構成するＮチャネルＭ
ＩＳＦＥ　Ｔのソース、ドレイン領域をＬ　Ｄ　Ｄ　（
ＬｊｇｈｔｌｙＤ　ｏｐｅｄ　Ｄ　ｒａｉｎ　）構造に
することもできる。この場合、レジスＩ〜膜からなるマ
スクは、いずれの場合もイオン打込みの後に除去する。

次に、第２８図に示すように、半導体基板１０１上の全
面に、例えばＣＶＤによってサイドウオールスペーサ１
１３形成用の酸化シリコン膜１１３を形成する。

次に、第２９図に示すように、反応性イオンエツチング
（ＲＩＥ）によって酸化シリコン膜１１２を半導体基板
１０１の表面が露出するまでエツチングして、サイドウ
オールスペーサ１１３を形成する。周辺回路を構成する
ＭＩＳＦＥＴのゲート電極側壁にもサイドウオールスペ
ーサ１１３が形成される。前記エツチングによって露出
した半導体基板１０１およびコンＩ−ロールゲート電極
１０８の表面を再度酸化して、酸化シリコン膜１０９を
形成する。次に、フローティングゲート電極１０６．コ
ン１〜ロールゲート電極１０８、およびサイドウオール
スペーサ１１３をマスクとして、イオン打込みによって
ｎ型不純物、例えばヒ素（Ａ　ｓ　）をｌ　Ｘ　Ｉ　Ｑ
”ａｔｏｍｓ／ｃｍ２程度導入し。

ｎ１型半導体領域１１１を形成する。このイオン打込み
工程で、周辺回路を構成するＮチャネルＭＩＳＦＥＴの
ソース、ビレ。イン領域高濃度層を同時に形成する。な
お、周辺回路のＰチャネルＭ　Ｉ　Ｓ　Ｆ’　Ｅ　’ｒ
が構成される領域は、レジス１〜膜からなるマスクで予
め覆うことにより、前記ＩＩ型不純物が導入されないよ
うにする。このレジスト膜からなるマスクは、イオン打
込みに後に除去する。

ＮチャネルＭＩＳＦＥＴを形成した後に、ここには図示
していないが、周辺回路のＮチャネル領域およびメモリ
セル領域をレジスト膜からなるマスクによって覆う。し
かる後に、周辺回路のＰチャネルＭＩＳＦＥＴ領域にイ
オン打込みによってＰ型不純物、例えばボロン（Ｂ）を
選択的に導入し、ＰチャネルＭＩＳＦＥＴのソース、ド
レイン領域を形成する。ＮチャネルＭＩＳＦＥＴおよび
メモリセル領域を覆っていたレジスト膜からなるマスク
は、イオン打込みの後に除去する。

次に、第３０図に示すように、半導体基板１０１上の全
面に、例えばＣＶＤによってＰＳＧ膜からなる絶縁膜１
１４を形成する。この後、第２０図、第２１図に示した
接続孔１１５．アルミニウム膜からなるデータ線ＤＬ、
図示していない最終保護膜を形成する。

以上説明したように、本実施例の製造方法によれば、ア
ドレスバッファ回路、デコーダ回路、センスアンプ回路
等の周辺回路を構成するＮチャネルＭ　Ｉ　Ｓ　Ｉ”　
Ｅ　Ｔとおおむね同一工程で、メモリセルを形成するこ
とができる。

マー完博柑存噛橘芋シ腎′チャネル領域に接するドレイ
ン領域端部においてゲート絶縁膜厚が局所的に厚くなっ
ていることにより、（１）チャネルカットオフ状態でド
レインにのみ書込み高電圧が印加される半選択時に、半
導体内ドレイン領域端部で発生する電界が緩和される。

また、フローティングゲ−１〜ｆｉ＋ｍ１０６とドレイ
ン領域端部の間のゲート絶縁膜に印加される電界も弱め
られる。これにより、ドレインデイスターブ耐性が向上
する。

（２）チャネルホットエレクトロン注入による書込み時
には、上記半選択時の場合とは逆に、半導体内ドレイン
領域端部で発生する電界は強くなる。

これにより、書込み速度の向上、あるいは書込み電圧の
低減が実現される。（３）フローティンググー１〜電極
１０６下部へのドレイン領域の廻り込みが小さいことも
相まって、ドレイン領域とフローティングゲート電極１
０６の間の容量が低減される。一方、読出時のドレイン
電流は殆んど変化しない、この結果、情報の高速読出し
が可能になるという効果がある。

したがって、ドレイン領域とコントロールゲート電極の
両方に書込み高電圧を印加した時はホットキャリア発生
効率が高く、ドレイン領域にのみ高電圧を印加した時は
ホットキャリア発生効率が低い状態を消去特性を損なわ
ずに実現できるので、情報の書込み、消去および保持特
性を１・−タルに向上させることができる。また、読出
し時チャネル電流を減らすことなく、フローティングゲ
ート電極とドレイン領域の間の容量を低減できるので、
情報の読出し速度向上を図ることができる。

実施例、３ 次に、本発明の第三の実施例を第３１図を用いて説明す
る。なお１本実施例は前記第二の実施例と同様１問題点
を解決するための手段のケース（１）に対応するもので
ある。

第３１図は、本実施例のメモリセル２ピッ１−分の断面
図である。

本実施例は前記実施例２の構造に加えてドレイン領域の
端部を構成するｎ＋型半導体領域１００の下部にｐ型半
導体領域１２２を設けたものである。ｐ型半導体領域１
２２は、チャネル領域側の端部がフローティングゲート
電極１０６およびコンＩ・ロールグー１−電極１０８で
規定され、ゲート幅方向の長さがフィールド絶縁膜１０
２で規定されている。

本実施例の特徴は、ｐ型半導体領域１２２がｎ＋型半導
体領域１１０の下部にのみ設けられており、ｎ＋型半導
体領域１１１の底部には存在しないことにある。この結
果、ドレイン領域と半導体基板１０１間の接合容量の増
加を必要最小限に抑えながら、書込み特性向上に必要な
ドレイン領域端部におけるホットキャリアの発生効率を
効果的に高めることができる。また、チャネル領域への
ドレイン空乏層の拡がりを抑えることができるので、望
ましくないパンチスル現象を起こさずに短チヤネル化を
進めることが可能になる。

実施例、４ 次に、本発明の第四の実施例を第３２図を用いて説明す
る。なお、本実施例は前記第二、第三の実施例と同様、
問題点を解決するための手段のケース（［）に対応する
ものである。

第３２図は、本実施例のメモリセル２ビツト分の断面図
である。

本実施例は、前記実施例３のＰ型半導体領域１２２に相
当するｐ警手・導体領域１２３を、ドレイン領域ｎ＋型
半導体領域１１０の底部のみならず、チャネル側の側面
Ａにも設けたものである。

前記実施例３の場合と同じく、ｐ型半導体領域１２３は
、チャネル領域側の端部がフローティングゲート電極１
０６およびコントロールゲート電極１０８で規定され、
ゲート幅方向の長さがフィールド絶縁膜１０２で規定さ
れている。

本実施例では、ドレインのｎ＋型半導体領域１１０に接
するｐ型半導体領域１２３が半導体基板１０１の表面に
まで廻り込んでいるため、書込み効率、パンチスル耐性
の向上が実現できるとともに、この領域１２３の濃度に
よる閾値電圧の制御が可能となる。この時、ソース領域
を構成するｎ＋型゛ト導体領域１１０およびｎ−型半導
体領域１１２はＩ）−型チャネル領域を間に挾んで上記
ｐ型半導体領域から離れているため、ソース接合ｌ［討
圧しこ悪影響を与えることなく、閾値′社圧を設定する
ことが可能になる。

実施例、５ 次に、本発明の第五の実施例を第３３図を用いて説明す
る。なお、本実施例は前記問題点を解決する手段のケー
ス（１１）およびＨｖ）に対応するものである。

第２３３図は、本実施例のメモリセル２ビット分の断面
図である。以下、上記メモリセルの製造工程について説
明するとともに、その特徴を明らかにする。

ます、Ｐ型シリコン基板２０１にｒ、　ｏ　ｃ　ｏ　ｓ
（ロコス）法により素子分離のための酸化膜２２４とボ
ロン・チャネルス１−ツブ層２２３を形成する。

次に、通常のゲー１−　、ｔ、ｆ！！　ａ膜形成法によ
り、膜１”４約Ｌ　Ｏｎ　ｍのグー１〜絶縁膜２０４を
形成する。

この上に、メモリセルの浮遊ケーｈ（２０５と２０６）
を形成するために、第１の多結晶シリコン股（膜厚約１
００〜２００　ｎ　ｒｎ　）を形成し、該多結晶シリコ
ン膜にボロンを１０１Ｆ′〜１０１９ｃｍの濃度に添加
する。ホＩ・エツチングプロセスおよび主としてＣＣＱ
、からなるガスを用いた異方性トライエツチンクプロセ
スにより該多結晶シリコン膜を垂直加工し、浮遊ゲート
（２０５と２０６）をなす部分のみに、メモリセルのＷ
方向（第ご３３図の紙面と垂直な方向）に延在する帯状
に多結晶シリコン膜を残す。その後、該多結晶シリコン
膜の表面を熱酸化することによって、メモリセルの層間
絶縁膜２０７（膜厚約２０　ｎ　ｍ　）を形成する。

吹に、タングステンポリサイ１−（多結晶シリコン／　
Ｗ　Ｓ　ｊ、２　）膜（膜厚約２５０〜５００　ｎ　ｍ
　）を全面に形成する。続いて、ます、ホトエツチング
プロセスによりメモリセルのタングステンポリサイ１−
膜をＣＣＵ　、とＳＦ６を主成分とするガスを用いた異
方性エツチングにより垂直加工する。このとき、メモリ
セルのチャネル方向の断面は第３３図に示すようになる
。

次に、ライト酸化を行なってゲートを酸化膜２２９によ
って被覆した後、ホトエツチングプロセスを利用して、
メモリセルのソース側に１〜−ズ量約１０”ＣＩｌｌ　
−２のリンのイオン打込みを行ない、約９００〜１００
０℃の光処理で拡散させて、メモリセルの抵１度ソース
拡Ｉ￥１Ｎ２０２’　を形成する。回（ｐにして、メモ
リセルのドレイン側にドース量約Ｌ　Ｏ”Ｃ１ｎ−’の
ボロンのイオン打込みを行ない、低７？Ａ度ドレイン拡
散層２０３′を形成する。

次に、１−−ズ量１０　”ａｍ−２以上のヒ素のイオン
打込みを行なって、メモリセルの高濃度ソース拡散層２
０２および高１度ドレイン拡散層２０３を形成する。こ
の後、ホトエツチングプロセスによりメモリセルのゲー
ト電極の表面に前のライト酸化によって形成された領化
膜をソース領域側端部においてのみ除去した後、リンを
含んだ雰囲気で熱処理することにより浮遊ゲート電圃ソ
ース領域側端部の領域２０５の多結晶シリコン膜中にシ
リコンを拡散させ、不純物濃度１０２０Ｃ１ｌ＋−′″
以１−の高濃度領域５を形成する。この高、％−度領領
域２０５幅は、ｌｌ遊ゲー１−の端面から約０．１〜０
．２μｍである（メモリセルの拡散層２０２および２０
３の横方向接合深さは００７３μＩｎ以上である）。本
実施例では、リンを含んだ雰囲気を用いたが、ボロン雰
囲気を用いろことによって、全く同様にボロンの高１度
領域２０５を形成できることは勿論である。

次に、Ｓｉｏ、からなるサイドウオール２３０を形成す
る。さらに、高濃度Ｎ型拡散層２３４、ヒ素、イオン打
込みを行なって形成する。次に、１’　Ｓ　Ｇもしくは
１３　Ｐ　Ｓ　Ｇ　ＩＩ侍２：３１を全面に形成した後
、開［１部を形成し、後で形成するＡＱ配線との接触抵
抗を下げるためのリンイオン打込み部２３８と、ＡＱ配
線２３２を形成し、最後に、パッシベーション膜として
Ｓｉｏ、膜を形成して１本実施例によるメモリセルが完
成する。

なお、上記実施例では、７１遊ゲー！・の高１度領１或
２０５を不純物を含んだ雰囲気中で熱処理することによ
って形成したが、第３４図に示すように制御ゲート２０
８を浮遊ゲートより釧く加工し、制御ゲー＋−２０８を
マスクとするリンやボロンのイオン打込みを行なうこと
によっても形成できる。

以上の説明では、Ｐ型半導体基板を用いてＮチャネル・
メモリセルの場合について説明したが、逆の導電型を用
いてもよいことは勿論である。その他、本発明は、上記
実施例に限定されることなく、特許請求の範囲内で種々
の変形があり得ることは勿論である。

以上説明したように、本実施例においては、消去動作、
すなわち、ソース電極に電圧を印加し。

１９−Ｍゲート内の電子をＦＮトンネルによってソース
領域に引抜く動作を行なう際、浮遊ゲー１−の高１度領
域とソース領域に挾まれた部分のみが強電界となり、こ
の部分のみがトンネル領域として動作し、一方、）ｌ遊
ゲー１への低１度領域（ソース領域と逆導電型）とソー
ス領域層とに挾まれた領域は浮遊ゲートの内部に空乏層
が広がるために、等価的にゲート絶縁膜を厚くしたもの
と同様になり、電界が緩和される。このため、消去時に
発生する空乏化領域を小さくできると共に、従来基板に
流れていたソース・基板間リーク電流を無くすることが
できる。この改善によって、ＦＮＩ−ンネル電流を大き
くできるので、消去速度を速くできると共に、ソース電
圧が小さくて済み、さらに、空乏化領域で生じたホラ１
−ホールによりゲート絶縁膜の膜質が劣化するのを抑制
できる。その結果、低消′ｌ＋電力、高信頼性を有し、
電気的消去可能な使い易い不揮発性メモリを提供できる
。

一方、浮遊ゲーＩ−電極のドレイン側端部においては、
不純物分布がドレイン領域と反対導電型でかつ低濃度に
なっているため、チャネルカットオフ状態でドレインに
のみ書込み高電圧が印加されるいわゆる半選択時には、
低濃度浮遊ゲート電極の内部に空乏層が拡がるため、等
価的にゲート酸化膜を）’Ｓ　＜　したのと同様になり
、半導体内ドレイン領域端部で発生する電界が緩和され
る。また、浮遊ゲート′市極とドレイン領域端部の間の
ゲート酸化膜に印加される電界も弱められる。これによ
り、ドレインデイスターブ耐性に優れた。信頼度の高い
不揮発性メモリを提供できる。

［発明の効果］ 本発明によれば、面積が小さくて消費電力が小さく、高
性能かつ高信頼度のフロ−−ティンググー１−型半導体
装置を得ることができる。特に本発明の半導体素子が不
揮発性メモリセルである場合には、紫外線消去型ＥＰ　
ＲＯＭメモリセルと同程度のセル面積で、消費電力が小
さく、高性能かつ高信頼度の電気的書込消去動作が可能
なフローティンフケ−１・型不揮発性メモリセルを実現
することができる。このセルにより、上記Ｅ　Ｐ　ＲＯ
Ｍ並みの集積度で、電気的ａ換えが１丁能なメモリチッ
プを構築されることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例１のメモリセル断面図、第２図
は従来構造における消去動作時接合リーク電流の発生機
構説明図、第３図は本発明を構成している問題解決の手
段、第４図および第５図は本発明による消去動作時接合
リーク電流低減の機もＷ説明図、第６図は本発明の実施
例１のメモリセルの平面図、第７図は本発明の実施例１
のメモリセルアレーの等価回路図、第８図ないし第１９
図は本発明の実施例１のメモリセルの製造工程を示す、
第２０図は実施例２のメモリセルの断面図、第２１図は
実施例２のメモリセルの平面図、第２２図乃至第３０図
は実施例２の製造工程におけるメモリセルの断面図、第
３１図は実施例３のメモリセルの断面図、第３２図は実
施例４のメモリセルの断面図、第３３図および第３４図
は実施例５のメモリセルの断面図である。 符号の説明 １・　ｐ型半導体基板、２・・・グー１−酸化膜、３・
・・フローテインクゲート電極、４　・層間絶縁膜、５
・・コントロールゲート電極、６・・・【己型半導体領
域（ソース領域の一部）、７　・口“型半導体領域（ソ
ース領域の一部）、８および９・・・表面縦方向高電界
により発生した電子・正孔対（８は電子。 ９は正札）、１１・・・ｐ型半導体基板、１・２・フィ
ールド酸化膜、１３・ｐ＋型チャンネルストッパ領域、
１４　・厚いゲー１へ酸化膜、Ｌ５・・・薄いゲート酸
化膜（トンネル酸化膜）、１６および２０・・・フロー
ティングゲート電極、１７・・・層間酸化膜、１８・・
・コントロールゲート電極、１９・・側壁保護酸化膜、
２０・・・側壁型フローティングゲート電極、２１・・
・ｎ＋型半導体領域（ソース、ドレイン領域の一部）、
２２・・・ｐ＋型半導体領域、２３・・・ｎ−型半導体
領域（ソース領域の一部）、２４・・ＰＳＧ膜、２５・
・・接続孔、２６・・・アルミニウムデータ線、２７・
・・Ｘデコーダ、２８・・・Ｙデコーダ、２９・・セン
スアンプ、３１・・・酸化シリコン膜、３２・・・窒化
シリコン１漠、３３・・・酸化シリコン１漠、３４・・
・側壁保護窒化膜、３５および３６・・・レジスト膜、
１０１・・・半導体基板、１０２・・・フィールド絶縁
膜。 １０３・・・チャネルストツ・パ領域、１０４・・薄い
ゲート絶縁膜、１０５・・・厚いゲート絶縁膜。 １０６・・・フローティングゲート電極、１０７・・・
層間絶縁膜、１０８・・・コントロールゲート電極。 １０９・・・酸化シリコン膜、１１０・・・ｎ＋型半導
体領域（ソース、ドレインの一部を構成する）。 １１１・・・ｎ＋型半導体領域（ソース、ドレイン領域
の一部を構成する）、１１２・・・ロー型半導体領域（
ソース領域の一部を構成する）、１１３・・・サイドウ
オールスペーサ、１１４・・・Ｐ　Ｓ　Ｇ膜、１１５・
・接続孔、１１８・・・酸化シリコン膜、１１９・・・
窒化シリコン膜、１２０・・・窒化シリコン膜、１２１
・・・レジスＩ・膜、１２２・・・ｐ型半導体領域、１
２３・・・ｐ型半導体領域、２０１・・・ｐ型シリコン
基板、２０２・・・ソース領域、２０３・・・ドレイン
領域、２０４・・・ゲート絶縁膜、２０５・・・浮遊ゲ
ート（高濃度領域）、２０６・・・浮遊ゲート（低濃度
領域）、２０７・・・層間絶縁膜、２０８・・制御ゲー
１〜、Ａ・・・深い空乏化領域、Ｂ・・・浮遊グー１−
内に生じた空乏化領域、ｄｌ・・・ＦＮトンネル電流発
生領ｈｋ、ａａ・・ソース・リータ電流発生防止領域。

Claims (1)

1. 【特許請求の範囲】 １、ゲート絶縁膜上に設けられたフローティングゲート
   電極と、その上に少なくとも一部分が積層する形で層間
   絶縁膜を介して設けられたコントロールゲート電極を有
   する絶縁ゲート型電界効果トランジスタであって、該フ
   ローティングゲート電極がドレイン領域およびソース領
   域の少なくとも一方と重なる部分において該ゲート絶縁
   膜に印加される電界が局所的に変調されるような構造を
   有することを特徴とする半導体装置。 ２、ゲート絶縁膜上に設けられたフローティングゲート
   電極と、その上に少なくとも一部分が積層する形で層間
   絶縁膜を介して設けられたコントロールゲート電極を有
   する絶縁ゲート型電界効果トランジスタであって、該フ
   ローティングゲート電極がドレイン領域およびソース領
   域の少なくとも一方と重なる領域において該ゲート絶縁
   膜が局所的に薄くなっており、かつこの膜厚の薄い領域
   が該ドレイン領域およびソース領域を構成する少なくと
   も一方の高濃度領域上に限定されていることを特徴とす
   る半導体装置。 ３、前記ドレイン領域およびソース領域の接合耐圧が互
   いに異なり、耐圧が高い方の領域と接するフローティン
   グゲート電極端部においてゲート絶縁膜の膜厚が局所的
   に薄くなっていることを特徴とする請求項２記載の半導
   体装置。 ４、ゲート絶縁膜上に設けられたフローティングゲート
   電極と、その上に少なくとも一部分が積層する形で層間
   絶縁膜を介して設けられたコントロールゲート電極を有
   する絶縁ゲート型電界効果トランジスタであって、該フ
   ローティングゲート電極がドレイン領域およびソース領
   域の少なくとも一方と重なる領域において該ゲート絶縁
   膜の膜厚が局所的に厚くなっており、かつ、前記膜厚が
   厚くなっている領域がチャンネル領域上部にまで及んで
   いることを特徴とする半導体装置。 ５、前記ゲート絶縁膜厚が局所的に厚くなっている領域
   が、ソース接合あるいはドレイン接合からチャネル領域
   に拡がる空乏層領域を覆っていることを特徴とする請求
   項４記載の半導体装置。 ６、前記ドレイン領域およびソース領域の接合耐圧が互
   いに異なり、耐圧が低い方の領域と接するフローティン
   グゲート電極端部においてゲート絶縁の膜厚が局所的に
   厚くなっていることを特徴とする請求項４または５記載
   の半導体装置。 ７、ゲート絶縁膜上に設けられたフローティングゲート
   電極と、その上に少なくとも一部分が積層する形で層間
   絶縁膜を介して設けられたコントロールゲート電極を有
   する絶縁ゲート型電界効果トランジスタであって、該フ
   ローテイングゲート電極がドレイン領域およびソース領
   域の少なくとも一方と重なる部分の端部の不純物濃度が
   高く、かつ、該フローティングゲート電極の残りの領域
   においては、該ドレイン、ソース領域とは反対導電型の
   不純物が低濃度に添加されていることを特徴とする半導
   体装置。 ８、上記フローティングゲート電極の高濃度不純物領域
   が、上記フローティングゲート電極下部のドレイン領域
   およびソース領域を構成する少なくとも一方の高濃度領
   域上に限定されていることを特徴とする請求項７記載の
   半導体装置。 ９、上記高濃度不純物領域の不純物濃度が１０＾２＾０
   ｃｍ＾−＾３以上であり、その他の部分の不純物濃度が
   １０＾１＾９ｃｍ＾−＾３以下であることを特徴とする
   請求項７または８記載の半導体装置。 １０、上記フローティングゲート電極のチャネル方向の
   幅が、上記コントロールゲート電極の幅よりも広いこと
   を特徴とする請求項７または８記載の半導体装置。 １１、前記ドレイン領域およびソース領域の接合耐圧が
   互いに異なり、耐圧が高い方の領域と接するフローティ
   ングゲート電極端部の不純物濃度が高くなっていること
   を特徴とする請求項７または８記載の半導体装置。 １２、前記ドレイン領域およびソース領域のうち接合耐
   圧が高い方の領域は、少なくともチャネル領域側の端部
   において、接合耐圧が低い方の領域よりも低濃度の不純
   物層からなることを特徴とする請求項３、６および１１
   のうちの一に記載の半導体装置。 １３、前記ドレイン領域およびソース領域のうち接合耐
   圧が低い方の領域を高濃度不純物層で形成するとともに
   、前記高濃度不純物層に接して、半導体基板と同一導電
   型で、かつ基板よりも高濃度の半導体領域を設けたこと
   を特 徴とする請求項３、６および１１のうちの一に記載の半
   導体装置。 １４、上記ドレイン領域あるいはソース領域のうち接合
   耐圧の低い方の領域で発生したホットキャリアを上記フ
   ローティングゲート電極に注入・保持させることにより
   、情報を電気的に書き込み、かつ記憶させることを特徴
   とする請求項３、６および１１のうちの一に記載の半導
   体装置。 １５、上記フローティングゲート電極に蓄積された電荷
   を、ドレイン領域あるいはソース領域のうち接合耐圧の
   高い方の領域にトンネル遷移で引き抜くことにより、記
   憶情報を電気的に消去することを特徴とする請求項３、
   ６および１１のうちの一に記載の半導体装置。