JPH02209774A - フローテイングゲートｍｏｓトランジスタの製造方法 - Google Patents
フローテイングゲートｍｏｓトランジスタの製造方法Info
- Publication number
- JPH02209774A JPH02209774A JP1203991A JP20399189A JPH02209774A JP H02209774 A JPH02209774 A JP H02209774A JP 1203991 A JP1203991 A JP 1203991A JP 20399189 A JP20399189 A JP 20399189A JP H02209774 A JPH02209774 A JP H02209774A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- gate
- polysilicon layer
- semiconductor material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229920005591 polysilicon Polymers 0.000 claims abstract description 56
- 238000007667 floating Methods 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 42
- 239000000377 silicon dioxide Substances 0.000 claims description 21
- 235000012239 silicon dioxide Nutrition 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 8
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000004132 cross linking Methods 0.000 claims 1
- 238000004891 communication Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 101
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- 239000007943 implant Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、フローティングゲー！−ＭＯ５）ランジスタ
に関するものであって、更に詳細には、高速百書込み可
能Ｅ Ｅ Ｐ ＲＯＭを形成するためにバイポーラ検知
トランジスタと共に及びそれと結合してＭＯＳトランン
スタを製造することを可能とするポリシリコンのｔｌｉ
一層と共に構成されているフローティングゲートＭ Ｏ
Ｓ Ｉ−ランジスタに関するものである。
に関するものであって、更に詳細には、高速百書込み可
能Ｅ Ｅ Ｐ ＲＯＭを形成するためにバイポーラ検知
トランジスタと共に及びそれと結合してＭＯＳトランン
スタを製造することを可能とするポリシリコンのｔｌｉ
一層と共に構成されているフローティングゲートＭ Ｏ
Ｓ Ｉ−ランジスタに関するものである。
従来技術
従来の書込み可能メモリ要素は二つのカテゴリに分割す
ることが可能である。即ち、ＭＯ５￥Ｃ置とバイポーラ
装置である。１番目のカテゴリにおいては、フローティ
ングゲートＭＯ３ＦＥＴかアクティブな検知装置として
作用する他のＭＯＳＦＥＴと結合されている。フローテ
ィングゲートＭＯＳＦＥＴは再書込み可能であるが、Ｍ
Ｏ８装置とＪ（に製造されているＥ Ｅ Ｐ ＲＯＭは
本来的に低速である。２番目のカテゴリにおいては、バ
イボラ集積回路非揮発性メモリセルは、通常、ヒユーズ
技術の何らかの変形例を使用して構成される。
ることが可能である。即ち、ＭＯ５￥Ｃ置とバイポーラ
装置である。１番目のカテゴリにおいては、フローティ
ングゲートＭＯ３ＦＥＴかアクティブな検知装置として
作用する他のＭＯＳＦＥＴと結合されている。フローテ
ィングゲートＭＯＳＦＥＴは再書込み可能であるが、Ｍ
Ｏ８装置とＪ（に製造されているＥ Ｅ Ｐ ＲＯＭは
本来的に低速である。２番目のカテゴリにおいては、バ
イボラ集積回路非揮発性メモリセルは、通常、ヒユーズ
技術の何らかの変形例を使用して構成される。
即ち、装置を介しての各可能な電流経路は、ヒュズを有
しており、そのヒユーズは選択的に焼切されて永久的に
書込まれた即ちプログラムされた装置を提供する。この
技術における一つの欠点としては、回路がヒユーズを焼
切するために大きな電流を必要とすることである。バイ
ポーラ集積回路も欠点を有しており、即ち、それらはヒ
ユーズを焼切することによって書込みが行なわれるので
、再書込み可能なものではなく、■つ他のト１的のため
にそれらを破壊することなしにテストのために書込みを
行なうことがてきないということである。
しており、そのヒユーズは選択的に焼切されて永久的に
書込まれた即ちプログラムされた装置を提供する。この
技術における一つの欠点としては、回路がヒユーズを焼
切するために大きな電流を必要とすることである。バイ
ポーラ集積回路も欠点を有しており、即ち、それらはヒ
ユーズを焼切することによって書込みが行なわれるので
、再書込み可能なものではなく、■つ他のト１的のため
にそれらを破壊することなしにテストのために書込みを
行なうことがてきないということである。
バイポーラ装置とＭＯ３装置との間には斤しい（１カ造
的な差異が存ｒＥ Ｌでおり、一方のタイプの装置を製
造するために使用される技術を他方のタイプの装置を製
造するために使用することカリ１除されている。例えば
、従来のフローティングゲ−１・ＭＯ８装置において使
用される薄いゲート酸化膜及びポリシリコン間酸化物層
は、バイポーラ製造方法によって形成する場合に、〆η
染されたり機械的な損傷を受けたりする。又、ＭＯ３製
造技術に露呈された場合には、バイポーラ装置の性能か
しばしば低下することかある。従って、これらの技術を
組合わせることはなかなか困難であった。
的な差異が存ｒＥ Ｌでおり、一方のタイプの装置を製
造するために使用される技術を他方のタイプの装置を製
造するために使用することカリ１除されている。例えば
、従来のフローティングゲ−１・ＭＯ８装置において使
用される薄いゲート酸化膜及びポリシリコン間酸化物層
は、バイポーラ製造方法によって形成する場合に、〆η
染されたり機械的な損傷を受けたりする。又、ＭＯ３製
造技術に露呈された場合には、バイポーラ装置の性能か
しばしば低下することかある。従って、これらの技術を
組合わせることはなかなか困難であった。
［」的
本発明は、上述した点に鑑みなされたものであって、従
来技術の欠点を解消し、改良したフローティングゲート
ＭＯＳトランジスタ及びその製造方法を提供することを
目的とする。
来技術の欠点を解消し、改良したフローティングゲート
ＭＯＳトランジスタ及びその製造方法を提供することを
目的とする。
構成
本発明は、フローティングゲートＭＯ３ＦＥＴメモリ装
置に関するものであり、且つＥＥＰＲＯＭセル又は書込
み可能論理装置を形成するための高速バイポーラトラン
ジスタと共に製造され且つそれに結合されているフロー
ティングゲートＭＯ８ＦＥＴメモリ装置に関するもので
ある。合体したバイポーラ／ＭＯ３技術は、ＭＯＳＦＥ
Ｔを再書込み可能な状態とすると共に、該メモリ装置を
バイポーラ装置の速度で読取ることを可能とする。
置に関するものであり、且つＥＥＰＲＯＭセル又は書込
み可能論理装置を形成するための高速バイポーラトラン
ジスタと共に製造され且つそれに結合されているフロー
ティングゲートＭＯ８ＦＥＴメモリ装置に関するもので
ある。合体したバイポーラ／ＭＯ３技術は、ＭＯＳＦＥ
Ｔを再書込み可能な状態とすると共に、該メモリ装置を
バイポーラ装置の速度で読取ることを可能とする。
従来のフローティングゲートメモリＭＯ５ＦＥＴかポリ
シリコン間酸化物によって分離されている少なくとも二
つのポリシリコン層を必要とするのと異なり、本発明に
基づいて製造されるＭＯＳＦＥＴは、二つのステップか
らなるプロセスで付着形成される単一層のポリシリコン
のみを必要とするに過ぎない。従って、バイポーラ装ｊ
ｕとＭＯ５装置の両方が、単一ポリシリコン層プロセス
を使用して製造することが可能であり、そのことは高歩
留りを提供している。更に、ＭＯ５装置を絹込むにもか
かわらず、本発明に基づく製造プロセスは、バイポーラ
装置の性能に妥協を余儀なくすることはない。
シリコン間酸化物によって分離されている少なくとも二
つのポリシリコン層を必要とするのと異なり、本発明に
基づいて製造されるＭＯＳＦＥＴは、二つのステップか
らなるプロセスで付着形成される単一層のポリシリコン
のみを必要とするに過ぎない。従って、バイポーラ装ｊ
ｕとＭＯ５装置の両方が、単一ポリシリコン層プロセス
を使用して製造することが可能であり、そのことは高歩
留りを提供している。更に、ＭＯ５装置を絹込むにもか
かわらず、本発明に基づく製造プロセスは、バイポーラ
装置の性能に妥協を余儀なくすることはない。
本発明の一実施例においては、電気的消去可能フローテ
ィングゲ−１−ＰチャンネルＭＯ５ＦＥＴ装置のドレイ
ンは、ＥＥＦＲＯＭセルを形成するためのＮＰＮＩ−ラ
ンジスタのベースへ接続されている。該装置は、バイポ
ーラ装置を介して流れる電流を検知することによって読
取りが行なわれるが、そのＭＯＳＦＥＴへ適宜の電圧を
印加することによってその装置への書込み及び消去が行
なわれる。各セルへの書込み（又は消去）が行なわれる
ことはまれであるが、読取りはしばしば行なわれるので
、低速のＭＯ５ｖｅｌを組込むことは全く問題がない。
ィングゲ−１−ＰチャンネルＭＯ５ＦＥＴ装置のドレイ
ンは、ＥＥＦＲＯＭセルを形成するためのＮＰＮＩ−ラ
ンジスタのベースへ接続されている。該装置は、バイポ
ーラ装置を介して流れる電流を検知することによって読
取りが行なわれるが、そのＭＯＳＦＥＴへ適宜の電圧を
印加することによってその装置への書込み及び消去が行
なわれる。各セルへの書込み（又は消去）が行なわれる
ことはまれであるが、読取りはしばしば行なわれるので
、低速のＭＯ５ｖｅｌを組込むことは全く問題がない。
両方の装置は、単一製造プロセスを使用して、同一のシ
リコン基板上に構成される。フローティングゲートＭＯ
Ｓトランジスタは、前記基板の離隔したソース領域及び
ドレイン領域を第一導電型ヘドープすることによって構
成される。反対導電型のチャンネル領域を、該ソース領
域とドレイン６ｎ域との間にドープさせる。第一（制御
）ゲート領域を、前記チャンネル領域から水平方向に離
隔させて前記シリコン基板内に形成する。この第一ゲー
ト領域は、半導体物質を前記ソース領域及びドレイン領
域と同一の導電型ヘドープすることによって形成する。
リコン基板上に構成される。フローティングゲートＭＯ
Ｓトランジスタは、前記基板の離隔したソース領域及び
ドレイン領域を第一導電型ヘドープすることによって構
成される。反対導電型のチャンネル領域を、該ソース領
域とドレイン６ｎ域との間にドープさせる。第一（制御
）ゲート領域を、前記チャンネル領域から水平方向に離
隔させて前記シリコン基板内に形成する。この第一ゲー
ト領域は、半導体物質を前記ソース領域及びドレイン領
域と同一の導電型ヘドープすることによって形成する。
二酸化シリコン層の上方に設けられるポリシリコン層は
、第一ゲート領域とチャンネル領域とを架橋し、第一ゲ
ート領域からチャンネル領域への電気的電位を伝達させ
る。従って、該ポリシリコン層は、第二（フローティン
グ）ゲート領域として作用し、且つ該第−ゲート領域を
介して制御され、ソース領域とドレイン領域との間に選
択的に導電性のチャンネルを形成する。その結果前られ
るＭＯ５装置は従来のフローティングゲートＭＯ８装置
よりも幾分大きな面積を持つているが、チャンネル領域
と制御ゲート領域の両方からフローティングゲートを分
離するために使用される高集積度ゲート酸化物は、従来
のＭＯ３装置におけるポリシリコン間酸化物の集積性の
問題を除去している。
、第一ゲート領域とチャンネル領域とを架橋し、第一ゲ
ート領域からチャンネル領域への電気的電位を伝達させ
る。従って、該ポリシリコン層は、第二（フローティン
グ）ゲート領域として作用し、且つ該第−ゲート領域を
介して制御され、ソース領域とドレイン領域との間に選
択的に導電性のチャンネルを形成する。その結果前られ
るＭＯ５装置は従来のフローティングゲートＭＯ８装置
よりも幾分大きな面積を持つているが、チャンネル領域
と制御ゲート領域の両方からフローティングゲートを分
離するために使用される高集積度ゲート酸化物は、従来
のＭＯ３装置におけるポリシリコン間酸化物の集積性の
問題を除去している。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
第１図は、本発明に基づく電気的消去可能再書込み可能
リードオンリーメモリ （ＥＥＰＲＯＭ）セル１の概略
図である。Ｅ Ｅ Ｐ ＲＯＭセル１は、バイポーラト
ランジスタ３へ接続されているＰチャンネルフローティ
ングケート間Ｏ８ＦＥＴ装置２を有している。ＭＯＳＦ
ＥＴ２は、制御ゲート端子４と、ソース端子５と、ドレ
イン端子６と、フローティングゲート７とを有している
。ＭＯＳＦＥＴ２のドレイン端子６は、バイポーラトラ
ンジスタ３のベース端子８へ接続しており、バイポーラ
トランジスタ３の動作を制御している。バイポーラトラ
ンジスタ３は、コレクタ端子９とエミツタ端子１０とを
有している。
リードオンリーメモリ （ＥＥＰＲＯＭ）セル１の概略
図である。Ｅ Ｅ Ｐ ＲＯＭセル１は、バイポーラト
ランジスタ３へ接続されているＰチャンネルフローティ
ングケート間Ｏ８ＦＥＴ装置２を有している。ＭＯＳＦ
ＥＴ２は、制御ゲート端子４と、ソース端子５と、ドレ
イン端子６と、フローティングゲート７とを有している
。ＭＯＳＦＥＴ２のドレイン端子６は、バイポーラトラ
ンジスタ３のベース端子８へ接続しており、バイポーラ
トランジスタ３の動作を制御している。バイポーラトラ
ンジスタ３は、コレクタ端子９とエミツタ端子１０とを
有している。
高速性のため、ＥＥＰＲＯＭセル１は、バイポーラトラ
ンジスタ３のコレクタ・エミッタ電流又はインピーダン
スを検知することによって読取られる。一方、該装置へ
の書込み又は消去を行なう場合、通信はＭＯ５ＦＥＴ２
と共に行なわれる。
ンジスタ３のコレクタ・エミッタ電流又はインピーダン
スを検知することによって読取られる。一方、該装置へ
の書込み又は消去を行なう場合、通信はＭＯ５ＦＥＴ２
と共に行なわれる。
各セルへの書込み（又は消去）が行なイつれるのはまれ
であるが、読取りはしばしば行なわれるので、低速のＭ
Ｏ５装置が設けられていることは特に問題はない。好適
には、ＭＯ３ＦＥＴ２のソース又はドレインのＰＮ接合
の何れかからのアバランシェ注入を使用して書込みを行
ない、Ｉｔつトンネル動作を使用して消去を行なう。即
ち、装置への書込みを行なう場合、大きな書込み電流（
例えば約１０Ｖ）がＭＯ３ＦＥＴ２のドレイン端子６へ
印加され、且つ比較的小さな負の電圧（例えば、２Ｖ）
が制御ゲート端子４へ印加される。制御ゲート端子４へ
印加される電圧は、該装置のスレッシュホールド値より
高いものとすべきである。
であるが、読取りはしばしば行なわれるので、低速のＭ
Ｏ５装置が設けられていることは特に問題はない。好適
には、ＭＯ３ＦＥＴ２のソース又はドレインのＰＮ接合
の何れかからのアバランシェ注入を使用して書込みを行
ない、Ｉｔつトンネル動作を使用して消去を行なう。即
ち、装置への書込みを行なう場合、大きな書込み電流（
例えば約１０Ｖ）がＭＯ３ＦＥＴ２のドレイン端子６へ
印加され、且つ比較的小さな負の電圧（例えば、２Ｖ）
が制御ゲート端子４へ印加される。制御ゲート端子４へ
印加される電圧は、該装置のスレッシュホールド値より
高いものとすべきである。
この様な条件下において、ＭＯ５ＦＥＴ２は高度に導電
性の状態にバイアスされ、電子反転層がソースからドレ
インへの電流を運ぶ。この電子の流れがドレイン空乏層
へ入り且つ横断すると、それは極めて高い電界に遭遇す
る。キャリアの小さな割合の部分のものがこの電界から
十分なエネルギを獲得して、シリコン表面における酸化
物電位障壁に打ち勝ち且つフローティングゲートへ移動
する。この注入は、フローティングゲート上に過剰な負
の電荷を蓄積させ、ソースとドレインとの間にチャンネ
ルを形成し、且つ電流はソースからドレインへ継続的に
流れる。従って、装置に書込みが行なわれると、バイポ
ーラトランジスタ３はオンし、且つバイポーラトランジ
スタ３のコレクタ端子９及びエミッタ端子１０は低イン
ピーダンス状態となる。
性の状態にバイアスされ、電子反転層がソースからドレ
インへの電流を運ぶ。この電子の流れがドレイン空乏層
へ入り且つ横断すると、それは極めて高い電界に遭遇す
る。キャリアの小さな割合の部分のものがこの電界から
十分なエネルギを獲得して、シリコン表面における酸化
物電位障壁に打ち勝ち且つフローティングゲートへ移動
する。この注入は、フローティングゲート上に過剰な負
の電荷を蓄積させ、ソースとドレインとの間にチャンネ
ルを形成し、且つ電流はソースからドレインへ継続的に
流れる。従って、装置に書込みが行なわれると、バイポ
ーラトランジスタ３はオンし、且つバイポーラトランジ
スタ３のコレクタ端子９及びエミッタ端子１０は低イン
ピーダンス状態となる。
装置の消去を行なう場合、強い負の電位（例えば、−１
０Ｖ）を制御ゲート５へ印加し、且つソース端子及びド
レイン端子を約ゼロ電位へ維持する。これにより、フロ
ーティングゲート内の電子に十分なエネルギが与えられ
て、酸化物表面の電位障壁に打ち勝ちシリコン表面へ帰
還する。−度消去が行なわれると、フローティングゲー
ト上の過剰な電子密度はゼロへ復帰し、且つソースから
ドレインへ電流が流れることはない。従って、消去され
た状態においては、バイポーラトランジスタ３はオフし
ており、且つコレクタ端Ｔ−９及びエミッタ端子１０は
高インピーダンス状態にある。
０Ｖ）を制御ゲート５へ印加し、且つソース端子及びド
レイン端子を約ゼロ電位へ維持する。これにより、フロ
ーティングゲート内の電子に十分なエネルギが与えられ
て、酸化物表面の電位障壁に打ち勝ちシリコン表面へ帰
還する。−度消去が行なわれると、フローティングゲー
ト上の過剰な電子密度はゼロへ復帰し、且つソースから
ドレインへ電流が流れることはない。従って、消去され
た状態においては、バイポーラトランジスタ３はオフし
ており、且つコレクタ端Ｔ−９及びエミッタ端子１０は
高インピーダンス状態にある。
第２図は、フローティングゲー） Ｍ ＯＳ Ｆ Ｅ
Ｔ２の断面斜視図であり、本装置の一般的な構成を示し
ており、第１図におけるものと同一の構成要素には同一
の参照番号を付しである。バイポーラ装置３と共にＭＯ
９ＦＥＴ２の製造を行なう方法について、第３図乃至第
１３図を参照して以下に説明する。
Ｔ２の断面斜視図であり、本装置の一般的な構成を示し
ており、第１図におけるものと同一の構成要素には同一
の参照番号を付しである。バイポーラ装置３と共にＭＯ
９ＦＥＴ２の製造を行なう方法について、第３図乃至第
１３図を参照して以下に説明する。
第３図は、従来の方法に従って′：Ｊ−備的な処理を行
なった後のＰ型シリコン基板１１を示している。
なった後のＰ型シリコン基板１１を示している。
最初に、基板１１を約１２５分間の間約１０００℃の温
度で蒸気環境内に位置させることによって初期的酸化ス
テップを行なわせ、約６０５０への厚さを持った酸化物
層（不図示）を形成する。ホトレジスト層を付着させ■
つ公知のホｉ・リソグラフィ技術によって現像して、埋
め込み層２０を形成すべき箇所に開口を画定させる。該
酸化物は、ウェットエツチング及びドライエツチングの
組合わせによって除去し、基板１１を露出させる。ホト
レジスト層を除去し、該基板の露出部分を、約２０分間
の間約８５０℃の温度で蒸気内において再度酸化させ、
約３００への厚さの酸化物層を形成させる。次いで、埋
め込みＮ！！！層を、例えば約８０ Ｋ ｅ Ｖの注入
エネルギで約５Ｘ１０”原子数／ｃｍ２のドーズで砒素
をイオン注入させる。次いで、基板１１を約６０分間１
１００℃の温度の酸化性環境内に位置させて、該注入物
のアニールを行ない且つ、形成すべき装置に対する従来
の埋め込み層を構成するＮ十領域２０を形成する。
度で蒸気環境内に位置させることによって初期的酸化ス
テップを行なわせ、約６０５０への厚さを持った酸化物
層（不図示）を形成する。ホトレジスト層を付着させ■
つ公知のホｉ・リソグラフィ技術によって現像して、埋
め込み層２０を形成すべき箇所に開口を画定させる。該
酸化物は、ウェットエツチング及びドライエツチングの
組合わせによって除去し、基板１１を露出させる。ホト
レジスト層を除去し、該基板の露出部分を、約２０分間
の間約８５０℃の温度で蒸気内において再度酸化させ、
約３００への厚さの酸化物層を形成させる。次いで、埋
め込みＮ！！！層を、例えば約８０ Ｋ ｅ Ｖの注入
エネルギで約５Ｘ１０”原子数／ｃｍ２のドーズで砒素
をイオン注入させる。次いで、基板１１を約６０分間１
１００℃の温度の酸化性環境内に位置させて、該注入物
のアニールを行ない且つ、形成すべき装置に対する従来
の埋め込み層を構成するＮ十領域２０を形成する。
該酸化物層を除去し且つリフォームを行なう。
次いで、別のホトレジスト層を付着させ［１つＰ型頭域
３６に対し開口を形成するために現像する。
３６に対し開口を形成するために現像する。
この区域はボロンでイオン注入して、Ｐ＋注入領域を形
成する。
成する。
次いで、該ホトレジストを除去し、［Ｌつ基板１１をア
ニールして、Ｐ十注入領域をＰ＋フィールド領域３６へ
変換させる。該酸化物層を除去し、且つＬＰＧＶＤ技術
によって、Ｎ ７（２工ピタキシヤルシリコン層４０を
成長させる。好適実施例においては、エピタキシャル層
４０は約、３μｍの厚さを持っている。次いで、第３図
に示した如く、基板１１を約１０００℃の温度で蒸気又
は酸素の雰囲気中に位置させて約２００人の厚さの酸化
物層４４を形成し且つエピタキシャル層４０をアニルす
る。その後に、ＣＶＤによってシリコン窒化物層４８を
約１５００人の厚さに付着させ、１つ窒化物層４８の上
に二酸化シリコン層５２を形成する。
ニールして、Ｐ十注入領域をＰ＋フィールド領域３６へ
変換させる。該酸化物層を除去し、且つＬＰＧＶＤ技術
によって、Ｎ ７（２工ピタキシヤルシリコン層４０を
成長させる。好適実施例においては、エピタキシャル層
４０は約、３μｍの厚さを持っている。次いで、第３図
に示した如く、基板１１を約１０００℃の温度で蒸気又
は酸素の雰囲気中に位置させて約２００人の厚さの酸化
物層４４を形成し且つエピタキシャル層４０をアニルす
る。その後に、ＣＶＤによってシリコン窒化物層４８を
約１５００人の厚さに付着させ、１つ窒化物層４８の上
に二酸化シリコン層５２を形成する。
次いで、第４図に示した如く、ホトレジスト５６を付着
し且つ現像して図示した如きパターンを残存させる。ホ
トレジスト層５６によって被覆されていない二酸化シリ
コン層５２、窒化シリコン層４８、二酸化シリコン層４
４の露出領域はエツチングされる。次いで、水酸化カリ
ウムを使用して、エピタキシャル層４０をエツチングし
て島状部６０、６２、６４、６６を形成する。島状部６
０及び６２は、バイポーラトランジスタ３を形成するた
めに使用され、口，つ島状部６４及び６６はＭＯＳＦＥ
Ｔ２を形成するために使用される。
し且つ現像して図示した如きパターンを残存させる。ホ
トレジスト層５６によって被覆されていない二酸化シリ
コン層５２、窒化シリコン層４８、二酸化シリコン層４
４の露出領域はエツチングされる。次いで、水酸化カリ
ウムを使用して、エピタキシャル層４０をエツチングし
て島状部６０、６２、６４、６６を形成する。島状部６
０及び６２は、バイポーラトランジスタ３を形成するた
めに使用され、口，つ島状部６４及び６６はＭＯＳＦＥ
Ｔ２を形成するために使用される。
ホトレジスト層５６及び二酸化シリコン層５２の残存部
分を除去する。次いで、基板１１を高圧力酸化状態とさ
せて、島状部６０、６２、６４、６６を取巻くために約
１０，０００への深さへ酸化物層７０を形成する。次い
で、エツチングによって窒化物層４８を除去し、公知の
技術を使用して酸化物層７０を平坦化させて、島状部６
０、６２、６４、６６の上表面を露出させる。
分を除去する。次いで、基板１１を高圧力酸化状態とさ
せて、島状部６０、６２、６４、６６を取巻くために約
１０，０００への深さへ酸化物層７０を形成する。次い
で、エツチングによって窒化物層４８を除去し、公知の
技術を使用して酸化物層７０を平坦化させて、島状部６
０、６２、６４、６６の上表面を露出させる。
第５図に示した如く、ホトレジスト層を付着させ且つ現
像して島状部６２を露出させる。次いで、約、 ９ ０
Ｋ ｅ Ｖのイオン／１ミ入エネルギへ約２×１０１
５原ｒ数／ ｃ ｍ ２のドーズでコレクタシンクをイ
オン注入する。次いで、このシンク注入物を約６０分間
１０００℃の温度でアニールする。このプロセスの終了
時に、Ｎ＋コレクタシンク領域か形成される。
像して島状部６２を露出させる。次いで、約、 ９ ０
Ｋ ｅ Ｖのイオン／１ミ入エネルギへ約２×１０１
５原ｒ数／ ｃ ｍ ２のドーズでコレクタシンクをイ
オン注入する。次いで、このシンク注入物を約６０分間
１０００℃の温度でアニールする。このプロセスの終了
時に、Ｎ＋コレクタシンク領域か形成される。
ホトレジスト層を除去し、且つ新たなホトレジスト層７
８を付希し旧つ現像して島状部６６を露出させる。次い
で、約４０ＫｅＶの注入エネルギで約６Ｘ１０”原子数
／ ｃ ｍ ２のドーズヘボロンでＰ型イオン注入を行
なう。これにより、島状部６６内にＰ子制御ゲート領域
８６が形成される。
８を付希し旧つ現像して島状部６６を露出させる。次い
で、約４０ＫｅＶの注入エネルギで約６Ｘ１０”原子数
／ ｃ ｍ ２のドーズヘボロンでＰ型イオン注入を行
なう。これにより、島状部６６内にＰ子制御ゲート領域
８６が形成される。
その後に、ホトレジスト層７８の残存部分を除去する。
次いて、第６図に示した如く、９０，９２、９４、９６
によって示した薄いゲート酸化物者を、島状部６０、６
２、６４、６６のそれぞれの上に約１５０Ａの厚さに成
長させる。このゲート酸化物上に、ＣＶＤによって約５
００人の厚さに薄いポリシリコン層９８を付着させる。
によって示した薄いゲート酸化物者を、島状部６０、６
２、６４、６６のそれぞれの上に約１５０Ａの厚さに成
長させる。このゲート酸化物上に、ＣＶＤによって約５
００人の厚さに薄いポリシリコン層９８を付着させる。
最後に、ポリシリコン層９８の上にホトレジスト層１０
２を付着させる。
２を付着させる。
ホトレジスト層１０２を露出させ且つ現像して単一層ポ
リシリコンフローティングゲート１０４を形成する区域
の上方のホトレジスト部分を残存させる。次いて、ポリ
シリコン層９８及びケ°ート酸化物層９０、９２、９４
、９６をエツチングして、ポリシリコンフローティング
ゲート１０４４形成する（第７図参照）。フローティン
グゲート１０４を第７図においては断面図で二つに分離
した領域として示されているが、それは、実際には、第
２図に示した如く、連続的な層である。次いで、約４
０ Ｋ ｅ Ｖの注入エネルギで約８Ｘ１ｒ）１２原子
数／ｃｍ２ヘボロンでマスクなしのベース注入を行なう
。これにより、島状部６０内にＰ型ベース領域１０５が
形成され、島状部６４内にはＰ型ソス領域及びドレイン
領域１０６及び１０７がそれぞれ形成される。領域６２
のドーピングを過補償するのに十分なＰ型不純物を使用
することはなく、従って、それはＮ型領域としてドープ
された状態に止どまる。次いで、ホトレジスＩ・層１０
２を除去する。
リシリコンフローティングゲート１０４を形成する区域
の上方のホトレジスト部分を残存させる。次いて、ポリ
シリコン層９８及びケ°ート酸化物層９０、９２、９４
、９６をエツチングして、ポリシリコンフローティング
ゲート１０４４形成する（第７図参照）。フローティン
グゲート１０４を第７図においては断面図で二つに分離
した領域として示されているが、それは、実際には、第
２図に示した如く、連続的な層である。次いで、約４
０ Ｋ ｅ Ｖの注入エネルギで約８Ｘ１ｒ）１２原子
数／ｃｍ２ヘボロンでマスクなしのベース注入を行なう
。これにより、島状部６０内にＰ型ベース領域１０５が
形成され、島状部６４内にはＰ型ソス領域及びドレイン
領域１０６及び１０７がそれぞれ形成される。領域６２
のドーピングを過補償するのに十分なＰ型不純物を使用
することはなく、従って、それはＮ型領域としてドープ
された状態に止どまる。次いで、ホトレジスＩ・層１０
２を除去する。
次いで、第７図に示した如く、ＣＶＤによって約４ ５
００への厚さへ厚いポリシリコン層１０８を付着させ
、且つポリシリコン層１０８の上に薄い二酸化シリコン
層１０９を形成する。ポリシリコン層９８及び１０８は
、より大きな単一のポリシリコン層の第−及び第二の内
部層として考えることが可能である。その後に、ホトレ
ジストマスク１１０を付着し且つ現像して、Ｎ−ポリシ
リコン領域１１１を形成すべき箇所において二酸化シリ
コン層１０９及びポリシリコン層１０８の上に開口１１
２を形成する。次いで、該ポリシリコンを１００ＫｅＶ
の注入エネルギで約２Ｘ１０１５原子数／ｃｍ２のドー
ズへ砒素で注入を行ない、且つホトレジスト層１１０の
残存部分を除去する。
００への厚さへ厚いポリシリコン層１０８を付着させ
、且つポリシリコン層１０８の上に薄い二酸化シリコン
層１０９を形成する。ポリシリコン層９８及び１０８は
、より大きな単一のポリシリコン層の第−及び第二の内
部層として考えることが可能である。その後に、ホトレ
ジストマスク１１０を付着し且つ現像して、Ｎ−ポリシ
リコン領域１１１を形成すべき箇所において二酸化シリ
コン層１０９及びポリシリコン層１０８の上に開口１１
２を形成する。次いで、該ポリシリコンを１００ＫｅＶ
の注入エネルギで約２Ｘ１０１５原子数／ｃｍ２のドー
ズへ砒素で注入を行ない、且つホトレジスト層１１０の
残存部分を除去する。
このＮ−領域１１］は、完成した装置において高い圃を
持った抵抗として機能することが可能である。
持った抵抗として機能することが可能である。
ホトレジストマスクを付着し且つ現像して、Ｎ＋ポリシ
リコン領域１］３．１１５．１１６．１１７を形成すべ
き箇所において二酸化シリコン層１０９及びポリシリコ
ン層１０８上に開口を形成する。その後に、基板１１に
対して１００ＫｅＶの注入エネルギで約１×１０′６原
子数／Ｃｍ２のドーズへ砒素でＮ＋イオン注入を行ない
、丁１つホトレジスト １３は、Ｎ−領域１１１への低い値の抵抗乃至はオーミ
ックコンタクトとして機能することが可能であり、Ｎ十
領域１１５は完成した装置においてエミッタ／エミッタ
コンタクト及びコレクトコンタクトとして機能すること
が可能であり、一方Ｎ＋領域１１６及び〕１７はフロー
ティングゲート１０４の残存部分を形成する。
リコン領域１］３．１１５．１１６．１１７を形成すべ
き箇所において二酸化シリコン層１０９及びポリシリコ
ン層１０８上に開口を形成する。その後に、基板１１に
対して１００ＫｅＶの注入エネルギで約１×１０′６原
子数／Ｃｍ２のドーズへ砒素でＮ＋イオン注入を行ない
、丁１つホトレジスト １３は、Ｎ−領域１１１への低い値の抵抗乃至はオーミ
ックコンタクトとして機能することが可能であり、Ｎ十
領域１１５は完成した装置においてエミッタ／エミッタ
コンタクト及びコレクトコンタクトとして機能すること
が可能であり、一方Ｎ＋領域１１６及び〕１７はフロー
ティングゲート１０４の残存部分を形成する。
次いで、第８図に示した如く、ホトレジスト層１２０を
付着し且つパターン形成して、Ｐ＋ポリシリコン領域１
１８、１１９、１２１、］２２を形成すべき箇所におい
て二酸化シリコン層１０９及びポリシリコン層１０８の
上に開口１２４を形成する。次いて、基板１１に対して
１００ＫｅＶの注入エネルギで約１×１０′５原子数／
Ｃｍ２のドーズヘボロンでイオン注入を行ない、几つホ
Ｉ・レジスト１２０の残存部分を除去する。Ｐ＋６ｎ域
１１８は外因的ベースコンタクトとして機能し、Ｐ十領
域１１９及び１２１はそれぞれソースコンタクト及びド
レインコンタクトとして機能し、「１。
付着し且つパターン形成して、Ｐ＋ポリシリコン領域１
１８、１１９、１２１、］２２を形成すべき箇所におい
て二酸化シリコン層１０９及びポリシリコン層１０８の
上に開口１２４を形成する。次いて、基板１１に対して
１００ＫｅＶの注入エネルギで約１×１０′５原子数／
Ｃｍ２のドーズヘボロンでイオン注入を行ない、几つホ
Ｉ・レジスト１２０の残存部分を除去する。Ｐ＋６ｎ域
１１８は外因的ベースコンタクトとして機能し、Ｐ十領
域１１９及び１２１はそれぞれソースコンタクト及びド
レインコンタクトとして機能し、「１。
つＰ十領域１２２は完成した装置における制御ゲートコ
シタクトとして機能する。
シタクトとして機能する。
次いで、第９図に示した如く、二酸化シリコン層１３０
をＬＴＯ付芒によって二酸化シリ、コン層１０９の上に
付着させる。次いて、基板４に対して８００乃至９００
°Ｃの温度で酸化性雰囲気中に露呈して、前のＰ＋、Ｎ
−、Ｎ土庄入物をアニルする。次いて、ホトレジスト層
１４０を付着し且つ現像して、ポリシリコンフローティ
ングゲート１０４及びＮ−領域１１１上の区域を被覆す
る。
をＬＴＯ付芒によって二酸化シリ、コン層１０９の上に
付着させる。次いて、基板４に対して８００乃至９００
°Ｃの温度で酸化性雰囲気中に露呈して、前のＰ＋、Ｎ
−、Ｎ土庄入物をアニルする。次いて、ホトレジスト層
１４０を付着し且つ現像して、ポリシリコンフローティ
ングゲート１０４及びＮ−領域１１１上の区域を被覆す
る。
このホトレジストマスクは、後のステップにおいて、フ
ローティングゲート１０４及びＮ−領域１１１上にシリ
サイドか形成することを防１１−する。
ローティングゲート１０４及びＮ−領域１１１上にシリ
サイドか形成することを防１１−する。
次いで、二酸化シリコン層１３０及び１０９の露出部分
を図示した如くポリシリコン層１０８ヘエッチングして
、その後に、ホトレジストの残存部分を除去する。
を図示した如くポリシリコン層１０８ヘエッチングして
、その後に、ホトレジストの残存部分を除去する。
第１０図に示した如く、基板１１を酸素又は蒸気環境内
に位置させて、ポリシリコン層１０８の露出部分上に約
２５０人の厚さの二酸化ンリコン層１４４を形成させる
。次いで、シリコン窒化物層１４８をＣＶＤによって本
構成体上にプランケット即ち−様なコーティングとして
付着させる。
に位置させて、ポリシリコン層１０８の露出部分上に約
２５０人の厚さの二酸化ンリコン層１４４を形成させる
。次いで、シリコン窒化物層１４８をＣＶＤによって本
構成体上にプランケット即ち−様なコーティングとして
付着させる。
図示した如く、別のホトレジスト層１４９を付着させ且
つ現像する。ホトレジスト層１４９の残存部分が、基板
１１に対してペースコンタクｌ− １５０、エミッタコ
ンタクト１５１、コレクタコンタクｌ− １ ５ ２、
ソースコンタクト１５３、ドレインコンタクト１５４、
制御ゲートコンタクト１５６か形成されるべき箇所にお
いて、ポリシリコン層の領域１０８を画定する。フロー
ティングゲト１０４もホトレジスト層１４９によって被
覆される。その後に、窒化シリコン層１４８、酸化物層
１４４、ポリシリコン層１０８をエツチングして、これ
らの層の図示した部分を残存させる。
つ現像する。ホトレジスト層１４９の残存部分が、基板
１１に対してペースコンタクｌ− １５０、エミッタコ
ンタクト１５１、コレクタコンタクｌ− １ ５ ２、
ソースコンタクト１５３、ドレインコンタクト１５４、
制御ゲートコンタクト１５６か形成されるべき箇所にお
いて、ポリシリコン層の領域１０８を画定する。フロー
ティングゲト１０４もホトレジスト層１４９によって被
覆される。その後に、窒化シリコン層１４８、酸化物層
１４４、ポリシリコン層１０８をエツチングして、これ
らの層の図示した部分を残存させる。
第１１図に示した如く、次いで、ホトレジスト層１４９
の残存部分を除去し、［［つ本構成体を酸素又は蒸気環
境内に位置させて、ポリシリコン層１０８の露出部分及
び島状部６０、６２、６４、６６の露出部分の上に約１
０００人の厚さを持った酸化物層１６０を形成する。次
いで、外因的ベースを、約４０ＫｅＶの注入エネルギで
約４×１０１４原子数／ｃｍ２のドーズヘボロンジフル
オロライド即ち二弗化ボロンでイオン注入する。その後
に、本構成体を約３０分間９５０℃の酸化性雰囲気中に
位置させることによって、最終的な注入アニールを行な
う。これにより、島状部６０内のＰ十領域１６４かアニ
ールされる。更に、ソース領域１０６、ドレイン領域１
０７、制御ゲート領域８６もアニールされる。
の残存部分を除去し、［［つ本構成体を酸素又は蒸気環
境内に位置させて、ポリシリコン層１０８の露出部分及
び島状部６０、６２、６４、６６の露出部分の上に約１
０００人の厚さを持った酸化物層１６０を形成する。次
いで、外因的ベースを、約４０ＫｅＶの注入エネルギで
約４×１０１４原子数／ｃｍ２のドーズヘボロンジフル
オロライド即ち二弗化ボロンでイオン注入する。その後
に、本構成体を約３０分間９５０℃の酸化性雰囲気中に
位置させることによって、最終的な注入アニールを行な
う。これにより、島状部６０内のＰ十領域１６４かアニ
ールされる。更に、ソース領域１０６、ドレイン領域１
０７、制御ゲート領域８６もアニールされる。
第１２図に示した如く、窒化シリコン層１４８及び酸化
物層１４４の残存部分を除去して、ペースコンタクｌ−
１５０、エミッタコンタクト１５１、コレクタコンタク
ｌ−１５２、ソースポリシリコンコンタクト１５３、ド
レインポリシリコンコンタクｌ−１５４、制御ゲートポ
リシリコンコンタクト１５６においてポリシリコン層１
０８を露出させる。同時的に、フローティングゲート、
０４上に設けた厚い酸化物層１３０をある程度エツチン
グするが完全に除去することはしない。
物層１４４の残存部分を除去して、ペースコンタクｌ−
１５０、エミッタコンタクト１５１、コレクタコンタク
ｌ−１５２、ソースポリシリコンコンタクト１５３、ド
レインポリシリコンコンタクｌ−１５４、制御ゲートポ
リシリコンコンタクト１５６においてポリシリコン層１
０８を露出させる。同時的に、フローティングゲート、
０４上に設けた厚い酸化物層１３０をある程度エツチン
グするが完全に除去することはしない。
次いで、第１２図に示した如く、全構成体上にチタン層
１６５をスパッタさせ、且つ本構成体を高速の熱アニー
ル器内に位置させて、チタン層１６５をその下側のシリ
コンと反応させて、ベースコンタクト１５０、エミッタ
コンタクト１５１、コレクタコンタクト１５２、ソース
コンタクト１５３、ドレインコンタクト１５４、制御ゲ
ートコンタクト１５６上にシリサイドを形成させる。酸
化物層１３０及び１０９がフローティングゲート１０４
及びＮ−領域１１１上方に設けられているので、そこで
はシリサイド反応が発生することはない。
１６５をスパッタさせ、且つ本構成体を高速の熱アニー
ル器内に位置させて、チタン層１６５をその下側のシリ
コンと反応させて、ベースコンタクト１５０、エミッタ
コンタクト１５１、コレクタコンタクト１５２、ソース
コンタクト１５３、ドレインコンタクト１５４、制御ゲ
ートコンタクト１５６上にシリサイドを形成させる。酸
化物層１３０及び１０９がフローティングゲート１０４
及びＮ−領域１１１上方に設けられているので、そこで
はシリサイド反応が発生することはない。
最後に、第１３図に示した如く、過剰なチタン層１６４
をウェット化学反応によって除去し、１１つ本構成体を
再度ヒーｉ・パルス処理して、２番１’１の且つ最後の
シリサイド反応を起こさせて、ベースコンタクト１５０
、エミッタコンタクｌ−１，５１、コレクタコンタクト
１５２、ソースコンタクト１５３、ドレインコンタクト
１５４、制御ゲートコンタクト１５６の上に最終的なシ
リサイド層１６８を形成する。次いで、本構成体を公知
のコンタクｌ−、メタリゼーション、及びパッケージ技
術を使用して完成する。
をウェット化学反応によって除去し、１１つ本構成体を
再度ヒーｉ・パルス処理して、２番１’１の且つ最後の
シリサイド反応を起こさせて、ベースコンタクト１５０
、エミッタコンタクｌ−１，５１、コレクタコンタクト
１５２、ソースコンタクト１５３、ドレインコンタクト
１５４、制御ゲートコンタクト１５６の上に最終的なシ
リサイド層１６８を形成する。次いで、本構成体を公知
のコンタクｌ−、メタリゼーション、及びパッケージ技
術を使用して完成する。
以上、本発明の具体的態様について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。例えば、バイポーラ
トランジスタ３にとって独特なステップを省略すること
により、ＭＯＳＦＥＴ２のみを製造することが可能であ
る。更に、ＭＯＳＦＥＴ２は、所望により、任意の数の
バイポーラ又はＭＯ８要素へ結合させることか可能であ
る。
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。例えば、バイポーラ
トランジスタ３にとって独特なステップを省略すること
により、ＭＯＳＦＥＴ２のみを製造することが可能であ
る。更に、ＭＯＳＦＥＴ２は、所望により、任意の数の
バイポーラ又はＭＯ８要素へ結合させることか可能であ
る。
第１図は、本発明に基づいて構成されたバイポーラトラ
ンジスタへ接続されている電気的消去可能フローティン
グゲートＭＯ５ＦＥＴ装置を示した概略図、第２図は本
発明に基づいて構成されたフローティングゲートＭＯＳ
トランジスタの概略断面斜視図、第３図乃至第１３図は
本発明に基づいてフローティングゲートＭＯＳトランジ
スタ及びバイポーラトランジスタを形成する各ステップ
を示した各概略断面図、である。 （符号の説明） １ ： ＥＥＰＲＯＭ ２：Ｐチャンネルフローティングゲ−１−ＭＯＳＦＥＴ ３：バイポーラトランジスタ ４：制御ゲート端子 ５：ソース端子 ６：ドレイン端子 ７：フローティングゲート １１：基板 ２０：埋め込み層 ４０：Ｎ−型エピタキシャルシリコン層４４：二酸化シ
リコン層 ４８：窒化シリコン層 ５２・二酸化シリコン層 ５６：ホトレジスト層 ６６：島状部 ７０：酸化物層 ７８：ホトレジスト層 ９０゜ ９４゜ ９６：ゲート酸化物層 ９８：ポリシリコン層 １０２：ホトレジスト層 １０４：単一層ポリシリコンフロ ティングゲ 一ト
ンジスタへ接続されている電気的消去可能フローティン
グゲートＭＯ５ＦＥＴ装置を示した概略図、第２図は本
発明に基づいて構成されたフローティングゲートＭＯＳ
トランジスタの概略断面斜視図、第３図乃至第１３図は
本発明に基づいてフローティングゲートＭＯＳトランジ
スタ及びバイポーラトランジスタを形成する各ステップ
を示した各概略断面図、である。 （符号の説明） １ ： ＥＥＰＲＯＭ ２：Ｐチャンネルフローティングゲ−１−ＭＯＳＦＥＴ ３：バイポーラトランジスタ ４：制御ゲート端子 ５：ソース端子 ６：ドレイン端子 ７：フローティングゲート １１：基板 ２０：埋め込み層 ４０：Ｎ−型エピタキシャルシリコン層４４：二酸化シ
リコン層 ４８：窒化シリコン層 ５２・二酸化シリコン層 ５６：ホトレジスト層 ６６：島状部 ７０：酸化物層 ７８：ホトレジスト層 ９０゜ ９４゜ ９６：ゲート酸化物層 ９８：ポリシリコン層 １０２：ホトレジスト層 １０４：単一層ポリシリコンフロ ティングゲ 一ト
Claims (1)
- 【特許請求の範囲】 １、フローティングゲート電気的消去可能ＭＯＳトラン
ジスタにおいて、 一方の導電型を持った半導体物質から形成されているソ
ース領域、 前記ソース領域を形成する前記半導体物質と同一の導電
型を持った半導体物質から形成されているドレイン領域
、 前記ソース領域と前記ドレイン領域との間に配設されて
おり且つ前記ソース領域及びドレイン領域を形成する半
導体物質とは反対の導電型を持った半導体物質から形成
されているチャンネル領域、前記チャンネル領域から水
平方向に離隔されている第一ゲート領域、 前記第一ゲート領域から前記チャンネル領域へ電気的電
位を伝達するために前記第一ゲート領域と前記チャンネ
ル領域とを架橋する手段、 を有することを特徴とするトランジスタ。 ２、特許請求の範囲第１項において、前記架橋手段が、
前記第一ゲート領域及び前記チャンネル領域上方に設け
られた第一ポリシリコン層を有することを特徴とするト
ランジスタ。 ３、特許請求の範囲第２項において、更に、前記第一ポ
リシリコン層と前記第一ゲート領域と前記チャンネル領
域との間に設けられた二酸化シリコン層を有することを
特徴とするトランジスタ。 ４、特許請求の範囲第３項において、前記第一ゲート領
域が前記チャンネル領域と同一面であることを特徴とす
るトランジスタ。 ５、特許請求の範囲第４項において、前記二酸化シリコ
ン層が前記第一ポリシリコン層と、前記第一ゲート領域
と、前記チャンネル領域とにコンタクトしていることを
特徴とするトランジスタ。 ６、特許請求の範囲第５項において、前記第一ゲート領
域が、前記ソース領域及びドレイン領域を形成している
前記半導体物質と同一の導電型を持った半導体物質から
形成されていることを特徴とするトランジスタ。 ７、特許請求の範囲第６項において、更に、前記第一ゲ
ート領域に結合されており前記第一ゲート領域へ電気的
電位を付与する手段を有することを特徴とするトランジ
スタ。 ８、特許請求の範囲第７項において、前記電気的電位付
与手段が、前記第一ゲート領域とコンタクトする第二ポ
リシリコン層を有することを特徴とするトランジスタ。 ９、ベース端子とコレクタ端子とエミッタ端子とを持っ
たバイポーラトランジスタを有すると共にフローティン
グゲートＭＯＳトランジスタを有するＥＥＰＲＯＭセル
構成体において、前記フローティングゲートＭＯＳトラ
ンジスタが、一方の導電型を持った物質から形成されて
いるソース領域、 前記ソース領域を形成する半導体物質と同一の導電型を
持った半導体物質から形成されているドレイン領域、 前記ソース領域と前記ドレイン領域との間に設けられて
おり且つ前記ソース領域及びドレイン領域を形成する半
導体物質と反対の導電型を持った半導体物質から形成さ
れているチャンネル領域、前記チャンネル領域から水平
方向に離隔されている第一ゲート領域、 前記第一ゲート領域から前記チャンネル領域へ電気的電
位を伝達するために前記第一ゲート領域と前記チャンネ
ル領域とを架橋する手段、 を有しており、更に前記バイポーラトランジスタの前記
ベース端子を前記ＭＯＳトランジスタの前記ドレイン領
域へ結合する結合手段、を有していることを特徴とする
構成体。 １０、特許請求の範囲第９項において、前記架橋手段が
前記第一ゲート領域及び前記チャンネル領域上方に設け
られている第一ポリシリコン層を有していることを特徴
とする構成体。 １１、特許請求の範囲第１０項において、更に、前記第
一ポリシリコン層と前記第一ゲート領域と前記チャンネ
ル領域との間に設けられている二酸化シリコン層を有す
ることを特徴とする構成体。 １２、特許請求の範囲第１１項において、前記第一ゲー
ト領域が前記チャンネル領域と同一面であることを特徴
とする構成体。 １３、特許請求の範囲第１２項において、前記二酸化シ
リコン層が前記第一ポリシリコン層と、前記第一ゲート
領域と、前記チャンネル領域とにコンタクトしているこ
とを特徴とする構成体。 １４、特許請求の範囲第１３項において、前記第一ゲー
ト領域が前記ソース領域及びドレイン領域を形成してい
る半導体物質と同一の導電型を持った半導体物質から形
成されていることを特徴とする構成体。 １５、特許請求の範囲第１４項において、更に、前記第
一ゲート領域に結合されており前記第一ゲート領域へ電
気的電位を付与する手段を有していることを特徴とする
構成体。 １６、特許請求の範囲第１５項において、前記電気的電
位付与手段が前記第一ゲート領域にコンタクトする第二
ポリシリコン層を有していることを特徴とする構成体。 １７、一方の導電型を持った半導体物質から形成されて
いるソース領域及びドレイン領域を具備すると共に前記
ソース領域及びドレイン領域を形成する半導体物質の導
電型と反対の導電型を持った半導体物質から形成されて
いるチャンネル領域を具備するシリコン基板を有してお
り、前記チャンネル領域が前記ソース領域及びドレイン
領域の間で且つそれらの領域にコンタクトしているＭＯ
Ｓトランジスタであって、フローティングゲート電気的
消去可能ＭＯＳトランジスタを製造する方法において、 前記チャンネル領域から水平方向に離隔して前記基板内
に制御ゲート領域を形成し、 前記チャンネル領域及び制御ゲート領域上方に二酸化シ
リコン層を成長させ、 前記チャンネル領域及び制御ゲート領域上方に第一ポリ
シリコン層を付着させ 前記ポリシリコン層及び前記二酸化シリコン層をエッチ
ングして前記制御ゲート領域から前記チャンネル領域へ
延在する架橋を形成する、 上記各ステップを有することを特徴とする方法。 １８、特許請求の範囲第１７項において、更に、前記制
御ゲート領域を前記架橋で部分的に被覆するステップを
有することを特徴とする方法。 １９、特許請求の範囲第１８項において、更に、前記チ
ャンネル領域を前記架橋で完全に被覆するステップを有
することを特徴とする方法。 ２０、特許請求の範囲第１８項において、更に、前記制
御ゲート領域上方に第二ポリシリコン層を付着させるス
テップを有することを特徴とする方法。 ２１、特許請求の範囲第２０項において、更に、前記第
二ポリシリコン層をエッチングして前記架橋から離隔し
ており且つ前記制御ゲート領域とコンタクトするポリシ
リコンコンタクトを形成するステップを有することを特
徴とする方法。 ２２、特許請求の範囲第２１項において、前記第一ポリ
シリコン層付着ステップが、前記ソース領域と、ドレイ
ン領域と、チャンネル領域と、制御ゲート領域との上方
に第一ポリシリコン層を付着するステップを有すること
を特徴とする方法。 ２３、特許請求の範囲第２２項において、前記第二ポリ
シリコン層付着ステップが、前記ソース領域と、ドレイ
ン領域と、チャンネル領域と、制御ゲート領域との上方
に第二ポリシリコン層を付着するステップを有すること
を特徴とする方法。 ２４、特許請求の範囲第２１項において、前記第一ポリ
シリコン層付着ステップが、約５００Åの厚さへポリシ
リコンからなる第一層を付着し、且つ前記第一層上方に
約４５００Åの厚さへポリシリコンからなる第二層を付
着する、上記各ステップを有することを特徴とする方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22994088A | 1988-08-08 | 1988-08-08 | |
| US229940 | 1988-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209774A true JPH02209774A (ja) | 1990-08-21 |
| JP2963469B2 JP2963469B2 (ja) | 1999-10-18 |
Family
ID=22863311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20399189A Expired - Fee Related JP2963469B2 (ja) | 1988-08-08 | 1989-08-08 | フローテイングゲートｍｏｓトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0354457B1 (ja) |
| JP (1) | JP2963469B2 (ja) |
| CA (1) | CA1327646C (ja) |
| DE (1) | DE68916335T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302499A (ja) * | 1994-05-07 | 1995-11-14 | Samsung Electron Co Ltd | 電気的消去可能でプログラム可能なリードオンリメモリ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214666B1 (en) | 1998-12-18 | 2001-04-10 | Vantis Corporation | Method of forming a non-volatile memory device |
| US6232631B1 (en) | 1998-12-21 | 2001-05-15 | Vantis Corporation | Floating gate memory cell structure with programming mechanism outside the read path |
| US6282123B1 (en) | 1998-12-21 | 2001-08-28 | Lattice Semiconductor Corporation | Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell |
| US6294809B1 (en) | 1998-12-28 | 2001-09-25 | Vantis Corporation | Avalanche programmed floating gate memory cell structure with program element in polysilicon |
| US6215700B1 (en) | 1999-01-07 | 2001-04-10 | Vantis Corporation | PMOS avalanche programmed floating gate memory cell structure |
| US6326663B1 (en) * | 1999-03-26 | 2001-12-04 | Vantis Corporation | Avalanche injection EEPROM memory cell with P-type control gate |
| US6424000B1 (en) | 1999-05-11 | 2002-07-23 | Vantis Corporation | Floating gate memory apparatus and method for selected programming thereof |
| AU2003228833A1 (en) * | 2002-05-09 | 2003-11-11 | Impinj, Inc. | Pseudo-nonvolatile direct-tunneling floating-gate device |
| EP2747131B1 (en) | 2012-12-18 | 2015-07-01 | Nxp B.V. | Method of processing a silicon wafer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7500550A (nl) * | 1975-01-17 | 1976-07-20 | Philips Nv | Halfgeleider-geheugeninrichting. |
| US4035820A (en) * | 1975-12-29 | 1977-07-12 | Texas Instruments Incorporated | Adjustment of avalanche voltage in DIFMOS memory devices by control of impurity doping |
| DE2916884C3 (de) * | 1979-04-26 | 1981-12-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Programmierbare Halbleiterspeicherzelle |
| US4404577A (en) * | 1980-06-30 | 1983-09-13 | International Business Machines Corp. | Electrically alterable read only memory cell |
| US4398338A (en) * | 1980-12-24 | 1983-08-16 | Fairchild Camera & Instrument Corp. | Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques |
| KR970000652B1 (ko) * | 1988-06-30 | 1997-01-16 | 엘지반도체 주식회사 | 트랜치 분리를 이용한 eprom 셀 및 이의 제조방법 |
-
1989
- 1989-08-02 EP EP89114237A patent/EP0354457B1/en not_active Expired - Lifetime
- 1989-08-02 DE DE68916335T patent/DE68916335T2/de not_active Expired - Lifetime
- 1989-08-04 CA CA000607549A patent/CA1327646C/en not_active Expired - Lifetime
- 1989-08-08 JP JP20399189A patent/JP2963469B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302499A (ja) * | 1994-05-07 | 1995-11-14 | Samsung Electron Co Ltd | 電気的消去可能でプログラム可能なリードオンリメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0354457B1 (en) | 1994-06-22 |
| JP2963469B2 (ja) | 1999-10-18 |
| DE68916335D1 (de) | 1994-07-28 |
| EP0354457A2 (en) | 1990-02-14 |
| DE68916335T2 (de) | 1995-01-05 |
| CA1327646C (en) | 1994-03-08 |
| EP0354457A3 (en) | 1990-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4822750A (en) | MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide | |
| US5089433A (en) | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture | |
| US4701776A (en) | MOS floating gate memory cell and process for fabricating same | |
| US5045488A (en) | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device | |
| JP2555027B2 (ja) | 半導体記憶装置 | |
| EP0366423B1 (en) | Manufacturing method of semiconductor non-volatile memory device | |
| GB1594957A (en) | Process for fabricating an mos semiconductor circuit | |
| JPH06112501A (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| EP0160003B1 (en) | Mos floating gate memory cell and process for fabricating same | |
| JPS6033315B2 (ja) | 半導体装置 | |
| JPH0722525A (ja) | 不揮発性フローティングゲートメモリおよびその製造方法 | |
| JPH02209774A (ja) | フローテイングゲートｍｏｓトランジスタの製造方法 | |
| US6017796A (en) | Method of fabricating flash electrically-erasable and programmable read-only memory (EEPROM) device | |
| CA1147465A (en) | Floating gate injection field-effect transistor | |
| US5960274A (en) | Oxide formation process for manufacturing programmable logic device | |
| JPH02372A (ja) | 半導体装置 | |
| JP2544569B2 (ja) | 半導体記憶装置 | |
| JP2544570B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0521805A (ja) | 半導体装置の製造方法 | |
| JP2604863B2 (ja) | 半導体不揮発性メモリー素子の製造方法 | |
| JP3141520B2 (ja) | 不揮発性記憶素子の製造方法 | |
| US6197638B1 (en) | Oxide formation process for manufacturing programmable logic device | |
| JPH0722187B2 (ja) | 半導体装置の製造方法 | |
| JPH0642547B2 (ja) | 不揮発性半導体メモリおよびその製造方法 | |
| KR950003241B1 (ko) | 플래쉬 eeprom 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |