KR20220130261A - 강화된 플로팅 게이트 대 플로팅 게이트 용량성 커플링을 갖는 finfet 분할 게이트 비휘발성 메모리 셀 - Google Patents
강화된 플로팅 게이트 대 플로팅 게이트 용량성 커플링을 갖는 finfet 분할 게이트 비휘발성 메모리 셀 Download PDFInfo
- Publication number
- KR20220130261A KR20220130261A KR1020227031887A KR20227031887A KR20220130261A KR 20220130261 A KR20220130261 A KR 20220130261A KR 1020227031887 A KR1020227031887 A KR 1020227031887A KR 20227031887 A KR20227031887 A KR 20227031887A KR 20220130261 A KR20220130261 A KR 20220130261A
- Authority
- KR
- South Korea
- Prior art keywords
- fin
- logic
- gate
- floating gate
- source
- Prior art date
Links
- 238000007667 floating Methods 0.000 title claims abstract description 77
- 230000008878 coupling Effects 0.000 title description 17
- 238000010168 coupling process Methods 0.000 title description 17
- 238000005859 coupling reaction Methods 0.000 title description 17
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 26
- 239000004020 conductor Substances 0.000 claims description 25
- 239000000463 material Substances 0.000 abstract description 27
- 239000010410 layer Substances 0.000 description 108
- 229920002120 photoresistant polymer Polymers 0.000 description 42
- 150000004767 nitrides Chemical class 0.000 description 15
- 125000006850 spacer group Chemical group 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013528 artificial neural network Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H01L27/11521—
-
- H01L27/11529—
-
- H01L27/11551—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Abstract
반도체 기판의 상향으로 연장되는 핀 상에 형성되는 메모리 셀은 각각, 소스 영역과 드레인 영역(그 사이에 채널 영역을 가짐), 채널 영역을 따라 연장되고 핀 주위를 둘러싸는 플로팅 게이트, 채널 영역을 따라 연장되고 핀 주위를 둘러싸는 워드 라인 게이트, 플로팅 게이트 위의 제어 게이트, 및 소스 영역 위의 소거 게이트를 포함한다. 제어 게이트는 재료의 연속적인 전도성 스트립이다. 제1 핀과 제2 핀은 제1 거리만큼 이격된다. 제3 핀과 제4 핀은 제2 거리만큼 이격된다. 제2 핀과 제3 핀은 제1 거리 및 제2 거리보다 더 큰 제3 거리만큼 이격된다. 연속적인 스트립은, 제2 핀과 제3 핀 사이에 배치되는 부분을 포함하지만, 연속적인 스트립의 어떠한 부분도 제1 핀과 제2 핀 사이 또는 제3 핀과 제4 핀 사이에 배치되지 않는다.
Description
관련 출원
본 출원은 2020년 3월 24일자로 출원된 미국 가출원 제62/994,187호 및 2020년 10월 13일자로 출원된 미국 특허 출원 제17/069,563호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 플래시 메모리 셀에 관한 것으로, 보다 구체적으로는, FinFET 디바이스로서 형성되는 분할 게이트 메모리 셀에 관한 것이다.
플로팅 게이트, 선택 게이트, 제어 게이트, 및 소거 게이트를 갖는 분할 게이트 비휘발성 플래시 메모리 셀이 본 기술 분야에 주지되어 있다. 예를 들어, 본원에 인용되어 포함된 미국 특허 제6,747,310호 및 제7,868,375호를 참조한다. 또한, FinFET 구조를 갖는 이러한 분할 게이트 메모리 셀을 형성하는 것이 공지되어 있으며, 게이트는 기판의 반도체 재료의 핀 형상 부재 주위를 둘러싼다. 예를 들어, 본원에 인용되어 포함된 미국 특허 제10,468,428호를 참조한다.
도 1a는 반도체 기판(2)(예를 들어, 실리콘)의 핀 부분(2a) 상에 형성된 2개의 이러한 메모리 셀(1)의 단면을 도시한다. 소스 영역 및 드레인 영역(3, 4)은 핀(2a) 내에 형성되어, 그 사이에 핀의 채널 영역(5)을 정의한다. 플로팅 게이트(6)는 채널 영역(5)의 제1 부분 위에 배치되면서 그로부터 절연되고, 선택 게이트(7)는 채널 영역(5)의 제2 부분 위에 배치되면서 그로부터 절연되고, 제어 게이트(8)는 플로팅 게이트(6) 위에 배치되면서 그로부터 절연되고, 소거 게이트(9)는 소스 영역(3) 위에 배치되면서 그로부터 절연되고, 플로팅 게이트(6)의 가장자리 주위를 둘러싸는 노치부(notch)를 포함한다. 메모리 셀(1)은 핀(2a)을 따라 끝에서 끝까지 형성되며, 인접한 메모리 셀의 쌍은 공통 소스 영역(3)을 공유할 수 있고, 인접한 메모리 셀 쌍은 공통 드레인 영역(4)을 공유할 수 있다. 채널 영역(5)이, 핀(2a)의 상면 및 대향 측면을 포함하도록, 게이트는 핀(2a) 주위를 둘러싼다. 예를 들어, 도 1b는, 3개의 인접한 핀(2a) 상에 형성된 3개의 메모리 셀의 부분을 도시하는, 도 1a의 선 a-a를 따른 단면도이다. 플로팅 게이트(6)는 각각의 핀(2a) 주위를 둘러싸고, 제어 게이트(8)는 각각의 플로팅 게이트(6) 주위를 둘러싼다. 제어 게이트(8)는, 다수의 핀(2a)을 가로질러 연장되는 연속적인 제어 게이트 라인으로서 형성된다.
메모리 셀(1)을 소거하기 위해(즉, 그의 플로팅 게이트(6)로부터 전자를 제거하기 위해), 소거 게이트(9)에 높은 양의(positive) 전압이 인가되며, 이는 플로팅 게이트(6) 상의 전자가 절연체를 통해 플로팅 게이트(6)로부터 소거 게이트(9)로 터널링하게 한다. 메모리 셀(1)을 프로그래밍하기 위해(즉, 그의 플로팅 게이트(6) 상에 전자를 주입하기 위해), 양의 전압이 선택 게이트(7), 제어 게이트(8), 및 소스 영역(3) 내에 배치되며, 이에 의해, 채널 영역(5)을 통해 드레인 영역(4)으로부터 소스 영역(3)으로 흐르는 전자는 가속되고, 절연체를 통해 채널 영역(5)으로부터 플로팅 게이트(6)에 주입된다(즉, 뜨거운 전자 주입). 메모리 셀을 판독하기 위해, 양의 전압이 선택 게이트(7), 제어 게이트(8), 및 드레인 영역(4)에 인가된다. 플로팅 게이트(6)가 소거되면(음전하 없음), 전자는, 소거된 상태로서 감지되는 채널 영역(5)을 통해 흐를 것이다. 플로팅 게이트(6)가 전자로 프로그래밍되면, 플로팅 게이트(6) 상의 음전하는, 프로그래밍된 상태로서 감지되는 채널 영역(5)을 통한 전자 흐름을 감소시키거나 방지할 것이다.
상이한 핀(2a) 상의 인접한 플로팅 게이트(6) 사이의 용량성 커플링은 메모리 셀 작동에 악영향을 미칠 수 있다. 종래의 디바이스에서, 인접한 핀 상의 플로팅 게이트(6) 사이의 바람직하지 않은 용량성 커플링은 2개의 방식으로 회피된다. 첫 번째, 용량성 커플링을 억제하기 위해, 인접한 플로팅 게이트(6) 사이에 충분한 공간이 존재하도록, 핀(2a)이 충분히 멀리 이격된다. 두 번째, 도 1b에 도시된 바와 같이, 임의의 가능성 있는 플로팅 게이트 대 플로팅 게이트 용량성 커플링을 추가적으로 억제하기 위해, 제어 게이트(8)가 아래로 그리고 인접한 플로팅 게이트(6) 중간에서 연장된다.
메모리 디바이스는 상향으로 연장되는 복수의 핀을 갖는 상부 표면을 갖는 반도체 기판(핀 각각은, 상면에서 종단되는 대향 측면을 포함함)을 포함하며, 복수의 핀 각각은, 복수의 핀 각각 상에 형성되는 메모리 셀을 포함하고, 메모리 셀은, 핀 내의 이격된 소스 영역과 드레인 영역(소스 영역과 드레인 영역 사이에서 핀의 상면 및 대향 측면을 따라 핀의 채널 영역이 연장됨), 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트(플로팅 게이트가 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 플로팅 게이트는 핀 주위를 둘러쌈), 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트(워드 라인 게이트가 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 워드 라인 게이트는 핀 주위를 둘러쌈), 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및 소스 영역 위에 배치되고 그로부터 절연되는 소거 게이트를 포함한다. 제어 게이트는 전도성 재료의 제1 연속적인 스트립이다. 복수의 핀 중 제1 핀, 제2 핀, 제3 핀, 및 제4 핀은, 제1 방향에 평행한 길이를 각각 갖는다. 제1 핀과 제2 핀은 서로 인접하고 제1 거리만큼 이격된다. 제3 핀과 제4 핀은 서로 인접하고 제2 거리만큼 이격된다. 제2 핀과 제3 핀은 서로 인접하고 제3 거리만큼 이격된다. 전도성 재료의 제1 연속적인 스트립은, 제2 핀과 제3 핀 사이에 배치되는 부분을 포함하지만, 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 제1 핀과 제2 핀 사이에 배치되지 않고, 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 제3 핀과 제4 핀 사이에 배치되지 않는다.
메모리 디바이스를 형성하는 방법으로서, 반도체 기판의 상부 표면으로부터 상향으로 연장되는 복수의 핀을 형성하는 단계(핀 각각은, 상면에서 종단되는 대향 측면을 포함함), 및 복수의 핀 각각 상에 메모리 셀을 형성하는 단계를 포함하며, 핀 중 하나의 핀 상에 메모리 셀 각각을 형성하는 단계는, 핀 내의 이격된 소스 영역과 드레인 영역을 형성하는 단계(소스 영역과 드레인 영역 사이에서 핀의 상면 및 대향 측면을 따라 핀의 채널 영역이 연장됨), 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트를 형성하는 단계(플로팅 게이트가 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 플로팅 게이트는 핀 주위를 둘러쌈), 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트를 형성하는 단계(워드 라인 게이트가 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 워드 라인 게이트는 핀 주위를 둘러쌈), 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트를 형성하는 단계, 및 소스 영역 위에 배치되고 그로부터 절연되는 소거 게이트를 형성하는 단계를 포함한다. 제어 게이트는 전도성 재료의 제1 연속적인 스트립이다. 복수의 핀 중 제1 핀, 제2 핀, 제3 핀, 및 제4 핀은, 제1 방향에 평행한 길이를 각각 갖는다. 제1 핀과 제2 핀은 서로 인접하고 제1 거리만큼 이격된다. 제3 핀과 제4 핀은 서로 인접하고 제2 거리만큼 이격된다. 제2 핀과 제3 핀은 서로 인접하고 제3 거리만큼 이격된다. 전도성 재료의 제1 연속적인 스트립은, 제2 핀과 제3 핀 사이에 배치되는 부분을 포함하지만, 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 제1 핀과 제2 핀 사이에 배치되지 않고, 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 제3 핀과 제4 핀 사이에 배치되지 않는다.
본 발명의 다른 목적 및 특징이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 및 도 1b는 종래의 FinFET 메모리 셀의 측단면도이다.
도 2a 내지 도 2o는 본 발명의 메모리 셀을 형성하는 데 있어서의 단계를 도시하는 사시도이다.
도 3은 한 쌍의 메모리 셀의 측단면도이다.
도 4는 도 3에서의 선 도 4-도 4를 따라 취해진 반도체 기판의 메모리 셀 영역 내의 메모리 셀의 측단면도이다.
도 5는 도 3에서의 선 도 5-도 5를 따라 취해진 반도체 기판의 메모리 셀 영역 내의 메모리 셀의 측단면도이다.
도 6은 도 3에서의 선 도 6-도 6을 따라 취해진 반도체 기판의 메모리 셀 영역 내의 메모리 셀의 측단면도이다.
도 7 및 도 8은 반도체 기판의 로직 디바이스 영역 내의 로직 디바이스의 측단면도이다.
도 9는 2개의 인접한 핀 쌍(FPn)에 대한 플로팅 게이트 및 제어 게이트, 그리고 핀 대 핀 간격의 측단면도이다.
도 10a 내지 도 10c는 본 발명의 대안적인 실시예에 따른 메모리 셀을 형성하는 데 있어서의 단계를 도시하는 사시도이다.
도 11은 본 발명의 대안적인 실시예에 따른 메모리 셀의 레이아웃의 평면도이다.
도 2a 내지 도 2o는 본 발명의 메모리 셀을 형성하는 데 있어서의 단계를 도시하는 사시도이다.
도 3은 한 쌍의 메모리 셀의 측단면도이다.
도 4는 도 3에서의 선 도 4-도 4를 따라 취해진 반도체 기판의 메모리 셀 영역 내의 메모리 셀의 측단면도이다.
도 5는 도 3에서의 선 도 5-도 5를 따라 취해진 반도체 기판의 메모리 셀 영역 내의 메모리 셀의 측단면도이다.
도 6은 도 3에서의 선 도 6-도 6을 따라 취해진 반도체 기판의 메모리 셀 영역 내의 메모리 셀의 측단면도이다.
도 7 및 도 8은 반도체 기판의 로직 디바이스 영역 내의 로직 디바이스의 측단면도이다.
도 9는 2개의 인접한 핀 쌍(FPn)에 대한 플로팅 게이트 및 제어 게이트, 그리고 핀 대 핀 간격의 측단면도이다.
도 10a 내지 도 10c는 본 발명의 대안적인 실시예에 따른 메모리 셀을 형성하는 데 있어서의 단계를 도시하는 사시도이다.
도 11은 본 발명의 대안적인 실시예에 따른 메모리 셀의 레이아웃의 평면도이다.
플로팅 게이트 대 플로팅 게이트 용량성 커플링을 최소화하려는 종래 기술의 시도와는 대조적으로, 본 발명은, 전부는 아니지만 일부 인접한 플로팅 게이트 사이의 이러한 용량성 커플링을 실제로 강화시키기 위해 메모리 셀 어레이를 구성하며, 이는 메모리 셀을 프로그래밍할 때 미세 튜닝 메커니즘으로서 이용될 수 있다.
도 2a 내지 도 2o를 참조하면, 메모리 디바이스의 반도체 기판('기판'으로도 지칭됨)(10)의 메모리 셀 영역(MCA: memory cell area) 내에 FinFET 메모리 셀을 제조하는 공정에서의 단계의 사시 단면도가 도시되어 있다. 메모리 디바이스는 단지 메모리 셀 어레이를 포함할 수 있거나, 지원 회로부 및 로직 디바이스와 같은 추가적인 구성요소를 포함할 수 있다. 로직 디바이스는, 포함되는 경우, 유리하게는 기판(10)의 로직 디바이스 영역(LDA: logic device area) 내에 동시에 형성된다. 이 공정은 반도체 기판(10)의 상부 표면(11) 상에 이산화규소('산화물'로도 지칭됨) 층(12)을 형성함으로써 시작되며, 반도체 기판(10)은 P형 단결정 실리콘으로 형성될 수 있다. 산화물 층(12)은 증착 또는 열 산화(thermal oxidation)에 의해 형성될 수 있다. 그런 다음, 산화물 층(12)을 패터닝하기 위해 포토리소그래피 마스킹 공정이 사용된다(즉, 상기 층의 일부분을 선택적으로 제거하되 다른 부분은 제거하지 않음). 포토리소그래피 마스킹 공정은, 산화물 층(12) 상에 포토레지스트 재료(13)를 코팅하는 것을 포함하고, 뒤이어 로직 디바이스 영역(LDA) 내의 포토레지스트를 유지하면서 메모리 셀 영역(MCA)으로부터 포토레지스트 재료를 제거하기 위해 포토레지스트를 노광 및 현상한다. 그런 다음, 산화물 에치를 이용하여 메모리 셀 영역(MCA)으로부터 산화물 층(12)의 노출된 부분을 제거함으로써 기판(10)을 노출시킨다(포토레지스트(13)는 로직 디바이스 영역(LDA) 내에서 산화물 층(12)을 에치로로부터 보호함). 메모리 셀 영역(MCA) 내의 기판(10)의 노출된 상부 표면(11)을 리세스하기 위해 실리콘 에치가 이용된다. 산화물 층(12) 및 포토레지스트(13)는 이러한 실리콘 에치로로부터 로직 디바이스 영역(LDA)을 보호한다. 이에 따라 생성된 구조물이 도 2a에 도시되어 있으며, 이 구조물에서, 메모리 셀 영역(MCA) 내의 기판(10)의 상부 표면(11)은 리세스 양(R)만큼 로직 디바이스 영역(LDA) 내의 기판(10)의 상부 표면(11) 아래로 리세스된다.
포토레지스트가 제거된 후, 구조물 상에 산화물 층(14)이 형성된다. 산화물 층(14) 상에 실리콘 질화물("질화물") 층(16)이 형성된다. 질화물 층(16) 상에 절연 층(18)(예를 들어, 비정질 탄소)이 형성된다. 도 2b에 도시된 바와 같이, 포토레지스트(19)를 형성하고, 메모리 셀 영역(MCA) 및 로직 디바이스 영역(LDA) 내에서 포토레지스트(19)의 스트립을 선택적으로 제거하고, 아래에 놓이는 절연 층(18)의 노출된 부분을 제거하여, 아래에 놓이는 질화물 층(16)까지 아래로 연장되고 그를 노출시키는 트렌치(20)를 절연 층(18) 내에 형성함으로써, 절연 층(18)이 패터닝된다.
포토레지스트(19)가 제거된 후, 트렌치(20) 내에 산화물 스페이서(도시되지 않음)가 형성된다. 스페이서의 형성은 본 기술 분야에 공지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 뒤이어 이방성 에치 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면으로부터 제거되는 한편, 재료는 구조물의 (흔히, 둥근 상부 표면을 갖는) 수직 배향 표면 상에 크게 변형되지 않은 상태로 남아 있게 된다. 이 경우, 산화물 스페이서는 트렌치(20)의 측벽을 따라 형성된다. 산화물 스페이서의 부분(예를 들어, 로직 디바이스 영역(LDA) 내의 스페이서의 부분)이 노출되고 산화물 에치에 의해 제거될 수 있도록, 포토레지스트로 구조물을 덮은 후 포토레지스트를 부분적으로 제거함으로써, 트렌치(20) 내의 산화물 스페이서의 부분이 제거될 수 있다. 그런 다음, 질화물 에치를 이용하여 질화물 층(16)의 노출된 부분(즉, 남아있는 산화물 스페이서 아래의 질화물 층(16)의 부분을 제외한 모든 부분)을 제거한 후, 산화물 에치를 이용하여 산화물 층(14)의 노출된 부분 및 남아있는 산화물 스페이서를 제거한다. 그런 다음, 실리콘 에치를 이용하여 기판(10)의 노출된 표면 부분을 리세스하여, 도 2c에 도시된 바와 같이 메모리 셀 영역(MCA) 내의 기판(10)의 핀(10a) 및 로직 디바이스 영역(LDA) 내의 실리콘 기판의 핀(10b)(본원에서 '로직 핀(10b)'으로도 지칭됨)을 형성한다. 메모리 셀 영역(MCA) 내에서, 핀(10a) 은 서로 평행하고, 쌍(핀 쌍(FPn))으로 배열된다. 2개의 핀 쌍(FP1 및 FP2)이 도 2c에 도시되어 있지만, 메모리 셀 영역(MCA) 내에 형성된 다수의 이러한 핀 쌍(FPn)이 있음을 당업자는 이해할 것이다. 각각의 핀 쌍(FPn)에 대해, 그의 2개의 핀(10a)은 거리 D1만큼 서로 분리된다. 각각의 핀 쌍(FPn)은 인접한 핀 쌍(FPn)으로부터 거리 D2만큼 분리되며, 거리 D2는 거리 D1보다 더 크다.
구조물은 두꺼운 산화물 층(즉, STI 산화물)(24)으로 덮이고, 이는 이어서 (예를 들어, 화학적 기계적 연마(CMP: chemical mechanical polish)에 의해) 평탄화된다. 평탄화된 산화물 층(24) 위에 질화물 층(26)이 형성된다. 포토레지스트가 질화물 층(26) 위에 형성되고, 메모리 셀 영역(MCA)으로부터 제거된다. (포토레지스트가 제거된 후의) 도 2d에 도시된 바와 같이, 메모리 셀 영역(MCA) 내의 노출된 질화물 층(26/16) 및 산화물 층(14)을 제거하고, 메모리 셀 영역(MCA) 내의 핀(10a)의 상단 아래로 두꺼운 산화물 층(24)을 리세스하기 위해 에치가 이용된다. 구조물 상에 플로팅 게이트 산화물 층(28)이 형성된다. 제1 폴리실리콘 증착에 의해 산화물 층(28) 상에 플로팅 게이트 폴리실리콘("폴리") 층이 형성된다. 산화물 층(28)을 정지 층으로서 이용하여 폴리 층을 평탄화하기 위해 화학적 기계적 연마가 이용되며, 이는 로직 디바이스 영역(LDA)으로부터 폴리 층을 제거한다. 폴리 에치 백(poly etch back)을 이용하여 메모리 셀 영역(MCA) 내의 폴리 층을 리세스한다. 그런 다음, 폴리 층이 패터닝되어(포토레지스트 형성, 노광, 및 부분적 제거 후 폴리 에치가 수행됨), (포토레지스트가 제거된 후의) 도 2e에 도시된 바와 같이 폴리 층의 스트립(30)이 남겨지며, 각각의 스트립은 메모리 셀 영역(MCA) 내의 핀(10a) 중 하나의 상단 및 측벽을 따라 연장된다.
구조물 위에 절연 층(32)(예를 들어, 산화물, 질화물, 산화물 서브층을 포함하는 ONO)이 형성된다. 구조물 상에 완충 산화물 층(34)이 형성되고, 뒤이어 산화물 에치 백이 수행되며, 이는 핀(10a) 사이의 공간을 완충 산화물 층(34)으로 채운다. 포토레지스트(35)가 구조물 위에 형성되고, 부분적으로 제거되어, 핀 쌍(FPn)를 덮는 포토레지스트(35)의 스트립을 남기지만, 인접한 핀 쌍(FPn) 사이의 영역을 노출시킨다. 그런 다음, 도 2f에 도시된 바와 같이, 핀 쌍(FPn) 사이의 완충 산화물 층(34)의 노출된 부분을 제거(즉, 폴리 스트립(30) 사이의 완충 산화물 층(34)의 노출된 부분을 제거)하기 위해 산화물 에치가 이용된다. 각각의 핀 쌍(FPn)에 대해, 완충 산화물 층(34)은 핀 쌍(FPn)의 2개의 폴리 스트립(30) 사이에 유지된다.
포토레지스트(35)가 제거된 후, 구조물 상에 폴리 층이 형성된다. 포토레지스트(37)가 구조물 위에 형성되고, 부분적으로 제거되어, 핀 쌍(FPn)을 가로질러 연장되는 포토레지스트(37)의 스트립을 남긴다(즉, 포토레지스트(37)의 스트립은 핀 쌍(FPn)의 길이에 직교하게 길이 방향으로 연장됨). 도 2g에 도시된 바와 같이, 포토레지스트(37)의 스트립 사이에서 폴리 층, 절연 층(32), 및 폴리 스트립(30)의 노출된 부분을 제거하기 위해 에치가 수행된다. 폴리 층의 스트립(36)이 남고, 각각 핀 쌍(FPn) 사이에서 아래로 연장되지만, 각각의 핀 쌍(FPn)의 핀(10a) 사이에서 아래로 연장되지는 않는다(즉, 산화물(34)은, 폴리 스트립(36)이 각각의 핀 쌍(FPn)의 핀(10a) 사이에서 아래로 연장되는 것을 방지함). 구별되는 폴리 블록(30a)(폴리 스트립(30)의 남아 있는 부분)이 남고, 각각의 폴리 블록(30a)은 폴리 스트립(36) 중 하나 아래에 배치된다.
그런 다음, 산화물 증착 및 이방성 에치에 의해 산화물 스페이서(38)가 형성되어, 폴리 스트립(36) 및 폴리 블록(30a)의 노출된 측벽을 덮는다. 도 2h에 도시된 바와 같이, 포토레지스트(39)가 구조물 위에 형성되고, 부분적으로 제거되어, 메모리 셀 영역(MCA)의 부분(즉, 인접한 폴리 스트립(36) 사이의 영역)을 노출시킨다. 인접한 폴리 스트립(36) 사이의 핀(10a) 내에 소스 영역(40)(도 3에서 가장 잘 볼 수 있음)을 형성하기 위해 주입 공정이 수행된다. 폴리 스트립(36) 및 폴리 블록(30a)의 노출된 측벽(즉, 인접한 폴리 스트립(36)에 대해 서로 마주보는 측벽) 상의 산화물 스페이서(38)를 제거하기 위해 등방성 산화물 에치가 이용된다. 포토레지스트(39)가 제거된 후, (예를 들어, 고온 산화(HTO: high temperature oxidation)에 의해) 폴리 블록(30a)의 노출된 측벽 상에 산화물(터널 산화물) 층(42)이 형성된다. 이 단계에서, 폴리 스트립(36)의 각각의 쌍에 대해, 그리고 동일한 핀(10a) 상의 아래의 인접한 폴리 블록(30a)에 대해, 서로 마주보는 측벽은 터널 산화물 층(42)에 의해 덮이고, 서로 마주보지 않는 측벽은 산화물 스페이서(38)에 의해 덮인다. 포토레지스트가 구조물 위에 형성되고, 부분적으로 제거되어, 메모리 셀 영역(MCA)의 부분을 노출시킨다(즉, 동일한 핀(10a) 상의 인접한 폴리 블록(30a)에 대해, 서로 마주보지 않는 측벽 주위의 영역이 노출되어, 산화물 스페이서(38)가 노출됨). 폴리 블록(30a)의 측벽 상의 산화물 스페이서(38)에 인접한 핀(10a)의 부분 내로 재료를 주입하기 위해 주입 공정이 수행된다. 핀(10a)의 이러한 주입된 영역은 최종적으로, 추후 형성되는 워드 라인 게이트의 아래에 배치될 것이다. 그런 다음, 산화물 에치를 이용하여, 방금 주입된 핀(10a)의 상면 부분 및 측면 부분으로부터 산화물을 제거하여 해당 부분을 노출시킨다. 포토레지스트가 제거된 후, 핀(10a)의 노출된 상면 및 측면 상에 산화물 층(44)(워드 라인 산화물)이 형성된다. 이에 따라 생성된 구조물이 도 2i에 도시되어 있다(도 3에 더 잘 도시된 소스 영역(40)은 제외됨).
포토레지스트가 구조물 위에 형성되고, 로직 디바이스 영역(LDA)으로부터 제거된다. 아래로 두꺼운 산화물 층(24)까지 산화물 층 및 질화물 층을 제거하고 두꺼운 산화물 층(24)을 리세스하기 위해 일련의 에치가 수행되어, 로직 디바이스 영역(LDA) 내에서 핀(10b)이 돌출되고 부분적으로 노출된다. 그런 다음, 로직 디바이스 영역(LDA) 내의 핀(10b)의 노출된 상면 및 측면을 덮도록 산화물 층(도시되지 않음)이 형성된다. 그런 다음, 제3 폴리 증착에 의해 구조물 위에 폴리 층(46)이 형성된다. 도 2j에 도시된 바와 같이, (메모리 셀 영역(MCA) 내의 폴리 스트립(36) 상의 산화물을 CMP 정지 층으로서 이용하여) CMP에 의해 폴리 층(46)이 평탄화된다.
포토레지스트가 구조물 상에 형성되고 메모리 셀 영역(MCA)으로부터 제거된다. 등방성 폴리 에치를 이용하여 메모리 셀 영역(MCA) 내의 폴리 층(46)을 리세스한다. 포토레지스트가 제거된 후, 포토레지스트가 구조물 위에 형성되고 선택적으로 제거되어, 메모리 셀 영역(MCA) 및 로직 디바이스 영역(LDA) 모두에서 핀(10a/10b)을 가로질러 연장되는 포토레지스트의 스트립이 남겨지게 한다. 폴리 에치를 이용하여 폴리 층(46)의 노출된 부분(포토레지스트의 스트립 아래의 부분을 제외함)을 제거한다. 포토레지스트가 제거된 후, 구조물 위에 절연 층(48)(바람직하게는 저유전율 재료, 즉, SiON과 같은 산화물의 유전 상수보다 더 낮은 유전 상수를 갖는 재료로 형성됨)이 형성된다. 이에 따라 생성된 구조물이 도 2k에 도시되어 있다. 메모리 셀 영역(MCA)에서, 폴리 층(46)의 스트립(46a/46b)이 남아 있고, 그 각각은 핀(10a)을 가로질러 연장되고 폴리 블록(30a)(도 2g 참조) 및 폴리 스트립(36)에 측방향으로 인접하다(즉, 폴리 블록(30a) 및 폴리 스트립(36)은 폴리 스트립(46a 및 46b) 사이에 위치함). 로직 디바이스 영역(LDA)에서, 폴리 층(46)의 폴리 스트립(46c)이 남아 있고(층(48)의 부분 아래에 배치됨, 도 2k에서 화살표로 표시됨), 그 각각은 핀(10b)을 가로질러 연장된다(단순화를 위해 한 세트의 핀(10b) 및 하나의 스트립(46c)만이 도시됨).
에치가 수행되어, 구조물의 수직 표면 상에 절연 층(48)의 스페이서를 남긴다. 등방성 에치를 이용하여 로직 디바이스 영역(LDA) 내의 폴리 스트립(46c)에 인접한 핀(10b)을 노출시킨다. 구조물 위에 하드 마스크 층(50)(예를 들어, SiCN)이 형성된다. 포토레지스트가 구조물 상에 형성되고 패터닝되어, 메모리 셀 영역(MCA) 내의 인접한 폴리 스트립(46a) 사이 및 인접한 폴리 스트립(46b) 사이의 하드 마스크 층(50)의 부분, 및 로직 디바이스 영역(LDA) 내의 폴리 스트립(46c)에 인접한 하드 마스크 층(50)의 부분을 선택적으로 노출시킨다. 에치를 이용하여 메모리 셀 영역(MCA) 내의 하드 마스크 층(50) 및 산화물 층(44)의 노출된 부분을 제거하여, 인접한 폴리 스트립(46a) 사이 및 인접한 폴리 스트립(46b) 사이의 핀(10a)의 부분을 노출시킨다. 이러한 에치는 또한 로직 디바이스 영역(LDA) 내의 폴리 스트립(46c)의 양측의 핀(10b) 상의 하드 마스크 층(50) 및 산화물(앞에서 도시되지 않음)의 노출된 부분을 제거한다. 그런 다음, 메모리 셀 영역(MCA) 내의 핀(10a)의 노출된 부분 내로 주입이 수행되어 그 안에 드레인 영역(52)을 형성한다(또한 소스 영역(40)을 강화시킴). 이러한 주입은 또한 로직 영역(LDA) 내의 폴리 스트립(46c)의 대향 측 상의 핀(10b) 내에 소스 영역 및 드레인 영역(40L 및 52L)을 형성한다. 포토레지스트가 제거된 후, 메모리 셀 영역(MCA) 내의 핀(10a)의 노출된 소스 영역 및 드레인 영역(40/52) 상에, 그리고 로직 디바이스 영역(LDA) 내의 핀(10b)의 노출된 소스 영역 및 드레인 영역(40L/52L) 상에 에피택셜 층(54)이 성장된다. 에피택셜 층(54)은 (더 용이한 접촉 형성 및 신뢰성을 위해) 소스/드레인 영역의 크기를 확장시키고, 더 양호한 전도를 위해 핀(10a/10b)에서의 캐리어 이동도를 증가시킨다. 이에 따라 생성된 구조물이 도 2l에 도시되어 있다(도 3에 더 잘 도시된 소스/드레인 영역(40/52), 및 도 7에 더 잘 도시된 소스/드레인 영역(40L/52L)은 제외됨).
그런 다음, 하드 마스크 층(50)의 나머지 부분은 에치에 의해 제거된다. 그런 다음, 구조물은 질화물 층(56)에 의해 덮인다. 두꺼운 산화물 층(58)이 구조물 위에 형성되고, CMP에 의해 평탄화된다. 포토레지스트(59)가 구조물 위에 형성되고 로직 디바이스 영역(LDA)으로부터 선택적으로 제거된다. 산화물 에치를 이용하여 폴리 스트립(46c)을 노출시킨다. 그런 다음, 도 2m에 도시된 바와 같이, 폴리 에치를 이용하여 로직 디바이스 영역(LDA)으로부터 폴리 스트립(46c)을 제거한다. 산화물 에치를 이용하여, 이전에 폴리 스트립(46c) 아래에 있었던 핀(10b) 상의 산화물을 제거하여, 로직 디바이스 영역(LDA) 내의 핀(10b)의 부분을 노출시킨다. 그런 다음, 로직 디바이스 영역(LDA) 내의 노출된 핀(10b)을 덮는 산화물 층(60)이 형성된다. 고유전율 재료 층(62)(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료와 같은 산화물보다 큰 유전 상수 K를 가짐)이 구조물 상에(즉, 산화물 층(60) 상에) 형성된다. 그런 다음, 구조물 상에 하나 이상의 금속 층이 형성된다. 예를 들어, 구조물 상에 TiN 층(64)이 형성되고, 뒤이어 텅스텐(66)의 두꺼운 층이 형성되고, 뒤이어 로직 디바이스 영역(LDA) 내의 고유전율 층(62)을 정지 층으로서 이용하는 CMP가 수행된다(이는, 폴리 스트립(46c)이 위치되었던 TiN 층(64) 및 텅스텐(66)의 스트립을 제외하고, 구조물 상의 TiN 층(64) 및 텅스텐(66)을 제거함). 이에 따라 생성된 구조물이 도 2n에 도시되어 있으며(도 7 및 도 8에 더 잘 도시된 산화물 층(60) 및 고유전율 재료 층(62)은 제외됨), 로직 디바이스 영역(LDA) 내의 TiN 층(64) 및 텅스텐(66)의 스트립은 핀(10b)을 가로질러 연장된다(이는, 이전에 제거된 더미 폴리 스트립(46c)을 유효하게 대체함).
질화물 층(68)이 구조물 위에 형성되고, 산화물 층(70)이 질화물 층(68) 상에 형성된다. 포토레지스트가 구조물 위에 형성되고 패터닝되어, 메모리 셀 영역(MCA) 내의 폴리 스트립(46b) 위의 산화물 층(70)의 부분을 노출시킨다. 에치가 수행되어 폴리 스트립(46b) 위의 산화물 층(70), 질화물 층(68), 및 두꺼운 산화물 층(58)의 부분을 제거하고, 폴리 스트립(46b)의 상단을 노출시킨다. 포토레지스트가 제거된 후, 살리사이드(72)가 Ti/Pt 증착 및 어닐링에 의해 폴리 스트립(46b)의 상면 상에 형성된다. 필요한 경우, 임의의 과도한 Ti가 Ti 에치에 의해 제거된다. 살리사이드(72) 위의 영역을 채우도록 산화물이 증착된다. 포토레지스트가 구조물 위에 형성되고 패터닝되어, 메모리 셀 영역(MCA) 내의 소스/드레인 영역(40/52) 위에 수직으로 위치하고 로직 디바이스 영역(LDA) 내의 소스/드레인 영역(40L/52L) 위에 수직으로 위치하는 포토레지스트의 부분을 제거한다. 그런 다음, 일련의 에치에 의해 포토레지스트가 제거된 곳에 콘택 홀이 형성되며, 이는 각각의 소스 영역 또는 드레인 영역까지 아래로 연장되고 이들 영역을 노출시킨다. 구체적으로, 메모리 셀 영역(MCA) 내의 콘택 홀은 각각 드레인 영역(52) 중 하나까지 아래로 연장되어 그를 노출시키고, 메모리 셀 영역(MCA) 내의 콘택 홀은 소스 영역(40)까지 아래로 연장되어 그를 노출시키고, 로직 디바이스 영역(LDA) 내의 콘택 홀은 소스 영역(40L)까지 아래로 연장되어 그를 노출시키고, 로직 디바이스 영역(LDA) 내의 콘택 홀은 드레인 영역(52L)까지 아래로 연장되어 그를 노출시킨다. 구조물 상에 TiN이 증착되고, TiN 층 상에 텅스텐의 층이 증착된다. 콘택 홀 내에서를 제외하고 TiN 층 및 텅스텐 층을 제거하기 위해 CMP가 이용된다. 콘택 홀 내의 TiN 및 텅스텐은 콘택을 형성하며, 즉, 드레인 영역(52)까지 아래로 연장되고 그와 전기적으로 접촉하는 드레인 콘택(88), 소스 영역(40)까지 아래로 연장되고 그와 전기적으로 접촉하는 소스 콘택(90), 소스 영역(40L)까지 아래로 연장되고 그와 전기적으로 접촉하는 소스 콘택(92), 및 드레인 영역(52L)까지 아래로 연장되고 그와 전기적으로 접촉하는 드레인 콘택(94)을 형성한다. 최종 구조물이 도 2o에 도시되어 있다. 각각의 소스 및 드레인 콘택(88/90/92/94)을 추가적으로 연장시키고 라우팅하기 위해, 그리고 필요에 따라서 폴리 스트립(46a/46b)에 대한 다른 콘택을 형성하기 위해, 추가적인 콘택 처리가 수행될 수 있다.
도 3은 메모리 셀 영역(MCA) 내의 핀(10a) 중 하나 상에 형성된 메모리 셀(100)의 쌍을 도시하지만, 추가적인 메모리 셀 쌍이 각각의 핀(10a) 상에 끝에서 끝까지 형성된다는 것이 이해되어야 한다. 핀(10a)(및 로직 디바이스 영역(LDA) 내의 핀(10b)) 각각은, 상향으로 연장되고 상면(10e)에서 종단되는 대향 측면(10c 및 10d)의 쌍을 포함한다(도 4 참조). 각각의 메모리 셀(100)은 소스 영역(40) 및 드레인 영역(52)을 포함하며, 이들 영역은 그 사이에 반도체 기판의 채널 영역(96)을 정의한다. 채널 영역(96)은 소스 영역과 드레인 영역(40/52) 사이에서 핀(10a)의 측면(10c/10d) 및 상면(10e)을 따라 연장된다. 도 4에 가장 잘 도시된 바와 같이, 폴리 블록(30a)은, 채널 영역(96)의 제1 부분의 전도성을 제어하기 위한, 측면(10c/10d) 및 상면(10e) 주위를 둘러싸고 그로부터 절연되는 플로팅 게이트이다(즉, 플로팅 게이트(30a)는 핀(10a)의 측면(10c/10d) 및 상면(10e)을 따라 연장되고 그로부터 절연됨). 도 5에 가장 잘 도시된 바와 같이, 워드 라인 게이트(46wl)는, 채널 영역(96)의 제2 부분의 전도성을 제어하기 위한, 핀(10a)의 측면(10c/10d) 및 상면(10e) 주위를 둘러싸고 그로부터 절연되는 폴리 스트립(46b)의 부분이다(즉, 워드 라인 게이트(46wl)는 핀(10a)의 측면(10c/10d) 및 상면(10e)을 따라 연장되고 그로부터 절연됨). 워드 라인 게이트(46wl) 상의 규화물(72)은 전도성을 증가시킨다. 도 6에 가장 잘 도시된 바와 같이, 소거 게이트(46eg)는, 핀(10a)의 소스 영역(40) 주위를 둘러싸고 그로부터 절연되는 폴리 스트립(46a)의 부분이다(즉, 소거 게이트(46eg)는 핀(10a)의 측면(10c/10d) 및 상면(10e)을 따라 연장되고 그로부터 절연됨). 제어 게이트(36cg)는, 플로팅 게이트(30a) 위에 배치되고 그로부터 절연되는 폴리 스트립(36)의 부분(즉, 전도성 재료의 제1 연속적인 스트립)이다. (아래로 연장되고 각각의 에피택셜 층 부분(54)과 접촉하는) 드레인 콘택(88) 및 소스 콘택(90)이 도 3에 추가적으로 도시되어 있다.
도 7은 로직 디바이스 영역(LDA) 내의 로직 핀(10b) 중 하나 상에 형성된 로직 디바이스(102)를 도시하며, 이는 그 사이에 반도체 기판의 로직 채널 영역(98)을 정의하는 로직 소스 영역(40L) 및 로직 드레인 영역(52L)을 포함한다. 로직 채널 영역(98)은 로직 소스 영역과 로직 드레인 영역(40L/52L) 사이에서 핀(10b)의 측면(10c/10d) 및 상면(10e)을 따라 연장된다(도 8에 가장 잘 도시되어 있음). 도 8에 가장 잘 도시된 바와 같이, 로직 게이트(104)는 (집합적으로), 로직 채널 영역(98)의 전도성을 제어하기 위한, 로직 핀(10b)의 측면(10c/10d) 및 상면(10e) 주위를 둘러싸는(그리고 산화물 층(60) 및 고유전율 재료 층(62)에 의해 그로부터 절연되는) TiN 층(64) 및 텅스텐 층(66)의 부분이다. 바람직하게는, 다수의 로직 디바이스(102)가 병렬로 작동된다. 구체적으로, 도 7 및 도 8에 도시된 바와 같이, 8개의 인접한 핀(10b) 상에 8개의 로직 디바이스(102)가 병렬로 접속된다(즉, 8개의 로직 디바이스에 대한 로직 게이트(104)가 전도성 재료의 연속적인 스트립(즉, 전도성 재료의 제2 연속적인 스트립)으로서, 즉, TiN 층(64) 및 텅스텐 층(66)으로서 형성되며, 단일 소스 콘택(92)(아래로 연장되어 각각의 에피택셜 층 부분(54)과 접촉함)이 8개의 로직 디바이스(102)의 8개의 로직 소스 영역(40L)에 접속되고, 단일 드레인 콘택(94)(아래로 연장되어 각각의 에피택셜 층 부분(54)과 접촉함)이 8개의 로직 디바이스(102)의 8개의 로직 드레인 영역(52L)에 접속됨). 하나의 단일 로직 핀(10b) 상에만 형성되는 단일 로직 디바이스(102)에 의해 공급될 작동 전류의 8배를 제공하기 위해 8개의 로직 디바이스는 병렬로 동시에 작동된다. 그러나, 로직 디바이스(들)로부터 필요한 작동 전류에 의존하여, 병렬로 함께 작동되는 로직 디바이스(102)의 수는 임의의 수(2 이상)일 수 있고/있거나, 개별 로직 디바이스(102)가 따로따로 개별적으로 작동될 수 있다. 또한, 로직 핀(10b) 중 하나 상의 로직 디바이스(102)의 총 수, 로직 핀(10b)의 총 수, 및 로직 디바이스 영역(LDA) 내의 로직 디바이스(102)의 총 수는 달라질 수 있다. "로직" 핀, "로직" 소스 영역, "로직" 드레인 영역, "로직" 채널 영역에 대한 언급은, 제한 없이, 단지 이들 요소가 로직 디바이스 영역(LDA) 내에 있으며 메모리 셀 영역(MCA) 내의 유사한 요소와는 상이하다는 것을 의미한다.
도 9는 메모리 셀 영역(MCA) 내의 메모리 셀에 대한 핀 간격 및 제어 게이트 구성을 도시한다. 핀(10a)은 서로 평행하다(즉, 열(column) 방향과 같은 제1 방향에 평행한 길이를 각각 가짐). 각각의 핀 쌍(FPn)에 대해, 2개의 핀(10a)은 서로 인접하고(즉, 그 사이에 개재되는 핀이 없음), 거리 D1만큼 서로 이격된다. 그러나, 하나의 핀 쌍(FPn)으로부터 인접한 핀 쌍(FPn)까지의 핀의 간격은 거리 D1보다 더 큰 거리 D2이다. 구체적으로, 도 9는, 거리 D1(즉, 제1 거리)만큼 분리된 핀 쌍(FP1)의 제1 핀과 제2 핀(10a)(좌측으로부터 우측으로), 및 거리 D1(즉, 제2 거리)만큼 분리된 핀 쌍(FP2)의 제3 핀과 제4 핀(10a)(좌측으로부터 우측으로)을 예시하며, 제1 거리와 제2 거리는 서로 동일하다. 제2 핀과 제3 핀은 제1 거리 D1 및 제2 거리 D1보다 더 큰 거리 D2(즉, 제3 거리)만큼 분리된다. 또한, 폴리 스트립(36)은, 2개의 인접한 핀 쌍(FPn)의 플로팅 게이트(30a) 사이에서 아래로 연장되고 배치되는 부분(36a)을 갖지만, 이러한 부분은, 동일한 핀 쌍(FPn)의 핀(10a) 사이에서 아래로 연장되거나 배치되지 않는다. 이는, 임의의 하나의 핀 쌍(FPn)에 대한 2개의 플로팅 게이트(30a)는 더 가깝게 함께 이격되고 그 사이에 임의의 제어 게이트 부분(36a)을 갖지 않으며, 2개의 인접한 핀 쌍(FPn)의 임의의 2개의 플로팅 게이트(30a)는 더 멀리 이격되고 그 사이에 폴리 스트립 부분(36a)을 갖는다는 것을 의미한다. 이러한 구성은, 더 가까운 근접성 및 폴리 스트립(36)의 부분이 그 사이에 배치되지 않음으로 인해, 동일한 핀 쌍(FPn)의 2개의 플로팅 게이트(30a) 사이의 용량성 커플링의 강화를 초래하고, 더 적은 근접성 및 폴리 스트립(36)의 부분(36a)이 그 사이에 배치됨으로 인해, 상이하지만 인접한 핀 쌍(FPn)의 플로팅 게이트(30a) 사이의 용량성 커플링의 최소화를 초래한다.
동일한 핀 쌍(FPn)을 갖는 플로팅 게이트 사이의 용량성 커플링은 프로그래밍을 미세 튜닝하기 위해 사용될 수 있다. 예를 들어, 도 9에서의 핀 쌍(FP1)의(즉, 프로그래밍되는 메모리 셀(100p) 내의) 좌측 플로팅 게이트(30a)의 프로그래밍 시, 프로그래밍 작동의 대부분을 구현하기 위해 제어 게이트(36cg)가 이용될 수 있다. 그 후, 핀 쌍(FP2) 내의 플로팅 게이트(30a)의 프로그래밍 상태 또는 작동을 방해하지 않으면서, 핀 쌍(FP1)(프로그래밍되는 메모리 셀(100p))의 좌측 플로팅 게이트(30a)의 프로그래밍을 미세 튜닝하기 위해 핀 쌍(FP1)의(즉, 튜닝하는 메모리 셀(100t) 내의) 우측 플로팅 게이트(30a)로부터의 용량성 커플링이 이용될 수 있다. 이러한 유형의 프로그램 미세 튜닝에 대해 많은 가능성 있는 응용예가 존재한다. 구체적으로, 인공 신경망에 대한 가중치를 저장하기 위해 메모리 셀을 이용할 때는 튜닝 정확도가 중요하다. 종래의 메모리 프로그래밍/소거 방법을 사용하는 가중치 튜닝에 대해 단일 기본 전하보다 더 나은 정밀도는 어렵거나 가능하지 않다. 진보된 기술 노드에서의 메모리 셀 기하학적 구조의 스케일링은 각각의 기본 전하의 증가된 효과로 인해 튜닝 정확도를 크게 감소시킨다.
플로팅 게이트 대 플로팅 게이트 용량성 커플링을 미세 튜닝 프로그램 메커니즘으로서 사용하는 것은 가중치 프로그램 정확도를 개선할 수 있다. 용량성 커플링은 가중된 전하 저장 요소(즉, 플로팅 게이트)의 단일 기본 전하로 제한되지 않는다. 인접한 메모리 셀(즉, 튜닝하는 메모리 셀(100t))로부터 프로그래밍되고 있는 메모리 셀(즉, 프로그래밍되는 메모리 셀(100p))로의 용량성 커플링은 프로그래밍되는 메모리 셀 상에 이산적인 전위 변화를 초래할 필요가 없다. 프로그래밍되는 메모리 셀의 프로그래밍을 미세 튜닝하기 위해 인접한 플로팅 게이트로부터의 용량성 커플링을 이용하는 것은, 메모리 셀 프로그래밍 튜닝의 훨씬 더 미세한 분해능을 가능하게 한다. 인접한 튜닝하는 메모리 셀로부터 전달 또는 제거되는 기본 전하는, 두 메모리 셀 사이의 용량성 커플링에 비례하여, 프로그래밍되는 메모리 셀의 프로그래밍 값을 변화시킬 것이다. 프로그래밍되는 메모리 셀에 대한 변화는 기본 전하의 변화보다 훨씬 더 작을 것이다. 따라서, 프로그래밍 튜닝의 분해능, 그리고 따라서 최종 정확도는, 인접한 튜닝하는 메모리 셀로의 플로팅 게이트 전압 커플링 및/또는 전하 전달 속도에 대한 공정 조정을 이용하여 원하는 레벨로 조정될 수 있다.
도 10a 내지 도 10c 및 도 11은, 메모리 셀 소스 영역이, 행(row) 방향으로 연장되는 핀을 따르는 연속적인 소스 라인으로서 형성되는 대안적인 실시예를 예시한다. 트렌치(20)에 직교하고 그를 가로질러 연장되는 추가적인 트렌치가 형성된다는 점을 제외하면, 공정은, 도 2b에 도시된 바와 같은 동일한 구조물로 시작된다. 그런 다음, 도 10a에 예시된 바와 같이, 도 2c와 관련하여 전술한 단계를 수행한 후, 메모리 셀 영역(MCA) 내의 핀(10a)에 직교하게 연장되는 추가적인 소스 핀(10f)이 형성된다. 도 2d와 관련하여 전술한 단계를 수행한 후, 이에 따라 생성된 구조물이 도 10b에 도시되어 있으며, 소스 핀(10f)은 직교 방식으로 핀(10)과 교차한다. 도 2e와 관련하여 전술한 단계를 수행한 후, 이에 따라 생성된 구조물이 도 10c에 도시되어 있으며, 폴리 스트립(30)과 같은 후속적으로 형성되는 요소는 유사한 방식으로 형성되지만 소스 핀(10f) 위를 횡단한다. 메모리 셀(100) 및 로직 디바이스(102)의 형성을 완료하기 위해 도 2f 내지 도 2o와 관련하여 전술한 나머지 단계가 수행된다. 이 대안적인 실시예에서의 메모리 셀(100)의 최종 레이아웃이 도 11에 도시되어 있으며, 연속적인 소스 라인(40a)이 소스 핀(10f)을 따라 연장되고, 각 메모리 셀에 대한 소스 영역(40)은 핀(10a)과 소스 핀(10f)의 교차점에서 핀(10a) 내에 형성된다는 점을 제외하면, 이는 도 2a 내지 도 2o의 실시예에서의 메모리 셀(100)의 레이아웃과 동일하다.
연속적인 소스 라인(40a)은 인접한 셀 사이의 격리 영역을 (행 방향으로) 가로질러 연장되기 때문에 대안적인 실시예는 유리하며, 이러한 구성은 각 메모리 셀의 쌍에 대한 소스 라인 콘택을 형성할 필요성을 피하기 때문에 더 작은 크기로 셀을 축소하는 것을 가능하게 한다. 대신에, 소스 핀(10f)을 따라 연장되는 연속적인 소스 라인(40a)은 (예컨대, 32개 또는 64개의 열마다의) 주기적인 스트랩 콘택을 통해 스트랩에 전기적으로 접속될 수 있다. 모든 열에 대해 하나의 콘택을 갖는 대신 32개 또는 64개의 열마다 콘택을 가짐으로써, 메모리 셀의 크기 및 따라서 메모리 셀의 메모리 어레이의 크기가 상당히 감소될 수 있다.
본 발명은 위에서 설명되고 본원에 예시된 실시예(들)로 제한되지 않는다는 것이 이해될 것이다. 예를 들어, 본원에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 포함될 수 있는 하나 이상의 특징을 언급한다. 위에서 설명한 재료, 공정, 및 수치 예는 단지 예시적인 것일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법의 단계가 도시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 메모리 셀 및 로직 디바이스의 적절한 형성을 가능하게 하는 (임의의 순서에 대해 명시적으로 언급된 제한이 없는 한) 임의의 순서로 수행될 수 있다. 마지막으로, 재료의 단일 층이 그러한 또는 유사한 재료의 다수의 층으로 형성될 수 있고, 그 반대의 경우일 수도 있다.
본원에서 사용된 바와 같이, 용어 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료, 요소 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료, 요소 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료, 요소 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료, 요소 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료, 요소 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료, 요소 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소를 함께 전기적으로 접속시키는 어떠한 중간 재료 또는 요소도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소를 함께 전기적으로 접속시키는 중간 재료 또는 요소가 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 어떤 요소를 형성하는 것은 그 사이에 중간 재료/요소 없이 기판 상에 해당 요소를 직접적으로 형성하는 것 및 그 사이에 하나 이상의 중간 재료/요소를 두고 기판 상에 해당 요소를 간접적으로 형성하는 것을 포함할 수 있다.
Claims (18)
- 메모리 디바이스로서,
상향으로 연장되는 복수의 핀을 갖는 상부 표면을 갖는 반도체 기판(상기 핀 각각은, 상면에서 종단되는 대향 측면을 포함함)을 포함하며;
상기 복수의 핀 각각은, 상기 복수의 핀 각각 상에 형성되는 메모리 셀을 포함하고, 상기 메모리 셀은,
상기 핀 내의 이격된 소스 영역과 드레인 영역(상기 소스 영역과 상기 드레인 영역 사이에서 상기 핀의 상면 및 대향 측면을 따라 상기 핀의 채널 영역이 연장됨),
상기 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트(상기 플로팅 게이트가 상기 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 상기 플로팅 게이트는 상기 핀 주위를 둘러쌈),
상기 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트(상기 워드 라인 게이트가 상기 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 상기 워드 라인 게이트는 상기 핀 주위를 둘러쌈),
상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및
상기 소스 영역 위에 배치되고 그로부터 절연되는 소거 게이트
를 포함하며;
상기 제어 게이트는 전도성 재료의 제1 연속적인 스트립이고;
상기 복수의 핀 중 제1 핀, 제2 핀, 제3 핀, 및 제4 핀은, 제1 방향에 평행한 길이를 각각 갖고;
상기 제1 핀과 상기 제2 핀은 서로 인접하고 제1 거리만큼 이격되고;
상기 제3 핀과 상기 제4 핀은 서로 인접하고 제2 거리만큼 이격되고;
상기 제2 핀과 상기 제3 핀은 서로 인접하고 제3 거리만큼 이격되고;
상기 전도성 재료의 제1 연속적인 스트립은, 상기 제2 핀과 상기 제3 핀 사이에 배치되는 부분을 포함하지만, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 상기 제1 핀과 상기 제2 핀 사이에 배치되지 않고, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 상기 제3 핀과 상기 제4 핀 사이에 배치되지 않는, 메모리 디바이스. - 제1항에 있어서, 상기 제2 핀과 상기 제3 핀 사이에 배치되는 상기 전도성 재료의 제1 연속적인 스트립의 부분은, 상기 제2 핀 주위에 둘러싸인 플로팅 게이트와 상기 제3 핀 주위에 둘러싸인 플로팅 게이트 사이에 배치되는, 메모리 디바이스.
- 제2항에 있어서, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도, 상기 제1 핀 주위에 둘러싸인 플로팅 게이트와 상기 제2 핀 주위에 둘러싸인 플로팅 게이트 사이에 배치되지 않고, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도, 상기 제3 핀 주위에 둘러싸인 플로팅 게이트와 상기 제4 핀 주위에 둘러싸인 플로팅 게이트 사이에 배치되지 않는, 메모리 디바이스.
- 제1항에 있어서, 상기 제3 거리는 상기 제1 거리 및 상기 제2 거리보다 더 큰, 메모리 디바이스.
- 제4항에 있어서, 상기 제1 거리와 상기 제2 거리는 서로 동일한, 메모리 디바이스.
- 제1항에 있어서, 상기 소거 게이트 각각은 상기 핀 중 하나의 주위를 둘러싸고, 그에 따라 상기 소거 게이트는 상기 하나의 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되는, 메모리 디바이스.
- 제1항에 있어서,
상향으로 연장되는, 상기 반도체 기판 상부 표면의 복수의 로직 핀(상기 로직 핀 각각은, 상면에서 종단되는 대향 측면을 포함함)을 더 포함하며;
상기 복수의 로직 핀 각각은, 상기 복수의 로직 핀 각각 상에 형성되는 로직 디바이스를 포함하고, 상기 로직 디바이스는,
상기 로직 핀 내의 이격된 로직 소스 영역과 로직 드레인 영역(상기 로직 소스 영역과 상기 로직 드레인 영역 사이에서 상기 로직 핀의 상면 및 대향 측면을 따라 상기 로직 핀의 로직 채널 영역이 연장됨), 및
상기 로직 채널 영역을 따라 연장되는 로직 게이트(상기 로직 게이트가 상기 로직 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 상기 로직 게이트는 상기 로직 핀 주위를 둘러쌈)를 포함하는, 메모리 디바이스. - 제7항에 있어서, 상기 로직 게이트는 전도성 재료의 제2 연속적인 스트립인, 메모리 디바이스.
- 제1항에 있어서,
상향으로 연장되는, 상기 반도체 기판 상부 표면의 소스 핀을 더 포함하며,
상기 소스 핀은, 상면에서 종단되는 대향 측면을 포함하고,
상기 소스 핀은, 상기 제1 방향에 직교하는 제2 방향에 평행한 길이를 갖고,
상기 소스 핀은 상기 제1 핀, 상기 제2 핀, 상기 제3 핀, 및 상기 제4 핀과 교차하고,
상기 소스 영역 각각은 상기 제1 핀, 상기 제2 핀, 상기 제3 핀, 및 상기 제4 핀 중 하나와 상기 소스 핀의 교차점에 형성되는, 메모리 디바이스. - 메모리 디바이스를 형성하는 방법으로서,
반도체 기판의 상부 표면으로부터 상향으로 연장되는 복수의 핀을 형성하는 단계(상기 핀 각각은, 상면에서 종단되는 대향 측면을 포함함); 및
상기 복수의 핀 각각 상에 메모리 셀을 형성하는 단계를 포함하며, 상기 핀 중 하나의 핀 상에 상기 메모리 셀 각각을 형성하는 단계는,
상기 핀 내의 이격된 소스 영역과 드레인 영역을 형성하는 단계(상기 소스 영역과 상기 드레인 영역 사이에서 상기 핀의 상면 및 대향 측면을 따라 상기 핀의 채널 영역이 연장됨),
상기 채널 영역의 제1 부분을 따라 연장되는 플로팅 게이트를 형성하는 단계(상기 플로팅 게이트가 상기 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 상기 플로팅 게이트는 상기 핀 주위를 둘러쌈),
상기 채널 영역의 제2 부분을 따라 연장되는 워드 라인 게이트를 형성하는 단계(상기 워드 라인 게이트가 상기 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 상기 워드 라인 게이트는 상기 핀 주위를 둘러쌈),
상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트를 형성하는 단계, 및
상기 소스 영역 위에 배치되고 그로부터 절연되는 소거 게이트를 형성하는 단계
를 포함하며;
상기 제어 게이트는 전도성 재료의 제1 연속적인 스트립이고;
상기 복수의 핀 중 제1 핀, 제2 핀, 제3 핀, 및 제4 핀은, 제1 방향에 평행한 길이를 각각 갖고;
상기 제1 핀과 상기 제2 핀은 서로 인접하고 제1 거리만큼 이격되고;
상기 제3 핀과 상기 제4 핀은 서로 인접하고 제2 거리만큼 이격되고;
상기 제2 핀과 상기 제3 핀은 서로 인접하고 제3 거리만큼 이격되고;
상기 전도성 재료의 제1 연속적인 스트립은, 상기 제2 핀과 상기 제3 핀 사이에 배치되는 부분을 포함하지만, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 상기 제1 핀과 상기 제2 핀 사이에 배치되지 않고, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도 상기 제3 핀과 상기 제4 핀 사이에 배치되지 않는, 방법. - 제10항에 있어서, 상기 제2 핀과 상기 제3 핀 사이에 배치되는 상기 전도성 재료의 제1 연속적인 스트립의 부분은, 상기 제2 핀 주위에 둘러싸인 플로팅 게이트와 상기 제3 핀 주위에 둘러싸인 플로팅 게이트 사이에 배치되는, 방법.
- 제11항에 있어서, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도, 상기 제1 핀 주위에 둘러싸인 플로팅 게이트와 상기 제2 핀 주위에 둘러싸인 플로팅 게이트 사이에 배치되지 않고, 상기 전도성 재료의 제1 연속적인 스트립의 어떠한 부분도, 상기 제3 핀 주위에 둘러싸인 플로팅 게이트와 상기 제4 핀 주위에 둘러싸인 플로팅 게이트 사이에 배치되지 않는, 방법.
- 제10항에 있어서, 상기 제3 거리는 상기 제1 거리 및 상기 제2 거리보다 더 큰, 방법.
- 제13항에 있어서, 상기 제1 거리와 상기 제2 거리는 서로 동일한, 방법.
- 제10항에 있어서, 상기 소거 게이트 각각은 상기 핀 중 하나의 주위를 둘러싸고, 그에 따라 상기 소거 게이트는 상기 하나의 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되는, 방법.
- 제10항에 있어서,
상향으로 연장되는, 상기 반도체 기판 상부 표면의 복수의 로직 핀(상기 로직 핀 각각은, 상면에서 종단되는 대향 측면을 포함함)을 형성하는 단계; 및
상기 복수의 로직 핀 각각 상에 로직 디바이스를 형성하는 단계를 더 포함하며, 상기 로직 핀 중 하나의 로직 핀 상에 상기 로직 디바이스 각각을 형성하는 단계는,
상기 로직 핀 내의 이격된 로직 소스 영역과 로직 드레인 영역(상기 로직 소스 영역과 상기 로직 드레인 영역 사이에서 상기 로직 핀의 상면 및 대향 측면을 따라 상기 로직 핀의 로직 채널 영역이 연장됨)을 형성하는 단계, 및
상기 로직 채널 영역을 따라 연장되는 로직 게이트(상기 로직 게이트가 상기 로직 핀의 상면 및 대향 측면을 따라 연장되고 그로부터 절연되도록 상기 로직 게이트는 상기 로직 핀 주위를 둘러쌈)를 형성하는 단계를 포함하는, 방법. - 제16항에 있어서, 상기 로직 게이트는 전도성 재료의 제2 연속적인 스트립인, 방법.
- 제10항에 있어서,
상향으로 연장되는, 상기 반도체 기판 상부 표면의 소스 핀을 형성하는 단계를 더 포함하며,
상기 소스 핀은, 상면에서 종단되는 대향 측면을 포함하고,
상기 소스 핀은, 상기 제1 방향에 직교하는 제2 방향에 평행한 길이를 갖고,
상기 소스 핀은 상기 제1 핀, 상기 제2 핀, 상기 제3 핀, 및 상기 제4 핀과 교차하고,
상기 소스 영역 각각은 상기 제1 핀, 상기 제2 핀, 상기 제3 핀, 및 상기 제4 핀 중 하나와 상기 소스 핀의 교차점에 형성되는, 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202062994187P | 2020-03-24 | 2020-03-24 | |
| US62/994,187 | 2020-03-24 | ||
| US17/069,563 US11362100B2 (en) | 2020-03-24 | 2020-10-13 | FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling |
| US17/069,563 | 2020-10-13 | ||
| PCT/US2020/055606 WO2021194552A1 (en) | 2020-03-24 | 2020-10-14 | Finfet split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220130261A true KR20220130261A (ko) | 2022-09-26 |
| KR102487233B1 KR102487233B1 (ko) | 2023-01-10 |
Family
ID=77856427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227031887A KR102487233B1 (ko) | 2020-03-24 | 2020-10-14 | 강화된 플로팅 게이트 대 플로팅 게이트 용량성 커플링을 갖는 finfet 분할 게이트 비휘발성 메모리 셀 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US11362100B2 (ko) |
| EP (1) | EP4128352B1 (ko) |
| JP (1) | JP7256930B2 (ko) |
| KR (1) | KR102487233B1 (ko) |
| CN (1) | CN115335996B (ko) |
| TW (1) | TWI757123B (ko) |
| WO (1) | WO2021194552A1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11362100B2 (en) * | 2020-03-24 | 2022-06-14 | Silicon Storage Technology, Inc. | FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling |
| CN115084155A (zh) * | 2021-03-11 | 2022-09-20 | 联华电子股份有限公司 | 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015017030A1 (en) * | 2013-07-31 | 2015-02-05 | Qualcomm Incorporated | Logic finfet high-k/conductive gate embedded multiple time programmable flash memory |
Family Cites Families (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| US6747310B2 (en) | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US20050012137A1 (en) | 2003-07-18 | 2005-01-20 | Amitay Levi | Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing |
| US6951782B2 (en) * | 2003-07-30 | 2005-10-04 | Promos Technologies, Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions |
| KR100528486B1 (ko) | 2004-04-12 | 2005-11-15 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 형성 방법 |
| KR100621628B1 (ko) | 2004-05-31 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 기억 셀 및 그 형성 방법 |
| US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| JP4927321B2 (ja) | 2004-06-22 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7423310B2 (en) | 2004-09-29 | 2008-09-09 | Infineon Technologies Ag | Charge-trapping memory cell and charge-trapping memory device |
| KR100652384B1 (ko) | 2004-11-08 | 2006-12-06 | 삼성전자주식회사 | 2비트 형태의 불휘발성 메모리소자 및 그 제조방법 |
| TWI259585B (en) | 2005-03-21 | 2006-08-01 | Powerchip Semiconductor Corp | Split gate flash memory and manufacturing method thereof |
| KR100630746B1 (ko) | 2005-05-06 | 2006-10-02 | 삼성전자주식회사 | 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법 |
| US7205601B2 (en) * | 2005-06-09 | 2007-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET split gate EEPROM structure and method of its fabrication |
| KR101100428B1 (ko) | 2005-09-23 | 2011-12-30 | 삼성전자주식회사 | ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법 |
| KR100663366B1 (ko) * | 2005-10-26 | 2007-01-02 | 삼성전자주식회사 | 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자 |
| KR100668350B1 (ko) * | 2005-12-20 | 2007-01-12 | 삼성전자주식회사 | 낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법 |
| US7754560B2 (en) | 2006-01-10 | 2010-07-13 | Freescale Semiconductor, Inc. | Integrated circuit using FinFETs and having a static random access memory (SRAM) |
| KR101225641B1 (ko) | 2006-12-27 | 2013-01-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR20080061764A (ko) * | 2006-12-28 | 2008-07-03 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US7838922B2 (en) | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| TW200917425A (en) | 2007-10-03 | 2009-04-16 | Nanya Technology Corp | FinFET-like elevated channel flash and manufacturing method thereof |
| US7847338B2 (en) * | 2007-10-24 | 2010-12-07 | Yuniarto Widjaja | Semiconductor memory having both volatile and non-volatile functionality and method of operating |
| US8068370B2 (en) | 2008-04-18 | 2011-11-29 | Macronix International Co., Ltd. | Floating gate memory device with interpoly charge trapping structure |
| US8148768B2 (en) | 2008-11-26 | 2012-04-03 | Silicon Storage Technology, Inc. | Non-volatile memory cell with self aligned floating and erase gates, and method of making same |
| JP2011003742A (ja) | 2009-06-18 | 2011-01-06 | Toshiba Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| US8461640B2 (en) | 2009-09-08 | 2013-06-11 | Silicon Storage Technology, Inc. | FIN-FET non-volatile memory cell, and an array and method of manufacturing |
| CN102074582B (zh) * | 2009-11-20 | 2013-06-12 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| US8941153B2 (en) | 2009-11-20 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with different fin heights |
| US8420476B2 (en) | 2010-05-27 | 2013-04-16 | International Business Machines Corporation | Integrated circuit with finFETs and MIM fin capacitor |
| JP2012234885A (ja) | 2011-04-28 | 2012-11-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8785273B2 (en) | 2012-04-11 | 2014-07-22 | International Business Machines Corporation | FinFET non-volatile memory and method of fabrication |
| US20150214239A1 (en) | 2013-12-05 | 2015-07-30 | Conversant Intellectual Property Management Inc. | Three dimensional non-volatile memory with charge storage node isolation |
| US9614048B2 (en) | 2014-06-17 | 2017-04-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split gate flash memory structure and method of making the split gate flash memory structure |
| US9543153B2 (en) | 2014-07-16 | 2017-01-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recess technique to embed flash memory in SOI technology |
| US9312268B2 (en) | 2014-09-02 | 2016-04-12 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with FinFET nonvolatile memory |
| US9276005B1 (en) | 2014-12-04 | 2016-03-01 | Silicon Storage Technology, Inc. | Non-volatile memory array with concurrently formed low and high voltage logic devices |
| US9276006B1 (en) | 2015-01-05 | 2016-03-01 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same |
| JP6343721B2 (ja) | 2015-01-23 | 2018-06-13 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法 |
| US9634018B2 (en) | 2015-03-17 | 2017-04-25 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cell with 3D finFET structure, and method of making same |
| US9728545B2 (en) * | 2015-04-16 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing floating gate variation |
| US9570454B2 (en) | 2015-06-25 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure with emedded EFS3 and FinFET device |
| US10141321B2 (en) | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
| JP6644900B2 (ja) * | 2015-11-03 | 2020-02-12 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 金属ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法 |
| JP6620034B2 (ja) | 2016-02-24 | 2019-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9666589B1 (en) | 2016-03-21 | 2017-05-30 | Globalfoundries Inc. | FinFET based flash memory cell |
| US9837425B2 (en) | 2016-04-19 | 2017-12-05 | United Microelectronics Corp. | Semiconductor device with split gate flash memory cell structure and method of manufacturing the same |
| CN107305892B (zh) | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| US9985042B2 (en) * | 2016-05-24 | 2018-05-29 | Silicon Storage Technology, Inc. | Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells |
| US10879251B2 (en) | 2017-04-27 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit and manufacturing method thereof |
| US10332884B2 (en) * | 2017-11-02 | 2019-06-25 | United Microelectronics Corp. | FinFET semiconductor device |
| US10312247B1 (en) * | 2018-03-22 | 2019-06-04 | Silicon Storage Technology, Inc. | Two transistor FinFET-based split gate non-volatile floating gate flash memory and method of fabrication |
| US10468428B1 (en) | 2018-04-19 | 2019-11-05 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same |
| US10727240B2 (en) | 2018-07-05 | 2020-07-28 | Silicon Store Technology, Inc. | Split gate non-volatile memory cells with three-dimensional FinFET structure |
| US10937794B2 (en) | 2018-12-03 | 2021-03-02 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same |
| US10797142B2 (en) * | 2018-12-03 | 2020-10-06 | Silicon Storage Technology, Inc. | FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication |
| US20210193671A1 (en) * | 2019-12-20 | 2021-06-24 | Silicon Storage Technology, Inc. | Method Of Forming A Device With Split Gate Non-volatile Memory Cells, HV Devices Having Planar Channel Regions And FINFET Logic Devices |
| US11114451B1 (en) * | 2020-02-27 | 2021-09-07 | Silicon Storage Technology, Inc. | Method of forming a device with FinFET split gate non-volatile memory cells and FinFET logic devices |
| US11362100B2 (en) * | 2020-03-24 | 2022-06-14 | Silicon Storage Technology, Inc. | FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling |
-
2020
- 2020-10-13 US US17/069,563 patent/US11362100B2/en active Active
- 2020-10-14 CN CN202080098756.8A patent/CN115335996B/zh active Active
- 2020-10-14 JP JP2022556564A patent/JP7256930B2/ja active Active
- 2020-10-14 EP EP20803701.0A patent/EP4128352B1/en active Active
- 2020-10-14 KR KR1020227031887A patent/KR102487233B1/ko active IP Right Grant
- 2020-10-14 WO PCT/US2020/055606 patent/WO2021194552A1/en unknown
-
2021
- 2021-03-19 TW TW110109895A patent/TWI757123B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015017030A1 (en) * | 2013-07-31 | 2015-02-05 | Qualcomm Incorporated | Logic finfet high-k/conductive gate embedded multiple time programmable flash memory |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI757123B (zh) | 2022-03-01 |
| US20210305264A1 (en) | 2021-09-30 |
| JP2023510028A (ja) | 2023-03-10 |
| KR102487233B1 (ko) | 2023-01-10 |
| EP4128352A1 (en) | 2023-02-08 |
| TW202141754A (zh) | 2021-11-01 |
| EP4128352B1 (en) | 2024-01-17 |
| WO2021194552A1 (en) | 2021-09-30 |
| US11362100B2 (en) | 2022-06-14 |
| CN115335996A (zh) | 2022-11-11 |
| CN115335996B (zh) | 2023-07-25 |
| JP7256930B2 (ja) | 2023-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107112328B (zh) | 具有同时形成的低电压逻辑器件和高电压逻辑器件的非易失性存储器阵列 | |
| KR102350218B1 (ko) | 2 트랜지스터 finfet 기반 분리형 게이트 비휘발성 플로팅 게이트 플래시 메모리 및 제조 방법 | |
| CN108140414B (zh) | 用单独的字线和擦除栅形成闪存存储器的方法 | |
| KR102582829B1 (ko) | Finfet 구조를 갖는 분리형 게이트 비휘발성 메모리 셀들 및 hkmg 메모리 및 로직 게이트들, 및 이를 제조하는 방법 | |
| KR102380362B1 (ko) | 확장형 소스 라인 핀펫을 갖는 핀펫 기반 분리형 게이트 비휘발성 플래시 메모리, 및 제조 방법 | |
| TWI752727B (zh) | 形成具有分離閘極非揮發性記憶體單元、具有平面通道區域之高電壓(hv)元件及鰭式場效電晶體(finfet)邏輯元件之裝置的方法 | |
| KR102487233B1 (ko) | 강화된 플로팅 게이트 대 플로팅 게이트 용량성 커플링을 갖는 finfet 분할 게이트 비휘발성 메모리 셀 | |
| JP2006510194A (ja) | 半導体メモリおよびその製造方法 | |
| US7091090B2 (en) | Nonvolatile memory device and method of forming same | |
| TWI748847B (zh) | 形成具有finfet分離閘非揮發性記憶體單元和finfet邏輯裝置之裝置的方法 | |
| US20230189520A1 (en) | Split gate non-volatile memory cells, hv and logic devices with finfet structures, and method of making same | |
| KR102567123B1 (ko) | 평면 분리형 게이트 비휘발성 메모리 셀, 고전압 소자 및 FinFET 논리 소자를 갖는 소자 형성 방법 | |
| US20240008283A1 (en) | Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A302 | Request for accelerated examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |