KR20080061764A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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박윤동
구준모
김석필
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Abstract

낮은 비트 라인 콘택 저항을 갖는 고집적의 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자에서, 반도체 기판은 제 1 및 제 2 핀들을 포함하고, 제 1 도전형을 갖는다. 공통 비트 라인 전극은 제 1 및 제 2 핀들의 일단을 연결한다. 복수의 제어 게이트 전극들은 제 1 및 제 2 핀들의 일측면들을 덮고 제 1 및 제 2 핀들 상을 가로질러 신장한다. 제 1 스트링 선택 게이트 전극은 공통 비트 라인 전극 및 복수의 제어 게이트 전극들 사이에 배치되고, 제 1 및 제 2 핀들의 일측면들을 덮고 제 1 및 제 2 핀들 상을 가로질러 신장한다. 제 2 스트링 선택 게이트 전극은 제 1 스트링 선택 게이트 전극 및 복수의 제어 게이트 전극들 사이에 배치되고, 제 1 및 제 2 핀들의 일측면들을 덮고 제 1 및 제 2 핀들 상을 가로질러 신장한다. 그리고, 제 1 스트링 선택 게이트 전극 아래의 제 1 핀 및 제 2 스트링 선택 게이트 전극 아래의 제 2 핀은 제 1 도전형과 반대인 제 2 도전형을 갖는다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatile memory device and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 평면도이고;
도 3은 도 2의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;
도 4는 도 2의 비휘발성 메모리 소자의 IV-IV'선에서 절취한 단면도이고;
도 5는 도 2의 비휘발성 메모리 소자의 V-V'선에서 절취한 단면도이고;
도 6, 도 8 및 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 평면도들이고;
도 7 및 도 9는 도 6 및 도 8의 비휘발성 메모리 소자의 VII-VII'선 및 IX-IX'선에서 각각 절취한 단면도이고;
도 11 내지 도 13은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 도핑 프로파일을 보여주는 시뮬레이션에 의한 사시도들이고;
도 14는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압-전류 특성을 보여주는 시뮬레이션에 의한 그래프이고; 그리고
도 15 및 도 16은 일 실험예에 따른 비휘발성 메모리 소자의 전자 농도 프로파일을 보여주는 시뮬레이션에 의한 사시도들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히, 전하 저장층을 이용하여 데이터를 저장할 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높이기 위한 방법이 연구되고 있다. 예를 들어, 핀-펫(Fin-FET)을 이용하여 집적도를 높인 반도체 소자는 채널 면적을 넓혀서 동작 속도를 높일 수 있고, 동시에 핀의 폭을 감소시켜 집적도를 높일 수 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호는 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호는 절연층 상에 형성된 핀을 포함하는 핀-펫에 대해서 개시하고 있다.
하지만, 이러한 핀-펫들은 낮은 저항의 비트 라인 콘택을 형성하는 데 어려움을 갖는다. 예를 들어, David M. Fried 등에 의한 핀-펫은 핀들을 가로질러 형성된 비트 라인 콘택들을 포함한다. 이 경우, 비트 라인 콘택과 핀들의 좁은 상면이 접촉하게 되어, 비트 라인 콘택 저항이 매우 높을 수 있다. 더불어, 비트 라인 콘 택을 형성하기 위하여 핀들이 굽어지는 구조가 되어 제조상의 어려움이 있다.
또한, Bin Yu 등에 의하면, 소오스 및 드레인 영역이 핀과 연결되고 콘택 면적을 확보하도록 넓게 형성되어 있다. 하지만, 소오스 및 드레인 영역 때문에 핀들 간의 거리가 넓어지게 되고, 그 결과 핀-펫의 집적도가 낮아지는 문제가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 낮은 비트 라인 콘택 저항을 갖는 고집적의 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 낮은 비트 라인 콘택 저항을 갖는 고집적의 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 이하에 제공된다. 반도체 기판은 제 1 및 제 2 핀들을 포함하고, 제 1 도전형을 갖는다. 공통 비트 라인 전극은 상기 제 1 및 제 2 핀들의 일단을 연결한다. 복수의 제어 게이트 전극들은 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장한다. 제 1 스트링 선택 게이트 전극은 상기 공통 비트 라인 전극 및 상기 복수의 제어 게이트 전극들 사이에 배치되고, 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장한다. 제 2 스트링 선택 게이트 전극은 상기 제 1 스트링 선택 게이트 전극 및 상 기 복수의 제어 게이트 전극들 사이에 배치되고, 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장한다. 그리고, 상기 제 1 스트링 선택 게이트 전극 아래의 상기 제 1 핀의 일부분 및 상기 제 2 스트링 선택 게이트 전극 아래의 상기 제 2 핀의 일부분은 상기 제 1 도전형과 반대인 제 2 도전형을 갖는다.
상기 비휘발성 메모리 소자는 상기 제 1 및 제 2 핀들 사이를 채우는 매몰 절연막을 더 포함할 있고, 상기 제 1 및 제 2 핀들의 일측면은 상기 매몰 절연막의 반대편에 각각 한정될 수 있다.
상기 비휘발성 메모리 소자는 상기 공통 비트 라인 전극, 상기 제 1 스트링 선택 게이트 전극, 상기 제 2 스트링 선택 게이트 전극 및 상기 복수의 제어 게이트 전극들 사이의 상기 제 1 및 제 2 핀 부분에 한정되고, 상기 제 2 도전형을 갖는 소오스 또는 드레인 영역을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 이하에 제공된다. 제 1 및 제 2 영역이 서로 다른 행에 각각 한정된 제 1 및 제 2 핀들을 갖고, 제 1 도전형을 갖는 반도체 기판을 제공한다. 상기 제 1 핀의 상기 제 1 영역에, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 1 패스 영역을 형성한다. 상기 제 2 핀의 상기 제 2 영역에, 상기 제 2 도전형을 갖는 제 2 패스 영역을 형성한다. 상기 제 1 영역 내의 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 제 1 스트링 선택 게이트 전극을 형성한다. 그리고, 상기 제 2 영역 내의 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 제 1 스트링 선택 게이트 전극을 형성한다.
상기 제 1 패스 영역을 형성하는 단계 및/또는 상기 제 2 패스 영역을 형성하는 단계는, 틸트(tilt) 이온 주입을 이용하여 수행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 비휘발성 메모리 소자는 이이피롬(EEPROM) 소자, 플래시 메모리 소자 또는 소노스(SONOS) 메모리 소자를 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 회로도이다. 이 실시예의 비휘발성 메모리 소자는 낸드(NAND) 구조를 갖는다. 낸드 구조는 노어(NOR) 구조에 대비되는 개념으로 사용될 수 있다.
도 1을 참조하면, 비휘발성 메모리 소자는 한 쌍의 스트링들(S1, S2)을 포함한다. 제 1 스트링(S1) 및 제 2 스트링(S2)은 공통 비트 라인(CBL)에 의해 서로 연결된다. 제 1 스트링(S1) 및 제 2 스트링(S2)은 낸드 셀 어레이 구조의 메모리 트랜지스터들(CT) 및 공통 비트 라인(CBL)의 신호를 분리하기 위한 선택 트랜지스터(ST)를 포함한다. 공통 비트 라인(CBL)은 제 1 스트링(S1) 및 제 2 스트링(S2)의 스트링 선택 트랜지스터(ST)의 바깥에 배치된다.
이러한 공통 비트 라인(CBL) 구조는, 스트링들(S1, S2)에 각각 연결된 종래의 개별적인 비트 라인 구조와 대조될 수 있다. 공통 비트 라인(CBL)은 종래의 개별적인 비트 라인 구조에 비해서 넓은 면적을 갖도록 형성될 수 있다. 따라서, 공통 비트 라인(CBL)은 충분히 낮은 저항을 갖도록 형성될 수 있고, 이에 따라, 스트링들(S1, S2)이 보다 조밀하게 배치될 수 있다. 그 결과, 비휘발성 메모리 소자의 집적도가 향상될 수 있다.
제 1 스트링(S1)은 서로 직렬로 연결된 하나의 스트링 선택 트랜지스터(ST) 및 복수의 메모리 트랜지스터들(CT)을 포함할 수 있다. 메모리 트랜지스터들(CT)의 수는 예시적인 것이고, 본 발명의 범위는 이러한 수에 제한되지 않는다. 스트링 선택 트랜지스터(ST)는 게이트(G)를 포함한다. 게이트(G)는 스트링 선택 트랜지스터(ST)의 턴-온 또는 턴-오프를 제어할 수 있다. 예를 들어, 스트링 선택 트랜지스터(ST)는 모스 전계효과 트랜지스터(MOSFET)를 포함할 수 있다.
제 2 스트링(S2)은 제 1 스트링(S1)과 유사한 구조를 갖는다. 즉, 제 2 스트링(S2)은 서로 직렬로 연결된 하나의 스트링 선택 트랜지스터(ST) 및 복수의 메모리 트랜지스터들(CT)을 포함할 수 있다. 다만, 제 1 스트링(S1)과 제 2 스트링(S2)은 각각의 스트링 선택 트랜지스터(ST)의 배치에 있어서 차이점을 가질 수 있다. 예를 들어, 제 1 스트링(S1) 및 제 2 스트링(S2)의 스트링 선택 트랜지스터들(ST)은 서로 다른 행에 배치될 수 있다. 예를 들어, 제 1 스트링(S1)의 스트링 선택 트랜지스터(ST)가 제 2 행에 배치되고, 제 2 스트링(S2)의 스트링 선택 트랜지스 터(ST)가 제 1 행에 배치되나, 그 순서는 바뀔 수도 있다.
메모리 트랜지스터들(CT)은 제어 게이트(CG) 및 스토리지 노드(SN)를 각각 포함한다. 제어 게이트(CG)는 스토리지 노드(SN)의 상태를 제어할 수 있다. 스토리지 노드(SN)는 전하 저장을 위해 제공될 수 있다. 예를 들어, 메모리 트랜지스터들(CT)은 비휘발성 메모리 소자의 셀 영역을 형성할 수 있다.
제 1 스트링 선택 라인(SSL1)은 제 2 스트링(S2)의 스트링 선택 트랜지스터(ST)의 게이트(G)에 연결되고, 제 1 및 제 2 스트링들(S1, S2)을 가로질러 배치된다. 제 2 스트링 선택 라인(SSL2)은 제 1 스트링(S1)의 스트링 선택 트랜지스터(ST)의 게이트(G)에 연결되고, 제 및 제 2 스트링들(S1, S2)을 가로질러 배치된다. 예를 들어, 제 1 스트링(S1) 및 제 2 스트링(S2)이 열로 배치되면, 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)은 행으로 배치될 수 있다. 제 1 스트링 선택 라인(SSL1) 및 제 2 스트링 선택 라인(SSL2)은 서로 다른 행에 배치될 수 있다.
복수의 워드 라인들(WL)은 제 1 스트링(S1) 및 제 2 스트링(S2)의 같은 행에 배치된 메모리 트랜지스터들(CT)의 제어 게이트(CG)에 각각 연결되고, 제 1 및 제 2 스트링들(S1, S2)을 가로질러 배치된다. 예를 들어, 워드 라인들(WL)의 수는 메모리 트랜지스터들(CT)의 배치에 따라 결정되고, 예시적으로 도시되었다.
제 1 스트링(S1) 및 제 2 스트링(S2)의 공통 비트 라인(CBL)들의 반대편은 공통 소오스 라인(CSL)에 의해 연결될 수 있다. 이 실시예의 변형된 예에서, 공통 소오스 라인(CSL)의 앞의 제 1 스트링(S1) 및 제 2 스트링(S2)에는 하나의 소오스 선택 라인(미도시)이 더 배치되고, 소오스 선택 라인은 각각의 소오스 선택 트랜지스터(미도시)에 연결될 수 있다. 이 실시예의 다른 변형된 예에서, 공통 소오스 라인(CSL)의 앞의 제 1 스트링(S1) 및 제 2 스트링(S2)에는 두 개의 소오스 선택 라인들(미도시)이 더 배치될 수 있다. 이 경우, 소오스 선택 라인들의 구조는 스트링 선택 라인들(SSL1, SSL2)과 대칭적으로 배치될 수 있다.
전술한 비휘발성 메모리 소자는 공통 비트 라인(CBL) 구조를 채택함으로써 집적도를 높일 수 있고, 또한 스트링들(S1, S2)에 대해서 스트링 선택 라인들(SSL1, SSL2)을 분리함으로써 스트링(S1, S2)들을 개별적으로 동작시킬 수 있다.
이 실시예에서, 스트링들(S1, S2)의 수는 예시적이다. 따라서, 비휘발성 메모리 소자는 복수의 쌍의 스트링들을 더 포함할 수 있다. 이 경우, 서로 다른 쌍의 스트링들은 서로 다른 공통 비트 라인(미도시)에 각각 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 개략적으로 보여주는 평면도이다. 도 3, 도 4 및 도 5는 도 2의 비휘발성 메모리 소자의 III-III'선, IV-IV'선 및 V-V'선에서 각각 절취한 단면도들이다. 도 2에서는 일부 구성을 생략하고 주요한 구성만을 도시하였다.
도 2를 참조하면, 반도체 기판은 복수의 쌍의 제 1 및 제 2 핀들(105a, 105b)을 포함할 수 있다. 제 1 및 제 2 핀들(105a, 105b)의 일단은 쌍을 이루어 공통 비트 라인 전극들(160a, 160b)에 연결될 수 있다. 제 1 및 제 2 핀들(105a, 105b)은 타단은 공통 소오스 라인 전극(165)에 연결될 수 있다. 제 1 및 제 2 스트링 선택 게이트 전극들(155a, 155b) 및 복수의 제어 게이트 전극들(150)은 제 1 및 제 2 핀들(105a, 105b) 상을 가로지르도록 열로 배치될 수 있다.
제 1 및 제 2 스트링 선택 게이트 전극들(155a, 155b)은 공통 비트 라인 전극들(160a, 160b) 및 제어 게이트 전극들(150)의 사이에 배치될 수 있다. 예를 들어, 제 1 스트링 선택 게이트 전극(155a)은 공통 비트 라인 전극들(160a, 160b)에 인접하게 배치되고, 제 2 스트링 선택 게이트 전극(155b)은 제 1 스트링 선택 게이트 전극(155a) 및 제어 게이트 전극들(150) 사이에 배치될 수 있다.
반도체 기판은 제 1 도전형을 가질 수 있다. 공통 비트 라인 전극들(160a, 160b), 제 1 및 제 2 스트링 선택 게이트 전극들(155a, 155b), 제어 게이트 전극들(150) 및 공통 소오스 라인 전극(165) 사이의 제 1 및 제 2 핀들(105a, 105b) 부분에는 제 2 도전형을 갖는 소오스 또는 드레인 영역(미도시)이 한정될 수 있다. 제 1 도전형과 제 2 도전형은 서로 반대일 수 있다.
제 1 및 제 2 핀들(105a, 105b)은 비트 라인들의 일부로 이용될 수 있고, 도 1의 스트링들(S1, S2)에 대응할 수 있다. 공통 비트 라인 전극들(160a, 160b)의 하나는 도 1의 공통 비트 라인(CBL)에 대응할 수 있고, 공통 소오스 전극(165)은 도 1의 공통 소오스 라인(CSL)에 대응할 수 있다. 제 1 및 제 2 스트링 선택 전극들(155a, 155b)은 도 1의 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 대응할 수 있다. 복수의 제어 게이트 전극들(150)은 도 1의 복수의 워드 라인들(WL)에 대응할 수 있다.
도 2 및 도 3을 참조하면, 제어 게이트 전극들(150)을 포함하는 메모리 트랜지스터들의 구조가 설명된다. 메모리 트랜지스터들은 제 1 및 제 2 핀들(105a, 105b)을 채널 영역(미도시)으로 이용할 수 있다. 반도체 기판은 제 1 및 제 2 핀들(105a, 105b)의 하단을 연결하는 몸체(102)를 더 포함할 수 있다. 예를 들어, 반도체 기판은 벌크 반도체 웨이퍼를 식각하여 형성될 수 있다. 하지만, 이 실시예의 변형된 예에서, 제 1 및 제 2 핀들(105, 105b)은 반도체 에피층으로 제공될 수도 있다.
예를 들어, 제 1 및 제 2 핀들(105a, 105b)의 사이에는 매몰 절연막(115)이 채워질 수 있다. 이에 따라, 매몰 절연막(115)의 반대편에 위치한 제 1 및 제 2 핀들(105a, 105b)의 일측면이 각각 메모리 트랜지스터들의 채널 영역으로 이용될 수 있다. 소자분리막(120)은 매몰 절연막(115)의 반대편의 제 1 및 제 2 핀들(105a, 105b)의 하부를 덮도록 소정 높이로 몸체(102) 상에 배치될 수 있다. 한편, 매몰 절연막(115)은 제 1 및 제 2 핀들(105a, 105b) 상면 상으로 더 신장될 수 있다.
제어 게이트 전극들(150)은 제 1 및 제 2 핀들(105a, 105b)의 일측면을 덮고, 제 1 및 제 2 핀들(105a, 105b) 및 매몰 절연막(115) 위를 가로질러 신장할 수 있다. 제 1 핀들(105a) 및 제어 게이트 전극들(150) 사이에는 전하 저장층들(135a)이 개재되고, 전하 저장층들(135a) 및 제 1 핀들(105a) 사이에는 터널링 절연층들(130a)들이 개재될 수 있다. 제 2 핀들(105b) 및 제어 게이트 전극들(150) 사이에는 전하 저장층들(135b)이 개재되고, 전하 저장층들(135b) 및 제 2 핀들(105b) 사이에는 터널링 절연층들(130b)들이 개재될 수 있다. 제어 게이트 전극들(150) 및 전하 저장층들(135a, 135b) 사이에는 블로킹 절연층(140)이 개재될 수 있다.
예를 들어, 전하 저장층들(135a, 135b)은 도 1의 스토리지 노드(SN)에 대응 하고, 폴리실리콘층, 질화층, 도트 또는 나노크리스탈을 포함할 수 있다. 도트 또는 나노크리스탈은 금속 또는 폴리실리콘의 입자들을 포함할 수 있다. 터널링 절연층들(130a, 130b) 및 블로킹 절연층(140)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 높은 유전 상수를 가질 수 있다.
이 실시예의 변형된 예에서, 터널링 절연층들(130a, 130b)은 제 1 및 제 2 핀들(105a, 105b)의 상단으로 더 신장될 수도 있다. 이 실시예의 다른 변형된 예에서, 터널링 절연층들(130a, 130b)은 제 1 및 제 2 핀들(105a, 105b) 상을 가로질러 서로 연결되고, 전하 저장층들(135a, 35b)은 제 1 및 제 2 핀들(105a, 105b) 상을 가로질러 서로 연결될 수 있다.
도 2, 도 4를 참조하면, 제 1 스트링 선택 게이트 전극(155a)을 포함하는 제 1 스트링 선택 트랜지스터들의 구조가 설명된다. 제 1 스트링 선택 게이트 전극(155a)은 매몰 절연막(115)의 반대편에 위치한 제 1 및 제 2 핀들(105a, 105b)의 일측면을 덮고, 제 1 및 제 2 핀들(105a, 105b) 상을 가로질러 신장할 수 있다. 제 1 스트링 선택 게이트 전극(155a) 아래의 제 1 핀(105a)의 일부분은 제 2 도전형의 불순물로 도핑된 제 1 패스 영역(125a)을 포함할 수 있다. 예를 들어, 제 1 및 제 2 도전형은 서로 반대이고, 예컨대 n형 및 p형에서 각각 선택된 어느 하나일 수 있다.
이 실시예에서, 제 1 스트링 선택 트랜지스터들은 전술한 메모리 트랜지스터들과 유사한 구조를 가질 수 있다. 즉, 제 1 및 제 2 핀들(105a, 105b)의 일측면, 및 제 1 스트링 선택 게이트 전극(155a) 사이에는 터널링 절연층들(130a, 130b), 전하 저장층들(135a, 135b), 및 블로킹 절연층(140)이 개재될 수 있다. 하지만, 이 실시예에서, 터널링 절연층들(130a, 130b), 전하 저장층들(135a, 135b), 및 블로킹 절연층(140)은 게이트 절연층의 예로 제시된 것이고, 하나의 절연층으로 대체될 수도 있다. 다만, 제 1 스트링 선택 트랜지스터들과 메모리 트랜지스터들의 구조를 유사하게 함으로써 비휘발성 메모리 소자의 구조를 보다 간단하게 할 수 있다.
제 1 핀(105a)에 형성된 제 1 스트링 선택 트랜지스터는 제 1 패스 영역(125a) 때문에 디플리션(depletion) 모드로 동작할 수 있다. 이에 따라, 제 1 스트링 선택 게이트 전극(155a)에 동작 전압이 인가되지 않은 경우에도, 제 1 패스 영역(125a)은 도전 통로가 될 수 있다. 왜냐하면, 제 1 패스 영역(125a)은 인접한 소오스 또는 드레인 영역과 동일하게 제 2 도전형을 갖기 때문이다. 반면, 제 2 핀(105b)에 형성된 제 1 스트링 선택 트랜지스터는 인핸스먼트(enhancement) 모드로 동작할 수 있다.
도 2, 도 5를 참조하면, 제 2 스트링 선택 게이트 전극(155b)을 포함하는 제 2 스트링 선택 트랜지스터들의 구조가 설명된다. 제 2 스트링 선택 게이트 전극(155b)은 매몰 절연막(115)의 반대편에 위치한 제 1 및 제 2 핀들(105a, 105b)의 일측면을 덮고, 제 1 및 제 2 핀들(105a, 105b) 상을 가로질러 신장할 수 있다. 제 2 스트링 선택 게이트 전극(155b) 아래의 제 2 핀(105b)의 일부분은 제 2 도전형의 불순물로 도핑된 제 2 패스 영역(125b)을 포함할 수 있다. 제 2 스트링 선택 트랜지스터들의 게이트 절연층의 구조는 전술한 제 1 스트링 선택 트랜지스터들의 설명 을 참조할 수 있다.
제 2 핀(105b)에 형성된 제 2 스트링 선택 트랜지스터는 제 2 패스 영역(125b) 때문에 디플리션 모드로 동작할 수 있다. 이에 따라, 제 2 스트링 선택 게이트 전극(155b)에 동작 전압이 인가되지 않은 경우에도, 제 2 패스 영역(125b)은 도전 통로가 될 수 있다. 반면, 제 1 핀(105a)에 형성된 제 2 스트링 선택 트랜지스터는 인핸스먼트 모드로 동작할 수 있다.
전술한 비휘발성 메모리 소자의 구조에 따르면, 디플리션 모드의 선택 트랜지스터들을 적절하게 배치함으로써, 간단한 구조로 도 1의 회로를 구현할 수 있다.
도 6, 도 8 및 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 평면도들이다. 도 7 및 도 9는 도 6 및 도 8의 비휘발성 메모리 소자의 VII-VII'선 및 IX-IX'선에서 각각 절취한 단면도들이다.
도 6 및 도 7을 참조하면, 제 1 및 제 2 핀들(105a, 105b)을 포함하는 반도체 기판을 제공한다. 예를 들어서, 반도체 기판은 벌크 반도체 웨이퍼를 식각하여, 몸체(102)로부터 돌출된 제 1 및 제 2 핀들(105a, 105b)을 한정할 수 있다. 이어서, 제 1 및 제 2 핀들(105a, 105b) 사이에 매몰 절연막(115)을 채울 수 있다. 이에 따라, 매몰 절연막(115)의 반대편에 있는 제 1 및 제 2 핀들(105a, 105b)의 일측면이 채널 영역으로 이용될 수 있다.
이어서, 반도체 기판 상에 제 1 및 제 2 핀들(105a, 105b)의 제 1 영역(171)을 노출하는 제 1 마스크층(170)을 형성한다. 예를 들어, 제 1 마스크층(170)은 포토레지스트층을 포함할 수 있다.
이어서, 제 1 영역(171) 내의 제 1 핀(105a)에 선택적으로 제 2 도전형의 불순물들(172)을 주입하여, 제 1 패스 영역(125a)을 형성한다. 예를 들어, 제 1 패스 영역(125a)은 틸트(tilt) 이온 주입법을 이용하여 형성할 수 있다. 보다 구체적으로 보면, 제 1 마스크층(170)을 이온 주입 보호층으로 하고, 제 1 핀(105a)에 비스듬한 각도, 예컨대 제 1 각도(θ1)로 제 2 도전형의 불순물들(172)을 주입한다. 이에 따라, 제 1 핀(105a)에는 비스듬한 각도로 제 2 도전형의 불순물들(172)이 주입되나, 제 2 핀(105b)에는 거의 제 2 도전형의 불순물들(172)이 주입되지 않게 된다. 예를 들어, 제 1 각도(θ1)는 0o 보다 크고 90o 보다 작을 수 있고, 바람직하게는 5o 내지 45o 범위를 가질 수 있다.
도 7 및 도 8을 참조하면, 반도체 기판 상에 제 1 및 제 2 핀들(105a, 105b)의 제 2 영역(176)을 노출하는 제 2 마스크층(175)을 형성한다. 예를 들어, 제 2 마스크층(176)은 포토레지스트층을 포함할 수 있다.
이어서, 제 2 영역(176) 내의 제 2 핀(105b)에 선택적으로 제 2 도전형의 불순물들(177)을 주입하여, 제 2 패스 영역(125b)을 형성한다. 예를 들어, 제 2 패스 영역(125b)은 틸트(tilt) 이온 주입법을 이용하여 형성할 수 있다. 보다 구체적으로 보면, 제 2 마스크층(175)을 이온 주입 보호층으로 하고, 제 2 핀(105b)에 비스듬한 각도, 예컨대 제 2 각도(θ2)로 제 2 도전형의 불순물들(177)을 주입한다. 이에 따라, 제 2 핀(105b)에는 비스듬한 각도로 제 2 도전형의 불순물들(177)이 주입 되나, 제 1 핀(105a)에는 거의 제 2 도전형의 불순물들(177)이 주입되지 않게 된다. 예를 들어, 제 2 각도(θ2)는 0o 보다 크고 90o 보다 작을 수 있고, 바람직하게는 5o 내지 45o 범위를 가질 수 있다.
도 10을 참조하면, 제 1 및 제 2 영역들(171, 176) 내의 제 1 및 제 2 핀들(105a, 105b)의 일측면을 각각 덮고 제 1 및 제 2 핀들(105a, 105b) 상을 가로질러 신장하는 제 1 및 제 2 스트링 선택 게이트 전극들(155a, 155b)을 형성한다. 또한, 제 1 및 제 2 영역들(171, 176) 밖의 제 1 및 제 2 핀들(105a, 105b)의 일측면을 각각 덮고 제 1 및 제 2 핀들(105a, 105b) 상을 가로질러 신장하는 제어 게이트 전극들(150)을 형성한다. 제 1 및 제 2 스트링 선택 게이트 전극들(155a, 155b), 및 제어 게이트 전극들(150)은 동시에 또는 임의의 순서로 형성할 수 있다.
이어서, 제 1 및 제 2 핀들(105a, 105b)의 일단을 연결하는 공통 비트 라인 전극들(160a, 160b)을 형성하고, 제 1 및 제 2 핀들(105a, 105b)의 타단을 연결하는 공통 소오스 라인 전극(165)을 형성할 수 있다. 나아가, 공통 비트 라인 전극들(160a, 160b), 제 1 및 2 스트링 선택 게이트 전극들(155a, 155b), 제어 게이트 전극들(150) 및 공통 소오스 라인 전극(165) 사이의 제 1 및 제 2 핀들(105a, 105b) 부분에 제 2 도전형을 갖는 소오스 또는 드레인 영역을 형성할 수 있다. 이 실시예의 변형된 예에서, 소오스 또는 드레인 영역의 일부는 제 1 및/또는 제 2 패스 영역들(125a, 125b)의 형성과 동시에 형성될 수도 있다.
이어서, 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서, 비휘발성 메모리 소자를 완성할 수 있다.
이 실시예에 따르면, 틸트 이온 주입 방법을 이용하여, 제 1 및 제 2 핀들(105a, 105b)의 일측면에 선택적으로 제 1 또는 제 2 패스 영역들(125a, 125b)을 형성할 수 있다. 이에 따라, 이 실시예의 비휘발성 메모리 소자의 제조 방법은 제 1 및 제 2 핀들(105a, 105b)을 선택하기 위한 패터닝 단계를 생략할 수 있어서 경제적이다.
도 11 내지 도 13은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 도핑 프로파일을 보여주는 시뮬레이션에 의한 사시도들이다. 도 11 내지 도 13은 도 6 내지 도 10의 제 1 및 제 2 스트링 선택 트랜지스터들을 예시적으로 도시한다.
도 11을 참조하면, 소오스 또는 드레인 영역(180)이 제 1 및 제 2 핀들(105a, 105b)의 소정 부분에 한정될 수 있다. 소오스 또는 드레인 영역(180)은 도 10에서 제 1 및 제 2 스트링 선택 게이트 전극들(155a, 155b)의 양편의 제 1 및 제 2 핀들(105a, 105b) 부분에 한정될 수 있다.
도 12를 참조하면, 틸트 이온 주입을 이용하여, 제 1 및 제 2 패스 영역들(125a, 125b)을 선택적으로 제 1 및 제 2 핀들(105a, 105b)에 한정할 수 있다.
도 13을 참조하면, 도 11 및 도 12를 임의의 순서로 수행함으로써, 소오스 또는 드레인 영역(180) 사이에 제 1 및 제 2 패스 영역들(125a, 125b)을 배치할 수 있다. 제 1 핀(105a)에서 제 1 패스 영역(125a)은 도 6의 제 1 영역(171)에 대응되고, 인접한 소오스 또는 드레인 영역(180)과 제 2 불순물들을 이용하여 연결될 수 있다. 마찬가지로, 제 2 핀(105b)에서 제 2 패스 영역(125b)은 도 8의 제 2 영 역(176)에 대응되고, 인접한 소오스 또는 드레인 영역(180)과 제 2 불순물들을 이용하여 연결될 수 있다.
도 14는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압-전류 특성을 보여주는 시뮬레이션에 의한 그래프이다. 이 시뮬레이션에서, 제 1 스트링 선택 라인(SSL1)에는 턴-오프 전압, 예컨대 0V를 인가하고, 제 2 스트링 선택 라인(SSL2)에는 턴-온 전압, 예컨대 2V가 인가되었다.
도 14를 참조하면, 제 2 스트링(S2)에는 전류가 거의 흐르지 않고, 제 1 스트링(S1)에만 전류가 흐른다는 것을 알 수 있다. 따라서, 제 1 및 제 2 스트링들(S1, S2)의 동작은 효과적으로 구분될 수 있다. 제 2 스트링(S2)에 전류가 흐르지 않는 이유는 제 1 선택 트랜지스터가 오프 되어 있기 때문이다. 하지만, 제 1 스트링(S1)은 제 1 패스 영역(도 7의 125a)을 통해서 전류가 흐를 수 있다.
도 15 및 도 16은 일 실험예에 따른 비휘발성 메모리 소자의 전자 농도 프로파일을 보여주는 시뮬레이션에 의한 사시도들이다. 도 15 및 도 16은 도 14의 조건에서 측정된 것을 나타낼 수 있다.
도 15 및 도 16을 참조하면, 제 1 핀(105a)에는 채널이 온("ON"으로 표시) 되어 있으나, 제 2 핀(105b)에는 채널이 오프("OFF"로 표시) 되어 있는 것을 알 수 있다. 따라서, 제 1 스트링(S1)에는 전류가 흐르고, 제 2 스트링(S2)에는 전류가 흐르지 않게 된다. 이러한 시뮬레이션 결과들은 제 1 및 제 2 핀들(105a, 105b)이 선택적으로 동작할 수 있음을 나타낸다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는 공통 비트 라인 구조를 채택함으로써 스트링들 사이의 공간을 줄일 수 있어 높은 집적도를 가질 수 있고, 스트링 선택 라인들을 분리함으로써 스트링들을 개별적으로 동작시킬 수 있다.
본 발명에 따른 공통 비트 라인 전극은 종래의 개별적인 비트 라인 전극에 비해 핀들과 넓은 접촉 면적을 가질 수 있고, 이에 따라 핀들과 공통 비트 라인 전극 사이의 콘택 저항이 종래보다 크게 감소될 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 따르면, 틸트 이온 주입 방법을 이용하여, 제 1 및 제 2 핀들의 일측면에 선택적으로 제 1 또는 제 2 패스 영역들을 형성할 수 있고, 따라서 패터닝 단계를 생략할 수 있어서 경제적이다.

Claims (19)

  1. 제 1 및 제 2 핀들을 포함하고, 제 1 도전형을 갖는 반도체 기판;
    상기 제 1 및 제 2 핀들의 일단을 연결하는 공통 비트 라인 전극;
    상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 복수의 제어 게이트 전극들;
    상기 공통 비트 라인 전극 및 상기 복수의 제어 게이트 전극들 사이에 배치되고, 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 제 1 스트링 선택 게이트 전극;
    상기 제 1 스트링 선택 게이트 전극 및 상기 복수의 제어 게이트 전극들 사이에 배치되고, 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 제 2 스트링 선택 게이트 전극; 및
    상기 제 1 스트링 선택 게이트 전극 아래의 상기 제 1 핀의 일부분 및 상기 제 2 스트링 선택 게이트 전극 아래의 상기 제 2 핀의 일부분은 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 반도체 기판은 상기 제 1 및 제 2 핀들의 하단을 연결하는 몸체를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 핀들 사이를 채우는 매몰 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 핀들의 일측면은 상기 매몰 절연막의 반대편에 각각 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서, 상기 공통 비트 라인 전극, 상기 제 1 스트링 선택 게이트 전극, 상기 제 2 스트링 선택 게이트 전극 및 상기 복수의 제어 게이트 전극들 사이의 상기 제 1 및 제 2 핀 부분에 한정되고, 상기 제 2 도전형을 갖는 소오스 또는 드레인 영역을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 복수의 제어 게이트 전극들 및 상기 제 1 및 제 2 핀들의 일측면 사이에 각각 개재된 복수의 전하 저장층들;
    상기 제 1 및 제 2 핀들의 일측면 및 상기 복수의 전하 저장층들 사이에 각각 개재된 복수의 터널링 절연층들; 및
    상기 복수의 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서, 상기 제 1 및 제 2 핀들의 타단에 연결된 공통 소오스 라 인 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 반도체 기판은 벌크 반도체 웨이퍼를 식각하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 및 제 2 영역이 서로 다른 행에 각각 한정된 제 1 및 제 2 핀들을 갖고, 제 1 도전형을 갖는 반도체 기판을 제공하는 단계;
    상기 제 1 핀의 상기 제 1 영역에, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 1 패스 영역을 형성하는 단계;
    상기 제 2 핀의 상기 제 2 영역에, 상기 제 2 도전형을 갖는 제 2 패스 영역을 형성하는 단계;
    상기 제 1 영역 내의 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 제 1 스트링 선택 게이트 전극을 형성하는 단계; 및
    상기 제 2 영역 내의 상기 제 1 및 제 2 핀들의 일측면들을 덮고 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 제 1 스트링 선택 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 제 1 패스 영역을 형성하기 전에, 상기 제 1 및 제 2 핀들 사이에 매몰 절연막을 채우는 단계를 더 포함하는 것을 특징으로 하는 비휘 발성 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 및 제 2 핀들의 일측면은 상기 매몰 절연막의 반대편에 각각 한정된 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 제 1 패스 영역을 형성하는 단계는, 틸트(tilt) 이온 주입을 이용하여 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 제 1 패스 영역을 형성하는 단계는,
    상기 제 1 및 제 2 핀들의 상기 제 1 영역을 노출하는 제 1 마스크층을 형성하는 단계;
    상기 제 1 마스크층을 이온 주입 보호층으로 하여, 상기 제 1 핀의 일측면에 선택적으로 입사되도록 상기 제 1 핀에 대해서 0o 보다 크고 90o 보다 작은 제 1 각도로 상기 제 2 도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  14. 제 11 항에 있어서, 상기 제 2 패스 영역을 형성하는 단계는, 틸트 이온 주입을 이용하여 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 제 2 패스 영역을 형성하는 단계는,
    상기 제 1 및 제 2 핀들의 상기 제 2 영역을 노출하는 제 2 마스크층을 형성하는 단계;
    상기 제 2 마스크층을 이온 주입 보호층으로 하여, 상기 제 2 핀의 일측면에 선택적으로 입사되도록 상기 제 2 핀에 대해서 0o 보다 크고 90o 보다 작은 제 2 각도로 상기 제 2 도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 9 항에 있어서, 상기 제 1 영역 및 상기 제 2 영역 밖의 상기 제 1 및 제 2 핀들의 일측면을 덮고, 상기 제 1 및 제 2 핀들 상을 가로질러 신장하는 복수의 제어 게이트 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 제 1 스트링 선택 게이트 전극, 상기 제 2 스트링 선택 게이트 전극 및 상기 복수의 제어 게이트 전극들 사이의 상기 제 1 및 제 2 핀들 부분에 상기 제 2 불순물들을 주입하여 소오스 또는 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 복수의 제어 게이트 전극들 반대편에 위치한 제 1 및 제 2 핀들의 일단을 연결하는 공통 비트 라인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제 9 항에 있어서, 상기 반도체 기판을 제공하는 단계는, 벌크 반도체 웨이퍼를 식각하여 몸체로부터 돌출된 상기 제 1 및 제 2 핀들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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