KR100538886B1 - 플래쉬 메모리 소자의 고전압 트랜지스터 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 고전압 트랜지스터에 관한 것으로, 고농도 불순물 영역과 이를 둘러싸는 저농도 불순물 영역으로 이루어진 DDD 구조의 소오스/드레인 접합부에서, 콘택홀이 형성될 위치만큼 이격된 거리에서 폭이 콘택홀의 폭과 같거나 넓으며 길이가 게이트 전극이 지나는 액티브 영역의 폭보다 같거나 짧은 직사각형 형태로 게이트 전극과 평행하도록 고농도 불순물 영역을 형성하므로, 콘택홀 부분에 인접된 게이트 전극을 지나는 전류 밀도와 콘택홀을 형성할 수 없는 부분의 게이트 전극을 지나는 전류 밀도가 균일하게 되어 콘택홀의 개수와 무관하게 균일하고 일정한 포화전류를 얻을 수 있다.
Description
본 발명은 플래쉬 메모리 소자의 고전압 트랜지스터에 관한 것으로, 특히 고농도 불순물 영역과 이를 둘러싸는 저농도 불순물 영역으로 이루어진 이중 확산 드레인(Double Diffused Drain; DDD) 구조의 소오스/드레인 접합부에서 콘택홀의 개수와 무관하게 균일하고 일정한 포화전류(saturation current)를 얻을 수 있는 플래쉬 메모리 소자의 고전압 트랜지스터에 관한 것이다.
반도체 메모리 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 μs에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.
플래쉬 메모리 소자를 회로적 관점에서 살펴보면, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형과 몇 개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형으로 구분할 수 있다.
NAND형 플래쉬 메모리 소자는 외부의 주변 회로에 의해 동작되는 셀 트랜지스터는 부유되어 있는 제 1 게이트와 제 1 게이트를 제어하는 제 2 게이트가 적층된 구조를 갖는다. 셀의 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling) 또는 핫-전자 주입(hot electron injection)에 의해 채널 핫-전자의 일부가 터널 산화막을 통해 제 1 게이트에 주입됨으로써 이루어진다. 이러한 프로그램 동작을 수행하기 위하여 일반적으로, 벌크(bulk) 기판에 0V가 인가되고 셀 어레이의 워드라인으로 제공되는 제 2 게이트에 20V 이상의 고전압이 인가된다. 이때, 터널 산화막의 양단에 10MV/cm 이상의 전압이 유기되어 전자가 기판으로부터 제 1 게이트에 주입된다. 한편, 셀의 소거(erase) 동작은 제 2 게이트에 0V를 인가하고 벌크 기판에 -20V를 인가하여 제 1 게이트와 기판 사이의 전압 차에 의해 제 1 게이트에 주입된 전자를 기판으로 방전시킴으로써 이루어진다.
따라서, NAND형 플래쉬 메모리 소자에서는 셀을 구동시키기 위한 외부 회로가 존재하여야 하며, 이러한 회로는 주로 20V 이상의 고전압 접합 항복 전압(junction breakdown voltage)을 갖는 트랜지스터로 구성되며, 이러한 트랜지스터에 의해 형성된 고전압은 금속과 같은 전도체로 이루어진 전력선을 따라 제 2 게이트로 사용되는 셀 어레이의 워드라인에 전달되어 셀을 프로그램 시킨다. 그러므로, 전술한 바와 같이 고전압 접합 항복 전압을 형성하고 이를 워드라인에 전달시키는 트랜지스터를 제조하는 공정이 매우 중요하다. 이러한 트랜지스터는 통상적으로 고전압 트랜지스터로 불리며, 동작 전압이 Vcc 정도인 저전압 트랜지스터와는 다르게 차별화한 영역에 형성한다.
도 1은 종래 방법에 의한 NAND형 플래쉬 메모리 소자의 고전압 트랜지스터의 레이아웃도이고, 도 2는 도 1의 II-II'선을 따라 절단한 고전압 트랜지스터의 단면도이며, 도 3은 도 1의 III-III'선을 따라 절단한 고전압 트랜지스터의 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 통상의 소자 분리 공정에 의해 반도체 기판(11)의 소정 영역에 소자 분리막(12)을 형성하여, 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터 등이 형성되어질 액티브 영역을 정의하며(define), 첨부된 도면에서는 고전압 트랜지스터가 형성되어질 액티브 영역만이 도시된다. 채널 트랜지스터의 문턱 전압(threshold voltage)을 최적화시키기 위하여 불순물 이온을 주입함으로써 액티브 영역의 반도체 기판(11) 표면에 문턱 전압 조절층이 형성된다. 그 결과물의 상부에 게이트 절연막(13)을 형성한다. 게이트 절연막(13)의 상부에 불순물이 도핑(doping)된 폴리실리콘과 같은 도전 물질을 증착한 후, 이를 사진식각 공정으로 패터닝하여 게이트 전극(14)을 형성한다. 저농도 불순물 이온 주입 공정으로 게이트 전극(14) 양쪽의 반도체 기판(11)에 저농도 불순물 영역(20)을 형성한다. 저농도 불순물 영역(20)은 반도체 기판(11)과 다른 도전형의 불순물 이온으로 형성된다. 저농도 불순물 영역(20)을 포함한 전체 구조 상부에 층간 절연막(15)을 형성한다. 층간 절연막(15)의 일부분을 식각하여 저농도 불순물 영역(20)의 중심 부분을 노출시키는 콘택홀(16)을 형성한다. 저농도 불순물 영역(20)의 중심 부분에 콘택홀(16)을 형성하는 이유는 후에 형성되는 고농도 불순물 영역과 게이트 전극(14) 사이의 거리 및 고농도 불순물 영역과 소자 분리막(12) 사이의 거리를 일정 길이 이상으로 유지시키면 접합 항복 전압을 증가시킬 수 있기 때문이다. 이후, 플러그 마스크(plug mask) 공정 및 플러그 이온 주입 공정으로 저농도 불순물 영역(20)보다 고농도의 불순물 이온을 콘택홀(16)을 통해 노출된 저농도 불순물 영역(20)에 주입하여 고농도 불순물 영역(21)을 형성하고, 이로 인하여 고농도 불순물 영역(21)과 이를 둘러싸는 저농도 불순물 영역(20)으로 이루어진 DDD 구조의 소오스/드레인 접합부(221)가 완성된다. 고농도 불순물 영역(21)은 저농도 불순물 영역(21)과 동일한 도전형의 불순물 이온으로 형성된다. 콘택홀(16) 내부에 폴리실리콘이나 텅스텐 등의 도전물을 채워 콘택 플러그(17)를 형성한다. 콘택 플러그(17)에 전기적으로 연결되는 금속배선(18)을 층간 절연막(15) 상에 형성한다.
일반적으로, NAND형 플래쉬 메모리 소자에 사용되는 고전압 트랜지스터의 경우 소오스/드레인 접합부(221)에 콘택되는 부분이 많을수록 즉, 콘택홀(16)의 개수가 많을수록 도 4에 도시된 바와 같이, 포화전류가 감소하는 특성을 가진다. 도 4는 일반적인 고전압 트랜지스터에서 콘택홀의 개수에 따른 포화전류 특성을 설명하기 위해 도시한 그래프이다. 그런데, 실제로 NAND형 플래쉬 메모리 소자에서 페이지 버퍼 회로(page buffer circuit)에 사용되는 고전압 트랜지스터는 도 1에 도시된 바와 같이, 소오스/드레인 접합부(221)에 1개의 콘택홀(16)만 형성된다. 실질적으로 소오스/드레인 접합부(221)의 전체 면적은 적어도 3개의 콘택홀을 형성할 수 있지만, 페이지 버퍼 회로에 사용되는 고전압 트랜지스터는 금속배선(18)이 고전압 트랜지스터 영역을 지나갈 수밖에 없기 때문에 다른 콘택홀을 추가로 형성하기 어렵다. 이와 같이, 소오스/드레인 접합부(221)의 중앙 부분에 콘택홀(16)이 1개 형성되어 있기 때문에 게이트 전극(14)을 지나는 전류 밀도는 중앙에서 높고 가장자리로 갈수록 낮아지게 된다. 따라서 페이지 버퍼 회로에 사용되는 고전압 트랜지스터는 게이트 전극을 지나는 전류 밀도가 불균일하게되어 일정한 포화전류를 얻을 수 없을 뿐만 아니라 포화전류의 감소로 인하여 소자의 성능(performance)을 약화 및 설계 시뮬레이션(simulation)의 오차를 유발시키는 문제가 있다.
따라서, 본 발명은 고농도 불순물 영역과 이를 둘러싸는 저농도 불순물 영역으로 이루어진 DDD 구조의 소오스/드레인 접합부에서 콘택홀의 개수와 무관하게 균일하고 일정한 포화전류를 얻을 수 있는 플래쉬 메모리 소자의 고전압 트랜지스터를 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 제 1 측면에 따른 고전압 트랜지스터는 고농도 불순물 영역과 이를 둘러싸는 저농도 불순물 영역으로 이루어진 DDD 구조의 소오스/드레인 접합부에서, 콘택홀이 형성될 위치만큼 이격된 거리에 게이트 전극과 평행하도록 형성된 고농도 불순물 영역을 포함한다.
상기에서, 고농도 불순물 영역은 그 폭이 콘택홀의 폭과 같거나 넓으며, 길이가 게이트 전극이 지나는 액티브 영역의 폭보다 같거나 좁은 직사각형 형태로 형성된다.
발명의 목적을 달성하기 위한 제 2 측면에 따른 고전압 트랜지스터는 소자 분리막에 의해 정의된 액티브 영역의 반도체 기판 상에 형성된 게이트 절연막; 게이트 절연막 상에 형성된 게이트 전극; 게이트 전극 양쪽의 반도체 기판에 형성된 저농도 불순물 영역; 게이트 전극으로부터 일정 거리 이격되어 게이트 전극과 평행하도록 형성된 고농도 불순물 영역; 고농도 불순물 영역을 포함한 전체 구조 상부에 형성된 층간 절연막; 고농도 불순물 영역의 일부가 저면을 이루며 층간 절연막에 형성된 콘택홀; 콘택홀에 도전물을 채워 형성된 콘택 플러그; 및 콘택 플러그에 전기적으로 연결되며, 층간 절연막 상에 형성된 금속배선을 포함한다.
상기에서, 고농도 불순물 영역은 저농도 불순물 영역으로 둘러싸이며, 폭이 콘택홀의 폭과 같거나 넓으며, 길이가 게이트 전극이 지나는 액티브 영역의 폭보다 같거나 좁은 직사각형 형태로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 5는 본 발명의 실시예에 따른 NAND형 플래쉬 메모리 소자의 고전압 트랜지스터의 레이아웃도이고, 도 6은 도 5의 VI-VI'선을 따라 절단한 고전압 트랜지스터의 단면도이며, 도 7은 도 5의 VII-VII'선을 따라 절단한 고전압 트랜지스터의 단면도이다.
도 5, 도 6 및 도 7을 참조하면, 소자 분리 공정에 의해 반도체 기판(51)의 소정 영역에 소자 분리막(52)을 형성하여, 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터 등이 형성되어질 액티브 영역을 정의하며(define), 첨부된 도면에서는 고전압 트랜지스터가 형성되어질 액티브 영역만이 도시된다. 채널 트랜지스터의 문턱 전압(threshold voltage)을 최적화시키기 위하여 불순물 이온을 주입함으로써 액티브 영역의 반도체 기판(51) 표면에 문턱 전압 조절층이 형성된다. 그 결과물의 상부에 게이트 절연막(53)을 형성한다. 게이트 절연막(53)의 상부에 불순물이 도핑(doping)된 폴리실리콘과 같은 도전 물질을 증착한 후, 이를 사진식각 공정으로 패터닝하여 게이트 전극(54)을 형성한다. 저농도 불순물 이온 주입 공정으로 게이트 전극(54) 양쪽의 반도체 기판(51)에 저농도 불순물 영역(60)을 형성한다. 저농도 불순물 영역(60)은 반도체 기판(51)과 다른 도전형의 불순물 이온으로 형성된다. 고전압 트랜지스터가 NMOS 트랜지스터일 경우, 저농도 불순물 영역(60)은 N형 불순물로 인(Phosphorous)을 60 내지 70 keV 및 3E12 내지 5E12 atoms/cm2의 조건으로 주입하여 형성한다.
저농도 불순물 영역(60)의 중심 부분 즉, 후속 공정에 의해 콘택홀이 형성될 부분의 위치를 포함하며, 이 위치만큼 이격된 거리에서 폭이 콘택홀의 폭과 같거나 넓으며 길이가 게이트 전극(54)이 지나는 액티브 영역의 폭보다 같거나 짧은 직사각형 형태로 게이트 전극(54)과 평행하도록 고농도 불순물 영역(61)을 형성하고, 이로 인하여 고농도 불순물 영역(61)과 이를 둘러싸는 저농도 불순물 영역(60)으로 이루어진 DDD 구조의 소오스/드레인 접합부(661)가 형성된다. 고농도 불순물 영역(61)은 저농도 불순물 영역(61)과 동일한 도전형의 불순물 이온으로 형성된다. 고전압 트랜지스터가 NMOS 트랜지스터일 경우, 고농도 불순물 영역(61)은 N형 불순물로 아세닉(Arsenic)을 20 내지 30 keV 및 2E15 내지 5E15 atoms/cm2의 조건으로 주입하여 형성한다. 고농도 불순물 영역(61)을 게이트 전극(54)으로부터 일정 거리 이격된 위치에 게이트 전극(54)과 평행하게 형성하는 것은 고농도 불순물 영역(61)과 게이트 전극(54) 사이의 거리 및 고농도 불순물 영역과 소자 분리막(52) 사이의 거리를 일정 길이 이상으로 유지시켜 접합 항복 전압의 특성을 개선하면서, 후에 형성될 콘택홀의 개수 및 위치와 무관하게 게이트 전극(54)의 전 지역을 지나는 전류 밀도가 균일하게 되도록 하기 위함이다.
소오스/드레인 접합부(661)를 포함한 전체 구조 상부에 층간 절연막(55)을 형성한다. 층간 절연막(55)의 일부분을 식각하여 고농도 불순물 영역(61)의 일부분을 노출시키는 콘택홀(56)을 형성한다. 콘택홀(56) 내부에 폴리실리콘이나 텅스텐 등의 도전물을 채워 콘택 플러그(57)를 형성한다. 콘택 플러그(57)에 전기적으로 연결되는 금속배선(58)을 층간 절연막(55) 상에 형성한다.
알려진 바와 같이, NAND형 플래쉬 메모리 소자에 사용되는 고전압 트랜지스터는 소오스/드레인 접합부에 콘택되는 부분이 많을수록 포화전류가 감소하는 특성을 가지는데, NAND형 플래쉬 메모리 소자에서 페이지 버퍼 회로(page buffer circuit)에 사용되는 고전압 트랜지스터는 금속배선이 고전압 트랜지스터 영역을 지나갈 수밖에 없기 때문에 소오스/드레인 접합부에 많은 수의 콘택홀을 형성할 수 없다. 이 경우 발생되는 문제를 해결하기 위하여, 상기한 본 발명은 도 5에 도시된 바와 같이, 고농도 불순물 영역(61)과 이를 둘러싸는 저농도 불순물 영역(60)으로 이루어진 DDD 구조의 소오스/드레인 접합부(661)에서, 콘택홀(56)이 형성될 위치만큼 이격된 거리에 콘택홀(56)의 폭과 같거나 넓으면서 게이트 전극(54)과 평행한 직사각형 형태로 저항이 낮은 고농도 불순물 영역(61)을 형성하므로, 콘택홀(56) 부분에 인접된 게이트 전극(54)을 지나는 전류 밀도와 콘택홀(56)을 형성할 수 없는 부분의 게이트 전극(54)을 지나는 전류 밀도가 균일하게 되어 콘택홀(56)의 개수와 무관하게 균일하고 일정한 포화전류를 얻을 수 있다.
상술한 바와 같이, 본 발명은 저항이 낮은 고농도 불순물 영역을 게이트 전극과 평행하게 형성하므로 전체적으로 균일하고 일정한 포화전류를 얻을 수 있어 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있을 뿐만 아니라, 기존에 진행하던 플러그 마스크 공정 및 플러그 이온 주입 공정을 생략(skip)할 수 있어 생산성을 향상시킬 수 있다.
도 1은 종래 NAND형 플래쉬 메모리 소자의 고전압 트랜지스터의 레이아웃도;
도 2는 도 1의 II-II'선을 따라 절단한 고전압 트랜지스터의 단면도;
도 3은 도 1의 III-III'선을 따라 절단한 고전압 트랜지스터의 단면도;
도 4는 일반적인 고전압 트랜지스터에서 콘택홀의 개수에 따른 포화전류 특성을 설명하기 위해 도시한 그래프;
도 5는 본 발명의 실시예에 따른 NAND형 플래쉬 메모리 소자의 고전압 트랜지스터의 레이아웃도;
도 6은 도 5의 VI-VI'선을 따라 절단한 고전압 트랜지스터의 단면도; 및
도 7은 도 5의 VII-VII'선을 따라 절단한 고전압 트랜지스터의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 51: 반도체 기판 12, 52: 소자 분리막
13, 23: 게이트 절연막 14, 24: 게이트 전극
15, 55: 층간 절연막 16, 56: 콘택홀
17, 57: 콘택 플러그 18, 58: 금속배선
20, 60: 저농도 불순물 영역 21, 61: 고농도 불순물 영역
221, 661: 소오스/드레인 접합부
Claims (8)
- 고농도 불순물 영역과 이를 둘러싸는 저농도 불순물 영역으로 이루어진 DDD 구조의 소오스/드레인 접합부에서, 콘택홀이 형성될 위치만큼 이격된 거리에 게이트 전극과 평행하도록 형성된 고농도 불순물 영역을 포함하되, 상기 고농도 불순물 영역은 그 폭이 상기 콘택홀의 폭과 같거나 넓으며, 길이가 상기 게이트 전극이 지나는 액티브 영역의 폭보다 좁은 직사각형 형태로 아세닉을 20 내지 30 keV 및 2E15 내지 5E15 atoms/cm2의 조건으로 주입하여 형성된 고전압 트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 저농도 불순물 영역은 인을 60 내지 70 keV 및 3E12 내지 5E12 atoms/cm2의 조건으로 주입하여 형성하는 고전압 트랜지스터.
- 삭제
- 소자 분리막에 의해 정의된 액티브 영역의 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극;상기 게이트 전극 양쪽의 상기 반도체 기판에 형성된 저농도 불순물 영역;상기 게이트 전극으로부터 일정 거리 이격되어 상기 게이트 전극과 평행하도록 형성된 고농도 불순물 영역;상기 고농도 불순물 영역을 포함한 전체 구조 상부에 형성된 층간 절연막;상기 고농도 불순물 영역의 일부가 저면을 이루며 상기 층간 절연막에 형성된 콘택홀;상기 콘택홀에 도전물을 채워 형성된 콘택 플러그; 및상기 콘택 플러그에 전기적으로 연결되며, 상기 층간 절연막 상에 형성된 금속배선을 포함하며, 상기 고농도 불순물 영역은 저농도 불순물 영역으로 둘러싸이고, 폭이 상기 콘택홀의 폭과 같거나 넓으며, 길이가 상기 게이트 전극이 지나는 액티브 영역의 폭보다 좁은 직사각형 형태로 형성하는 것을 특징으로 하는 고전압 트랜지스터.
- 삭제
- 제 5 항에 있어서,상기 저농도 불순물 영역은 인을 60 내지 70 keV 및 3E12 내지 5E12 atoms/cm2의 조건으로 주입하여 형성하는 고전압 트랜지스터.
- 제 5 항에 있어서,상기 고농도 불순물 영역은 아세닉을 20 내지 30 keV 및 2E15 내지 5E15 atoms/cm2의 조건으로 주입하여 형성하는 고전압 트랜지스터.
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