KR19980083564A - 고전압 트랜지스터를 갖는 불휘발성 메모리 장치의 제조 방법 - Google Patents

고전압 트랜지스터를 갖는 불휘발성 메모리 장치의 제조 방법 Download PDF

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KR19980083564A
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Abstract

고전압 트랜지스터를 갖는 불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판을 액티브 영역과 소자 분리 영역으로 구분한다. 상기 액티브 영역의 상부에 게이트 절연막을 개재하여 게이트를 형성한다. 고전압에서 동작하는 트랜지스터가 형성되어질 영역을 오픈시키는 마스크를 이용하여 제2 도전형의 제1 불순물을 이온 주입하고, 계속해서 제1 도전형의 제2 불순물을 이온 주입함으로써, 제1 농도의 제2 도전형 불순물 영역 및 제1 도전형 불순물 영역을 형성한다. 상기 마스크를 제거한 후 상기 액티브 영역의 전면에 제2 도전형의 제3 불순물을 이온 주입함으로써, 상기 제1 농도보다 높은 제2 농도의 제2 도전형 불순물 영역을 형성한다. 상기 게이트의 측벽에 절연 물질로 이루어진 스페이서를 형성한다. 상기 스페이서를 마스크로 이용하여 제2 도전형의 제4 불순물을 이온 주입함으로써, 상기 제2 농도보다 높은 제3 농도의 제2 도전형 불순물 영역을 형성한다. 게이트 측벽의 스페이서 하단에 위치한 제2 농도의 제2 도전형 불순물 영역의 농도가 제1 도전형의 불순물에 의해 상쇄되어 낮아짐으로써, 게이트 오버랩 접합 부위의 농도가 낮아져서 게이트 유도 드레인 항복(GIBV) 전압을 증가시킬 수 있다.

Description

고전압 트랜지스터를 갖는 불휘발성 메모리 장치의 제조 방법
본 발명은 불휘발성 메모리 장치(non-volatile memory device)의 제조 방법에 관한 것으로, 보다 상세하게는 고전압 트랜지스터를 갖는 NAND형 플래쉬(flash) 메모리 장치에 있어서 소오스/드레인 접합(junction) 구조를 변경하여 게이트 유도 드레인 항복 전압(gate induced drain breakdown voltage; GIBV)을 증가시킬 수 있는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 μs에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.
플래쉬 메모리 장치를 회로적 관점에서 살펴보면, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형과 몇개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형으로 구분할 수 있다.
상기 NAND형 플래쉬 메모리 장치에 있어서, 외부의 주변 회로에 의해 동작되는 셀 트랜지스터는 부유되어 있는 제1 게이트와 상기 제1 게이트를 제어하는 제2 게이트가 적층된 구조를 갖는다. 상기 셀의 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling) 또는 핫-전자 주입(hot electron injection)에 의해 채널 핫-전자의 일부가 터널 산화막을 통해 제1 게이트에 주입됨으로써 이루어진다. 이러한 프로그램 동작을 수행하기 위하여 일반적으로, 벌크(bulk) 기판에 0V가 인가되고 셀 어레이의 워드라인으로 제공되는 제2 게이트에 20V 이상의 고전압이 인가된다. 이때, 터널 산화막의 양단에 10MV/cm 이상의 전압이 유기되어 전자가 기판으로부터 상기 제1 게이트에 주입된다. 한편, 셀의 소거(erase) 동작은 제2 게이트에 0V를 인가하고 벌크 기판에 -20V를 인가하여 제1 게이트와 기판 사이의 전압 차에 의해 상기 제1 게이트에 주입된 전자를 기판으로 방전시킴으로써 이루어진다.
따라서, 상기한 NAND형 플래쉬 메모리 장치에서는 셀을 구동시키기 위한 외부 회로가 존재하여야 하며, 이러한 회로는 주로 20V 이상의 고전압 접합 항복 전압(junction breakdown voltage)을 갖는 트랜지스터로 구성되며, 상기 트랜지스터에 의해 형성된 고전압은 금속과 같은 전도체로 이루어진 전력선을 따라 제2 게이트로 사용되는 셀 어레이의 워드라인에 전달되어 상기 셀을 프로그램시킨다. 그러므로, 전술한 바와 같이 고전압 접합 항복 전압을 형성하고 이를 워드라인에 전달시키는 트랜지스터를 제조하는 공정이 매우 중요하다. 이러한 트랜지스터는 통상적으로 고전압 트랜지스터로 불리우며, 동작 전압이 Vcc 정도인 저전압 트랜지스터와는 다르게 차별화한 영역에 형성한다.
도 1a 내지 도 1d는 종래 방법에 의한 고전압 트랜지스터를 갖는 NAND형 플래쉬 메모리 장치에 있어서 상기 고전압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 통상의 소자 분리 공정에 의해 반도체 기판(10)의 소정 영역에 소자 분리막(12)을 형성함으로써, 트랜지스터들이 형성되어질 액티브 영역을 정의한다. 이어서, N-채널 트랜지스터의 문턱 전압(threshold voltage)을 최적화시키기 위하여 P형 불순물을 이온 주입함으로써 상기 액티브 영역의 표면에 문턱 전압 조절층(13)을 형성한 후, 결과물의 상부에 게이트 절연막(14)을 형성한다. 다음에, 상기 게이트 절연막(14)의 상부에 불순물이 도우프된 폴리실리콘과 같은 도전 물질을 증착한 후, 이를 사진식각 공정으로 패터닝하여 게이트(16)를 형성한다. 이때, 상기 게이트(16)는 셀 어레이의 제1 게이트와 동일한 단계에서 형성된다.
이어서, 사진 공정을 통해 저전압 트랜지스터가 형성되어질 영역을 마스킹하는 포토레지스트 패턴(15)을 형성한 후, 고전압 트랜지스터가 형성되어질 영역의 전면에 저 도즈(low dose)의 N형 불순물(17), 예컨대 인(phosphorous)을 80keV의 에너지로 이온 주입한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(15)을 제거한 후, 결과물의 전면에 N형 불순물(19), 예컨대 비소(arsenic)를 중간 도즈(intermediate dose)로 이온 주입한다. 이어서, 드라이브-인(drive-in) 공정을 실시하여 상기 저 도즈 및 중간 도즈로써 각각 이온 주입된 N형 불순물들을 확산 및 활성화(activatin)시킨다. 그 결과, 저전압 트랜지스터 및 고전압 트랜지스터 영역 모두에 중간농도 불순물 영역(No)(20)이 형성되며, 고전압 트래지스터 영역에만 저농도 불순물 영역(N-)(18)이 형성된다. 상기 N-불순물 영역(18)은 드레인 접합의 부근에서 최대치를 갖는 채널 수평 전계를 완화시키는 역할을 한다. 따라서, 상기 N-불순물 영역(18)에 의해 18V 이상의 고전압에서도 접합 항복(junction breakdown)이 발생하지 않는 고전압 트랜지스터를 형성하게 된다.
도 1c를 참조하면, 상기 결과물의 상부에 절연 물질을 증착한 후 이를 이방성 식각하여 상기 게이트(16)의 측벽에 스페이서(22)를 형성한다. 이어서, 상기 스페이서(22) 및 게이트(16)를 이온 주입 마스크로 사용하여 소오스와 드레인에 오믹 콘택(ohmic contact)이 형성되도록 N형 불순물(21), 예컨대 비소(As)를 고 도즈(high dose)로 이온 주입한다.
도 1d를 참조하면, 드라이브-인 공정으로 상기 이온 주입된 N형 불순물을 확산 및 활성화시킨다. 그 결과, 저전압 트랜지스터 및 고전압 트랜지스터 영역에 고농도 불순물 영역(N+)(24)이 형성되며, 고전압 트랜지스터는 도우프 드레인(doped drain; 이하 DD라 한다) 접합 구조를 갖게 된다. 이때, 상기 N+불순물 영역(24)과 No불순물 영역(20)은 상기 측벽 스페이서(22) 만큼 이격된다.
상술한 제조 방법으로 형성된 종래의 고전압 트랜지스터에 의하면, 트랜지스터의 동작중 게이트와 드레인 단자 간에 20V 이상의 고전압이 인가되고, 이때 게이트와 드레인의 접합 오버랩 영역에 깊은 공핍층(deep depletion layer)이 형성된다. 상기 깊은 공핍층은 통상적으로 공핍 폭이 작으며, 이에 따라 공핍층의 양단에 걸리는 전위 차이가 상대적으로 커지게 된다. 또한, N-불순물 영역과 N+불순물 영역의 이격 거리가 가까울수록 상기 깊은 공핍층의 공핍 폭이 작아지고 상대적으로 전위 차가 커지게 되어 접합 항복이 쉽게 발생한다.
한편, 상기한 종래의 고전압 트랜지스터는 18V 정도의 게이트 유도 드레인 항복 전압(GIBV)을 나타내고 있는데, 셀을 프로그램하기 위한 고전압은 주변 회로에서 일정 Vcc 전압을 특정 펌핑 회로를 통해 20V 이상으로 형성시켜 워드라인으로 제공되는 셀의 제2 게이트에 전달되도록 한다. 따라서, 고전압 트랜지스터의 GIBV가 18V이면 절연 파괴가 일어나 펌핑 전압이 셀의 제2 게이트에 제대로 전달되지 않아 셀의 프로그램 전압이 낮아지는 문제가 발생한다.
따라서, 셀의 프로그램 전압을 높이기 위해서는 상기 셀을 구동시키기 위한 주변 회로에 존재하는 고전압 트랜지스터의 절연 파괴가 일어나지 않아야 하며, 이러한 고전압 트랜지스터의 GIBV 값을 증가시킬 수 있는 제조 방법의 개발이 매우 중요하다.
본 발명의 목적은 고전압 트랜지스터를 갖는 NAND형 플래쉬 메모리 장치에 있어서 소오스/드레인 접합 구조를 변경하여 GIBV를 증가시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 방법에 의한 고전압 트랜지스터를 갖는 NAND형 플래쉬 메모리 장치에 있어서 상기 고전압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 바람직한 실시예에 의한 고전압 트랜지스터를 갖는 NAND형 플래쉬 메모리 장치를 도시한 단면도이다.
도 3a 내지 도 3e는 도 2에 도시한 장치에 있어서 고전압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100 ... 반도체 기판102 ... 소자 분리막
104 ... 게이트 절연막106 ... 게이트
108 ... 저농도 불순물 영역110 ... 중간농도 불순물 영역
112 ... 측벽 스페이서114 ... 고농도 불순물 영역
상기 목적을 달성하기 위하여 본 발명은,
제1 도전형의 반도체 기판을 액티브 영역과 소자 분리 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 게이트 절연막을 개재하여 게이트를 형성하는 단계; 고전압에서 동작하는 트랜지스터가 형성되어질 영역을 오픈시키는 마스크를 이용하여 제2 도전형의 제1 불순물을 이온 주입하고, 계속해서 제1 도전형의 제2 불순물을 이온 주입함으로써, 제1 농도의 제2 도전형 불순물 영역 및 제1 도전형 불순물 영역을 형성하는 단계; 상기 마스크를 제거한 후 상기 액티브 영역의 전면에 제2 도전형의 제3 불순물을 이온 주입함으로써, 상기 제1 농도보다 높은 제2 농도의 제2 도전형 불순물 영역을 형성하는 단계; 상기 게이트의 측벽에 절연 물질로 이루어진 스페이서를 형성하는 단계; 및 상기 스페이서를 마스크로 이용하여 제2 도전형의 제4 불순물을 이온 주입함으로써, 상기 제2 농도보다 높은 제3 농도의 제2 도전형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 게이트는 폴리실리콘 또는 폴리사이드 중의 어느 하나로 형성한다.
바람직하게는, 상기 제2 도전형의 제1 불순물은 인이며, 상기 제1 불순물은 고 에너지로 이온 주입되어 접합의 깊이를 차별화시킨다.
바람직하게는, 상기 제2 도전형의 제3 불순물 및 제4 불순물은 비소를 사용한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예에 의한 고전압 트랜지스터를 갖는 NAND형 플래쉬 메모리 장치를 도시한 단면도이다.
도 2를 참조하면, 본 발명에 의한 NAND형 플래쉬 메모리 장치의 n-채널 고전압 트랜지스터는, 소자 분리막(102)에 의해 활성 영역이 정의된 반도체 기판(100)의 상기 활성 영역의 상부에 게이트 절연막(104)을 개재하여 형성된 게이트(106), 상기 게이트(106)의 측벽에 형성된 스페이서(112), 및 상기 게이트(106)의 엣지에 정렬되어(aligned) 고농도 불순물(N+) 영역(114)/저농도 불순물(N-) 영역(108)/중간농도 불순물(No) 영역(110)으로 구성된 소오스/드레인 접합을 갖는다.
상기 N+불순물 영역(114)과 No불순물 영역(110)은 상기 측벽 스페이서(112) 만큼 이격되며, 상기 측벽 스페이서(112) 내의 No불순물 영역(110)은 N형 불순물이 P형 불순물에 의해 상쇄(compensation)되어 형성된다.
여기서, 상기 고전압 트랜지스터의 게이트(106)는 셀 어레이의 제1 게이트와 동일한 단계에서 동일한 도전층으로 형성된다.
도 3a 내지 도 3e는 도 2에 도시한 장치에 있어서 N-채널 고전압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a는 N-형의 제1 불순물(103)을 이온 주입하는 단계를 도시한다. 먼저, P형으로 도우프된 반도체 기판(100)을 준비한 후, 통상의 소자 분리 공정에 의해 상기 반도체 기판(100)의 소정 영역에 소자 분리막(102)을 형성함으로써 트랜지스터들이 형성되어질 액티브 영역을 정의한다. 이어서, N-채널 트랜지스터의 문턱 전압을 최적화시키기 위하여 P형 불순물을 이온 주입함으로써 상기 액티브 영역의 표면에 문턱 전압 조절층(101)을 형성한 후, 결과물의 상부에 예컨대 열산화 공정을 실시하여 게이트 절연막(104)을 형성한다. 다음에, 상기 게이트 절연막(104)의 상부에 불순물이 도우프된 폴리실리콘 또는 폴리사이드(polycide)와 같은 도전 물질을 증착한 후, 이를 사진식각 공정으로 패터닝하여 게이트(106)를 형성한다. 이때, 주변회로 트랜지스터의 상기 게이트(106)는 셀 어레이의 제1 게이트와 동일한 단계에서 동일한 도전층으로 형성된다.
이어서, 사진 공정을 통해 고전압에서 동작하는 트랜지스터가 형성되어질 영역만을 오픈하는 포토레지스트 패턴(105)을 형성한 후, 고전압 트랜지스터가 형성되어질 영역의 전면에 저 도즈(low dose)의 N형 제1 불순물(103), 예컨대 인(P)을 고 에너지, 예컨대 140keV의 에너지로 이온 주입한다.
도 3b는 P형의 제2 불순물(107)을 이온 주입하는 단계를 도시한다. 상술한 바와 같이 N-형 제1 불순물(103)을 이온 주입한 후, 계속해서 상기 포토레지스트 패턴(105)을 이용하여 고전압 트랜지스터가 형성되어질 영역의 전면에 P형 불순물(107), 예컨대 불화 붕소(BF2)를 투사 범위(Projected range; Rp)가 기판(100)의 표면에서 0.1∼0.2μm 가 되도록, 바람직하게는 50keV의 에너지로 이온 주입한다. 이어서, 드라이브-인 공정을 실시하여 상기 이온 주입된 N-형 제1 불순물(103) 및 P형 제2 불순물(107)을 확산 및 활성화시킴으로써, 고전압 트랜지스터의 저농도 불순물(N-) 영역(108) 및 P형 불순물 영역(109)을 형성한다. 여기서, 상기 N-불순물 영역(108)은 드레인 접합의 부근에서 최대치를 갖는 채널 수평 전계를 완화시키는 역할을 한다. 따라서, 상기 N-불순물 영역(108)에 의해 18V 이상의 고전압에서도 접합 항복이 발생하지 않는 고전압 트랜지스터를 형성하게 된다. 또한, 상기 P형 불순물 영역(109)은 후속 공정에서 형성되어질 No형 불순물 영역의 농도를 감소시키기 위해 형성된다.
도 3c는 No형의 제3 불순물(111)을 이온 주입하는 단계를 도시한다. 상기 포토레지스트 패턴(105)을 제거한 후, 결과물의 전면에 N형의 제3 불순물(111), 예컨대 비소(As)를 중간 도즈(intermediate dose)로 이온 주입한다. 상기 No형 제3 불순물(111)은 주변 회로 영역에 있어서 특히 저전압에서 동작하는 트랜지스터의 전류 구동 능력을 향상시키기 위하여 이온 주입된다.
도 3d는 N+형의 제4 불순물(113)을 이온 주입하는 단계를 도시한다. 상술한 바와 같이 No형 제3 불순물(111)이 이온 주입된 결과물의 상부에 절연 물질을 증착한 후 이를 이방성 식각하여 상기 게이트(106)의 측벽에 스페이서(112)를 형성한다. 이어서, 상기 스페이서(112) 및 게이트(106)를 이온 주입 마스크로 사용하여 소오스와 드레인에 오믹 콘택이 형성되도록 N형의 제4 불순물(113), 예컨대 비소(As)를 고 도즈(high dose)로 이온 주입한다.
도 3e는 고전압 트랜지스터의 제조를 완성하는 단계를 도시한다. 상술한 바와 같이 N+형 제4 불순물(113)을 이온 주입한 후, 열 처리 공정을 실시하여 상기 이온 주입된 No형 제3 불순물(111) 및 N+형 제4 불순물(113)을 확산 및 활성화시킴으로써, 중간농도 불순물 영역(110) 및 고농도 불순물 영역(114)을 형성한다. 그 결과, 고전압 N-불순물 영역(108)과 N+불순물 영역(114)의 DD 접합 구조를 갖는 고전압 트랜지스터가 완성된다.
여기서, 상기 No불순물 영역(110)은 게이트(106)의 엣지에서 측벽 스페이서(112)에 의해 상기 N+불순물 영역(114)과 이격되며, 상기 측벽 스페이서(112)의 하단에서의 No불순물 영역(110)은 상기 P형 불순물 영역(109)에 의해 상쇄되어 그 농도가 종래 방법에서보다 낮아지게 된다.
상술한 바와 같이 본 발명에 의한 고전압 트랜지스터를 갖는 불휘발성 메모리 장치의 제조 방법에 의하면, 게이트 측벽의 스페이서 하단에 위치한 No불순물 영역의 농도가 P형 불순물에 의해 상쇄되어 낮아진다. 따라서, 게이트 오버랩 접합 부위의 농도가 낮아져서 GIBV를 향상시킬 수 있다.
종래 방법에서는 고전압 트랜지스터의 접합 항복 전압을 높이기 위하여 소정 마스크를 이용하여 게이트의 엣지로부터 일정 거리만큼 이격시켜 N+불순물을 이온 주입하여 No불순물 영역과 N+불순물 영역의 이격 거리를 크게 만드는 방법이 사용되었다. 이에 반하여, 본 발명에서는 별도의 마스크를 추가하지 않고도 고전압 N-불순물 영역을 형성하기 위한 마스크를 이용하여 P형 불순물을 이온 주입함으로써, 저전압 트랜지스터의 특성을 변화시키지 않으면서 고전압 트랜지스터의 접합 항복 전압을 효과적으로 높일 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 제1 도전형의 반도체 기판을 액티브 영역과 소자 분리 영역으로 구분하는 단계;
    상기 액티브 영역의 상부에 게이트 절연막을 개재하여 게이트를 형성하는 단계;
    고전압에서 동작하는 트랜지스터가 형성되어질 영역을 오픈시키는 마스크를 이용하여 제2 도전형의 제1 불순물을 이온 주입하고, 계속해서 제1 도전형의 제2 불순물을 이온 주입함으로써, 제1 농도의 제2 도전형 불순물 영역 및 제1 도전형 불순물 영역을 형성하는 단계;
    상기 마스크를 제거한 후 상기 액티브 영역의 전면에 제2 도전형의 제3 불순물을 이온 주입함으로써, 상기 제1 농도보다 높은 제2 농도의 제2 도전형 불순물 영역을 형성하는 단계;
    상기 게이트의 측벽에 절연 물질로 이루어진 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 이용하여 제2 도전형의 제4 불순물을 이온 주입함으로써, 상기 제2 농도보다 높은 제3 농도의 제2 도전형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트는 폴리실리콘 또는 폴리사이드 중의 어느 하나로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 도전형의 제1 불순물은 인이며, 상기 제1 불순물은 고 에너지로 이온 주입되어 접합의 깊이를 차별화시키는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제2 도전형의 제3 불순물 및 제4 불순물은 비소를 사용하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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KR100669858B1 (ko) * 2005-05-13 2007-01-16 삼성전자주식회사 고전압 반도체 장치 및 그 제조 방법

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