KR100669858B1 - 고전압 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

고전압 반도체 장치 및 그 제조 방법에서, 드리프트 영역는 제1 도즈량의 불순물이 도핑되고, 각각이 서로 이격되어 채널 영역을 한정하면서 반도체 기판 표면으로부터 아래에 제1 깊이를 갖는다. 소스/드레인 영역은 제2 도즈량의 불순물이 도핑되고, 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제2 깊이를 갖는다. 퇴적 불순물 영역은 제3 도즈량의 불순물이 도핑되고, 상기 소스/드레인 영역과 인접하면서 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제3 깊이를 갖는다. 그리고, 상기 반도체 기판 상에 형성되면서 상기 소스/드레인 영역을 부분적으로 노출시키는 게이트 절연막 패턴과 채널 영역의 게이트 절연막 패턴 상에 형성된 게이트 도전막 패턴을 갖는 게이트 구조물을 포함하고, 상기 게이트 구조물 표면 상에 급격하게 전류가 증가하는 것을 현저하게 감소시키는 버퍼막이 형성된다.

Description

고전압 반도체 장치 및 그 제조 방법{High-voltage semiconductor device and method of manufacturing the same}
도 1은 종래의 단일 반도체 기판에 씨모스 반도체 장치를 함께 갖는 고전압 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 장치를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3e는 도 2의 고전압 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 고전압 반도체 장치의 시간에 따른 전류 변화 특성을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 깊은 웰 영역
104 : 소자 분리막 205 : 게이트 절연막 패턴
206 : 게이트 도전막 패턴 208 : 게이트 구조물
209 : 소스/드레인 영역 210 : 드리프트 영역
213 : 퇴적 불순물 영역 215 : 버퍼막
220: 스페이서 224 : 절연막 패턴
225 : 개구부 226 : 도전막 패턴
본 발명은 고전압 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 단일 반도체 기판에 씨모스 반도체 장치를 함께 갖는 고전압 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치는 그 집적도 및 설계 기술의 향상에 따라 씨모스 반도체 장치와 같은 로직 소자와 고전압 반도체 장치와 같은 구동 소자를 단일 반도체 기판에 함께 형성하려는 시도가 진행되고 있다.
도 1은 종래의 단일 반도체 기판에 씨모스 반도체 장치를 함께 갖는 고전압 반도체 장치를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 단일 반도체 기판(10)에 씨모스 반도체 장치(씨모스 영역)와 고전압 반도체 장치(고전압 영역)가 함께 형성된다. 특히, 상기 반도체 기판(10)은 소자 분리막(12)에 의해 액티브 영역과 필드 영역으로 한정된다.
먼저, 상기 씨모스 반도체 장치는 상기 씨모스 영역의 반도체 기판(10)에 게이트 구조물(19)과 소스/드레인 영역(14a, 14b)을 갖는 트랜지스터를 포함한다. 상기 게이트 구조물(19)은 게이트 절연막 패턴(16)과 게이트 도전막 패턴(18)을 포함한다. 또한, 상기 게이트 구조물(19)의 양측벽에 스페이서(21)를 포함한다. 아울러, 상기 게이트 도전막 패턴(18) 상부 표면과 일부 상기 소스/드레인 영역(14a) 표면 상에 금속 실리사이드막(20)이 형성된다. 그리고, 상기 게이트 구조물(19)을 갖는 씨모스 영역의 반도체 기판(10) 상에 상기 금속 실리사이드막(20)이 형성되는 소스/드레인 영역(14a)을 노출시키는 개구부(23)를 갖는 절연막 패턴(24)과 상기 개구부(23)와 연결되는 도전막 패턴(26)을 포함한다.
그리고, 상기 고전압 반도체 장치는 상기 고전압 영역의 반도체 기판(10)에 게이트 구조물(39)과 소스/드레인 영역(32)을 갖는 트랜지스터를 포함한다. 상기 게이트 구조물(39)은 게이트 절연막 패턴(36)과 게이트 도전막 패턴(38)을 포함하고, 상기 소스/드레인 영역(32)은 상기 소스/드레인 영역(32)에 비해 저농도로 도핑된 드리프트 영역(34)에 의해 둘러 쌓여 있다. 또한, 상기 게이트 절연막 패턴(36)은 상기 게이트 도전막 패턴(38)에 비해 확장되게 형성됨으로써 상기 소스/드레인 영역(32)을 부분적으로 노출시킨다. 아울러, 상기 게이트 도전막 패턴(38)의 양측벽에 스페이서(41)를 포함한다. 그리고, 상기 게이트 구조물(39)을 갖는 고전압 영역의 반도체 기판(10) 상에 소스/드레인 영역(32)을 노출시키는 개구부(43)를 갖는 절연막 패턴(44)과 상기 개구부(43)와 연결되는 도전막 패턴(46)을 포함한다.
특히, 상기 고전압 영역에서 상기 게이트 구조물(39)의 표면 상에 버퍼막(48)을 포함한다. 구체적으로, 상기 버퍼막(48)은 상기 게이트 도전막 패턴(38) 상부 표면, 스페이서(41) 표면과 확장된 게이트 절연막 패턴(36) 표면 상에 연속적으로 형성된다. 그리고, 상기 버퍼막(48)은 상기 씨모스 영역에 식각 저지막 또는 실시사이드 반응 방지막으로 사용하기 위하여 박막을 형성할 때 상기 고전압 영역에 함께 형성된다. 그러므로, 상기 버퍼막(48)은 주로 실리콘 질화물 또는 실리콘 산 질화물을 포함한다.
그러나, 상기 고전압 영역에 상기 버퍼막(48)이 형성될 경우, 상기 고전압 반도체 장치의 동작 조건에 의해 상기 버퍼막(48)과 상기 게이트 절연막 패턴(36)의 계면에서는 전하 트랩이 발생한다. 이와 같이, 상기 전하 트랩이 발생함으로서 상기 드리프트 영역(34)의 저항이 줄어들고, 그 결과 급격하게 전류가 증가하여 고전압 반도체 장치의 신뢰도가 현저하게 저하된다.
이에 따라, 최근에는 상기 씨모스 영역에서의 식각 저지막의 형성을 생략하여 상기 고전압 영역에서의 버퍼막(48)의 형성을 생략하는 방법을 적용하고 있다. 그러나, 상기 방법은 씨모스 영역의 디자인 룰에 영향을 끼치기 때문에 바람직하지 않다. 또한, 상기 고전압 영역에 형성되는 버퍼막(48)을 별도로 제거하는 방법을 적용하기도 한다. 그러나, 상기 방법은 공정 효율에 영향을 끼치기 때문에 바람직하지 않다.
따라서, 종래에는 단일 반도체 기판에 씨모스 반도체 장치와 같은 로직 소자와 고전압 반도체 장치와 같은 구동 소자를 형성하는 것이 용이하지 않다.
본 발명의 일 목적은 고전압 영역의 게이트 구조물 상에 형성되는 버퍼막 때문에 급격하게 전류가 증가하는 것을 현저하게 감소시키는 고전압 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 고전압 반도체 장치를 용이하게 형성하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 고전압 반도체 장치는 제1 도즈량의 불순물이 도핑되고, 각각이 서로 이격되어 채널 영역을 한정하면서 상기 반도체 기판 표면으로부터 아래에 제1 깊이를 갖는 드리프트 영역과, 제2 도즈량의 불순물이 도핑되고, 상기 드리프트 영역 내에 위치하면서 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제2 깊이를 갖는 소스/드레인 영역 및 제3 도즈량의 불순물이 도핑되고, 상기 드리프트 영역 내에서 상기 소스/드레인 영역과 인접하면서 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제3 깊이를 갖는 퇴적 불순물 영역을 포함한다. 그리고, 상기 반도체 기판 상에 형성되면서 상기 소스/드레인 영역을 부분적으로 노출시키는 게이트 절연막 패턴과 상기 채널 영역의 게이트 절연막 패턴 상에 형성된 게이트 도전막 패턴을 갖는 게이트 구조물을 포함하고, 특히 상기 게이트 구조물 표면 상에 버퍼막을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 고전압 반도체 장치의 제조 방법은 각각이 서로 이격되게 반도체 기판에 제1 도즈량의 불순물을 도핑하여 채널 영역을 한정하면서 상기 반도체 기판 표면으로부터 아래에 제1 깊이를 갖는 드리프트 영역을 형성하고, 상기 드리프트 영역의 반도체 기판에 제2 도즈량의 불순물을 도핑하여 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제2 깊이를 갖는 소스/드레인 영역을 형성하고, 상기 드리프트 영역 내에서 상기 소스/드레인 영역과 인접하는 반도체 기판에 제3 도즈량의 불순 물을 도핑하여 상기 소스/드레인 영역과 인접하는 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제3 깊이를 갖는 퇴적 불순물 영역을 형성한다. 그리고, 상기 반도체 기판 상에 상기 소스/드레인 영역을 부분적으로 노출시키는 개구부를 갖는 게이트 절연막 패턴과, 상기 채널 영역의 게이트 절연막 패턴 상에 게이트 도전막 패턴을 형성한다. 이어서, 상기 게이트 절연막 패턴 표면과 상기 게이트 도전막 패턴 표면 상에 버퍼막을 연속적으로 형성한다.
이와 같이, 본 발명은 상기 소스/드레인 영역과 인접하는 반도체 기판 표면으로부터 아래에 퇴적 불순물 영역을 형성한다. 그 결과, 전하 트랩에 의하여 급격하게 전류가 증가되는 것을 현저하게 줄일 수 있다. 따라서, 단일 반도체 기판에 씨모스 반도체 장치와 함께 고전압 반도체 장치를 용이하게 구현할 수 있다.
실시예
이하, 첨부된 도면을 참조하여 본 발명에 따른 일 실시예를 상세하게 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 본 실시예에서도, 종래와 마찬가지로, 단일 반도체 기판(100)에 씨모스 반도체 장치(씨모스 영역)와 고전압 반도체 장치(고전압 영역)가 함께 형성된다.
상기 반도체 기판(100)은 소자 분리막(104)에 의해 액티브 영역과 필드 영역 으로 한정된다. 본 실시예에서는 상기 소자 분리막(104)으로서 트렌치 소자 분리막을 형성하는 것이 바람직하다. 아울러, 상기 씨모스 영역과 상기 고전압 영역을 갖는 반도체 기판(100)에는 상기 반도체 기판(100) 표면으로부터 아래에 저농도의 불순물이 도핑된 깊은 웰-영역(102)이 형성된다. 상기 깊은-웰 영역(102)의 불순물은 그 상부에 형성하는 트랜지스터의 타입에 따라 달라지는데, 예를 들어 상기 트랜지스터가 엔모스일 경우에는 p형 불순물을 도핑하고, 상기 트랜지스터가 피모스일 경우에는 n형 불순물을 도핑한다. 상기 p형 불순물의 예로서는 보론, 인듐 등을 들 수 있고, 상기 n형 불순물의 예로서는 포스포러스 또는 아르제닉 등을 들 수 있다. 또한, 본 실시예에서의 상기 깊은-웰 영역(102)은 이온 주입을 수행하여 불순물을 도핑하는 것이 바람직하고, 약 1.0×1010ion/cm2의 도즈량을 갖도록 불순물을 도핑하는 것이 바람직하다.
씨모스 영역에서, 상기 씨모스 반도체 장치는 반도체 기판(100)에 게이트 구조물(108)과 소스/드레인 영역(109a, 109b)을 갖는 트랜지스터를 포함한다. 상기 게이트 구조물(108)은 게이트 절연막 패턴(105)과 게이트 도전막 패턴(106)을 포함한다. 그리고, 상기 소스/드레인 영역(109a, 109b)은 엘디디(LDD : lightly doped drain) 구조인 것이 바람직하다. 또한, 상기 게이트 구조물(108)의 양측벽에 스페이서(110)를 포함한다. 아울러, 상기 게이트 도전막 패턴(106) 상부 표면과 일부 상기 소스/드레인 영역(109a) 표면 상에 금속 실리사이드막(112)이 형성된다. 그리고, 상기 게이트 구조물(108)을 갖는 씨모스 영역의 반도체 기판(100) 상에 상기 금속 실리사이드막(112)이 형성되는 소스/드레인 영역(109a)을 노출시키는 개구부(115)를 갖는 절연막 패턴(114)과 상기 개구부(115)와 연결되는 도전막 패턴(116)을 포함한다.
고전압 영역에서, 상기 고전압 반도체 장치는 반도체 기판(100)에 게이트 구조물(208)과 소스/드레인 영역(209)을 갖는 트랜지스터를 포함한다. 상기 게이트 구조물(208)은 게이트 절연막 패턴(205)과 게이트 도전막 패턴(206)을 포함한다. 특히, 본 실시예에서의 상기 게이트 절연막 패턴(205)은 상기 게이트 도전막 패턴(206)에 비해 확장되게 형성하는데, 상기 소스/드레인 영역(209)을 제외한 액티브 영역의 반도체 기판(100) 상에 형성하는 것이 바람직하다. 그러므로, 상기 게이트 도전막 패턴(206)의 양측벽에만 스페이서(220)가 형성된다. 아울러, 본 실시에서의 상기 소스/드레인 영역(209)은 게이트 도전막 패턴(206)이 형성된 반도체 기판(100) 표면으로부터 아래에 위치하는 채널 영역(211)과 이격되게 형성하는 것이 바람직하다. 따라서, 본 실시예에서는 드리프트 영역(210)이 상기 소스/드레인 영역(209)을 감싸는 형태로 형성하는 것이 바람직하다. 특히, 상기 드리프트 영역(210)은 상기 고전압 반도체 장치의 상기 소스/드레인 영역(209)에 고전압이 직접 인가되기 때문에 상기 소스/드레인 영역(209)과 반도체 기판(100) 사이에서의 펀치-쓰루 전압이 상기 고전압에 비해 커야 하고, 상기 소스/드레인 영역(209)과 반도체 기판(100) 또는 깊은-웰 영역(102) 사이에서의 브레이크다운 전압이 상기 고전압에 비해 커야 하기 때문에 형성한다. 또한, 본 실시예에서는 상기 드리프트 영역(210)에서 상기 소스/드레인 영역(209)과 인접하는 반도체 기판(100) 표면으로부터 아래 에 퇴적 불순물 영역(213)을 포함한다. 특히, 상기 퇴적 불순물 영역(213)은 상기 소스/드레인 영역(209)과 인접하면서 상기 채널 영역(211)으로부터 이격되게 형성된다. 특히, 상기 퇴적 불순물 영역(213)은 상기 게이트 도전막 패턴(206)이 위치하는 부분까지 형성되는 것이 바람직하다.
구체적으로, 상기 드리프트 영역(210)은 제1 도즈량을 갖는 불순물이 도핑되고, 상기 반도체 기판(100) 표면으로부터 아래에 제1 깊이를 갖는다. 특히, 상기 드리프트 영역(210)에 의해 상기 채널 영역(211)이 한정된다. 그리고, 상기 소스/드레인 영역(209)은 제2 도즈량을 갖는 불순물이 도핑되고, 상기 반도체 기판(100) 표면으로부터 아래에 제2 깊이를 갖는다. 또한, 상기 퇴적 불순물 영역(213)은 제3 도즈량을 갖는 불순물이 도핑되고, 상기 반도체 기판(100) 표면으로부터 아래에 제3 깊이를 갖는다.
보다 구체적으로, 상기 제2 도즈량은 상기 제3 도즈량에 비해 많고, 상기 제3 도즈량은 상기 제1 도즈량에 비해 많다. 그러므로, 본 실시예에서는 상기 제1 도즈량을 약 1.0×1012ion/cm2로 조정하고, 상기 제2 도즈량을 약 1.0×1015ion/cm2로 조정하고, 상기 제3 도즈량을 약 1.0×1013ion/cm2로 조정하는 것이 바람직하다. 만약, 상기 제3 깊이가 상기 제2 깊이에 비해 깊을 경우에는 콘택 저항이 증가하기 때문에 바람직하지 않다. 그러므로, 본 실시예에서는 상기 제2 깊이가 상기 제3 깊이에 비해 깊은 것이 바람직하다. 그리고, 상기 제1 도즈량의 불순물, 상기 제2 도즈량의 불순물 및 상기 제3 도즈량의 불순물은 서로 동일한 원소를 포함하는 것이 바람직하다. 예를 들어, 상기 트랜지스터가 피모스일 경우에는 상기 제1 도즈량의 불순물, 상기 제2 도즈량의 불순물 및 상기 제3 도즈량의 불순물은 p형 불순물로서 3족 원소를 포함하고, 엔모스일 경우에는 상기 제1 도즈량의 불순물, 상기 제2 도즈량의 불순물 및 상기 제3 도즈량의 불순물은 n형 불순물로서 5족 원소를 포함하는 것이 바람직하다. 상기 p형 불순물의 예로서는 보론, 인듐 등을 들 수 있고, 상기 n형 불순물의 예로서는 포스포러스 또는 아르제닉 등을 들 수 있다.
또한, 상기 게이트 구조물(208)을 갖는 고전압 영역의 반도체 기판(100) 상에 소스/드레인 영역(209)을 노출시키는 개구부(225)를 갖는 절연막 패턴(224)과 상기 개구부(225)와 연결되는 도전막 패턴(226)을 포함한다.
아울러, 종래와 마찬가지로, 본 실시예에의 경우에도 상기 고전압 영역에서 상기 게이트 구조물(208)의 표면 상에 버퍼막(215)을 포함한다. 즉, 상기 버퍼막(215)은 상기 게이트 도전막 패턴(206) 상부 표면, 스페이서(220) 표면과 확장된 게이트 절연막 패턴(206) 표면 상에 연속적으로 형성되는데, 상기 씨모스 반도체 장치를 제조할 때 형성하는 식각 저지막 또는 실시사이드 반응 방지막과 함께 형성된다.
그리고, 상기 고전압 영역의 게이트 구조물(108)과 상기 씨모스 영역의 게이트 구조물(208)에서 상기 게이트 절연막 패턴(105, 205)은 주로 실리콘 산화물, 금속 산화물 등을 포함하고, 상기 게이트 도전막 패턴(106, 205)은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함하고, 상기 스페이서(110, 220)와 상기 버퍼막(215)은 실리콘 질화물, 실리콘 산질화물 등을 포함하고, 상기 절연막 패턴(114, 224)은 실리콘 산화물을 포함하고, 상기 도전막 패턴(116, 226)은 금속을 포함한다.
본 실시예에서는 상기 고전압 반도체 장치에서 상기 퇴적 불순물 영역(213)을 형성한다. 그러므로, 상기 버퍼막(215)과 상기 게이트 절연막 패턴(205)의 계면에서 전하 트랩이 발생하더라도 상기 전하 트랩에 의하여 급격하게 전류가 증가되는 것을 현저하게 감소시킬 수 있다. 이는, 상기 퇴적 불순물 영역(213)이 상기 드리프트 영역(210)에 비해 높은 농도를 가짐으로써 상기 전하 트랩에 둔감하게 반응하기 때문이다.
그러므로, 본 실시예에서는 상기 고전압 반도체 장치에 상기 퇴적 불순물 영역을 형성함으로써 전하 트랩에 의하여 급격하게 전류가 증가되는 것을 현저하게 줄일 수 있다.
이하, 언급한 일 실시예에 따른 고전압 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다. 특히, 상기 방법의 경우에는 고전압 반도체 장치에 대해서만 한정하여 설명하기로 한다. 또한, 상기 고전압 반도체 장치는 엔모스 고전압 반도체 장치에 한정하여 설명하기로 한다.
도 3a 내지 도 3e는 도 2의 고전압 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 고전압 반도체 장치를 형성하기 위한 고전압 영역의 반도체 기판(100)에 이온 주입을 수행하여 깊은-웰 영역(102)을 형성한다. 특히, 본 실 시예에서 상기 깊은-웰 영역(102)은 BF2를 사용하여 약 1.0×1010ion/cm2의 도즈량을 갖도록 형성한다. 이어서, 상기 반도체 기판(100)에 소자 분리막(104)으로서 트렌치 소자 분리막을 형성하여 액티브 영역과 필드 영역을 한정한다. 여기서, 상기 트렌치 소자 분리막은 주로 산화물을 포함한다.
도 3b를 참조하면, 이온 주입을 수행하여 상기 반도체 기판(100) 표면으로부터 아래에 드리프트 영역(210)을 형성한다. 특히, 본 실시예에서 상기 드리프트 영역(210)은 P(포스포러스)를 사용하여 약 1.0×1012ion/cm2의 도즈량을 갖도록 형성한다. 그리고, 상기 드리프트 영역(210)은 채널 영역(211)에 의해 그 각각이 서로 이격되게 형성한다. 그러므로, 상기 드리프트 영역(210)의 형성에서는 이온 주입 마스크로서 포토레지스트 패턴을 사용하고, 상기 포토레지스트 패턴이 형성된 반도체 기판 표면으로부터 아래에 상기 채널 영역(211)이 한정된다. 또한, 상기 드리프트 영역(210)의 형성에서는 상기 이온 주입을 수행한 후, 약 1,000 내지 1,200℃의 온도에서 열처리를 수행한다.
이어서, 상기 드리프트 영역(210) 내에 이온 주입을 수행하여 상기 반도체 기판(100) 표면으로부터 아래에 퇴적 불순물 영역(213)을 형성한다. 특히, 본 실시예에서 상기 퇴적 불순물 영역(213)은 P(포스포러스)를 사용하여 약 1.0×1013ion/cm2의 도즈량을 갖도록 형성한다. 상기 퇴적 불순물 영역(213)의 형성에서도 포토레지스트 패턴을 이온 주입 마스크로 사용한다. 특히, 상기 퇴적 불순물 영 역(213)의 경우에는 상기 채널 영역(211)으로부터 다소 이격되게 형성하는 것이 바람직하다. 또한, 상기 퇴적 불순물 영역(213)의 경우에는 씨모스 영역에 문턱 전압을 조절하기 위한 불순물을 도핑할 때 함께 형성하는 것이 바람직하다. 따라서, 본 실시예의 경우에는 상기 퇴적 불순물 영역(213)의 형성을 위한 별도 공정을 수행하지 않는다.
본 실시예에서는 상기 드리프트 영역(210)을 형성한 후, 상기 퇴적 불순물 영역(213)을 형성하지만, 이에 국한되지는 않는다. 그러므로, 다른 실시예로서 상기 퇴적 불순물 영역(213)을 형성한 후, 상기 드리프트 영역(210)을 형성하는 것도 가능하다.
도 3c를 참조하면, 박막 형성 공정을 수행하여 상기 반도체 기판(100) 상에 게이트 절연막(도시되지 않음)과 게이트 도전막(도시되지 않음)을 순차적으로 형성한다. 본 실시예에서 상기 게이트 절연막은 주로 실리콘 산화막을 형성하고, 상기 게이트 도전막은 폴리 실리콘막을 형성한다. 다른 실시예에서는 금속 산화물로서 상기 게이트 절연막을 형성하고, 금속 질화물로서 상기 게이트 도전막을 형성할 수도 있다. 상기 금속 산화물의 예로서는 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 산화물 등을 들 수 있고, 상기 금속 질화물의 예로서는 티타늄 질화물, 탄탈륨 질화물, 지르코늄 질화물, 알루미늄 질화물, 하프늄 질화물 등을 들 수 있다.
이어서, 사진 식각 공정을 수행하여 상기 게이트 도전막을 게이트 도전막 패턴(206)으로 형성한다. 특히, 상기 게이트 도전막 패턴(206)은 상기 채널 영역 (211)의 반도체 기판(100) 상부에 형성한다. 그러므로, 상기 게이트 도전막 패턴(206)의 형성에서는 상기 채널 영역(211)의 게이트 도전막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각을 수행하는 것이 바람직하다.
그리고, 상기 게이트 도전막 패턴(206)이 형성된 결과물 상에 실리콘 질화물을 포함하는 박막을 형성한 후, 전면 식각을 수행한다. 이에 따라, 상기 게이트 도전막 패턴(206)의 양측벽에는 스페이서(220)가 형성된다. 상기 스페이서(220)의 형성을 위한 전면 식각에서는 식각 선택비를 이용하기 때문에 상기 전면 식각에 의해 노출되는 상기 게이트 절연막은 영향을 거의 받지 않는다.
계속해서, 상기 게이트 절연막, 상기 스페이서(220) 및 상기 게이트 도전막 패턴(206) 상부 표면 상에 실리콘 질화물 또는 실리콘 산질화물을 포함하는 버퍼막(215)으로서의 박막이 형성된다. 여기서, 상기 박막은 씨모스 영역에 식각 저지막 또는 실리사이드 반응 방지막을 형성할 때 상기 고전압 영역에도 함께 형성된다. 만약, 상기 씨모스 영역에만 상기 박막이 형성되고, 상기 고전압 영역에는 상기 버퍼막(206)인 박막이 형성되지 않게 공정을 한정할 경우에는 매우 복잡한 공정을 수행해야 하기 때문에 바람직하지 않다.
그리고, 상기 박막을 형성한 후, 씨모스 영역에서는 콘택 형성을 위한 식각 또는 금속 실리사이드막을 형성하기 위한 열처리 등을 수행한다.
이어서, 상기 버퍼막(215)과 상기 게이트 절연막을 순차적으로 패터닝하여 상기 고전압 영역에서 소스/드레인 영역을 형성하기 위한 부위를 노출시킨다. 따라 서, 상기 소스/드레인 영역이 형성되는 영역을 제외한 반도체 기판(100) 상에는 게이트 절연막 패턴(205)이 형성된다. 특히, 상기 게이트 절연막 패턴(205)은 상기 게이트 도전막 패턴(206)에 비해 확장된 형태를 갖는데, 이는 고전압이 인가될 때 트랜지스터의 안정성을 확보하기 위함이다.
이와 같이, 본 실시예에서는 언급하는 공정을 수행함으로써 상기 반도체 기판(100) 상에 상기 게이트 절연막 패턴(205)과 상기 게이트 도전막 패턴(206)을 포함하는 게이트 구조물(208)이 형성되고, 확장된 상기 게이트 절연막 패턴(205)과 상기 게이트 도전막 패턴(206) 상부 표면에 버퍼막(215)이 형성되고, 상기 게이트 도전막 패턴(206)의 양측벽에 상기 스페이서(220)가 형성된다.
도 3d를 참조하면, 상기 게이트 구조물(208)과 상기 버퍼막(215)을 이온 주입 마스크로 사용하는 이온 주입을 수행하여 상기 이온 주입 마스크에 의해 노출되는 반도체 기판(100) 표면으로부터 아래에 소스/드레인 영역(209)을 형성한다. 특히, 본 실시예에서 상기 소스/드레인 영역(209)은 P를 사용하여 약 1.0×1015ion/cm2의 도즈량을 갖도록 형성한다. 만약, 상기 소스/드레인 영역(209)의 깊이가 상기 퇴적 불순물 영역(213)에 비해 얕을 경우에는 콘택 저항에 영향을 끼치기 때문에 바람직하지 않다. 따라서, 상기 소스/드레인 영역(209)은 상기 퇴적 불순물 영역(213)에 비해 깊게 형성한다.
이와 같이, 본 실시예에서는 상기 소스/드레인 영역(209)을 상기 퇴적 불순물 영역(213)과 인접하게 형성하고, 상기 채널 영역(211)으로부터 이격되게 형성한 다.
삭제
도 3e를 참조하면, 상기 게이트 구조물(208)과 버퍼막(215)을 갖는 결과물 상에 절연막(도시되지 않음)을 형성한다. 상기 절연막은 층간 절연막으로서 실리콘 산화물을 포함하는 비피에스지막, 플라즈마 증대 산화막 등을 들 수 있다. 그리고, 상기 절연막을 형성한 후, 상기 절연막 표면을 평탄화시키는 공정을 더 수행하기도 한다. 상기 평탄화 공정은 주로 화학기계적 연마를 수행한다. 이어서, 상기 절연막을 패터닝하여 상기 소스/드레인 영역(209)을 부분적으로 노출시키는 개구부(225)를 갖는 절연막 패턴(224)을 형성한다. 상기 절연막의 패터닝은 주로 포토레지스트 패턴을 식각 마스크로 사용하는 사진 식각 공정을 수행한다.
그리고, 상기 개구부(225)를 포함하는 절연막 패턴(224) 상에 도전막(도시되지 않음)을 형성한 후, 상기 도전막을 패터닝하여 도전막 패턴(226)을 형성한다. 상기 도전막 패턴(226)은 주로 금속 배선에 해당하고, 상기 도전막의 패터닝은 주로 사진 식각 공정을 수행한다. 그리고, 상기 도전막 패턴(226)은 장벽 금속막 패턴, 콘택 플러그 및 상기 콘택 플러그와 연결되는 금속 라인을 포함한다.
계속해서, 본 실시예에서는 상기 도전막 패턴(226)을 포함하는 결과물 상부 에 설계 기술에 근거하여 다양한 구조물들을 형성함으로서 고전압 반도체 장치를 구현한다.
여기서, 본 실시예에서의 제조 방법은 고전압 반도체 장치의 제조에 한정하여 설명하고 있지만, 고전압 영역에서의 게이트 절연막, 게이트 도전막, 절연막 패턴, 도전막 패턴 등의 형성은 씨모스 영역에서의 게이트 절연막, 게이트 도잔막, 절연막 패턴, 도전막 패턴 등의 형성과 동일한 방법에 의해 달성된다.
또한, 본 실시예에서의 제조 방법은 상기 고전압 반도체 장치로서 엔모스 고전압 반도체 장치에 한정하고 있지만, 상기 깊은 웰 영역에 n형 불순물을 도핑하고, 상기 드리프트 영역, 상기 퇴적 불순물 영역 및 상기 소스/드레인 영역에 p형 불순물을 도핑하는 것을 제외하고 본 실시예와 동일한 방법을 수행할 경우에는 피모스 고전압 반도체 장치를 용이하게 형성할 수 있다.
시간에 따른 전류 변화 특성에 대한 평가
도 4는 본 발명의 고전압 반도체 장치의 시간에 따른 전류 변화 특성을 나타내는 그래프이다.
도 4를 참조하면, 곡선 Ⅰ은 본 발명의 고전압 반도체 장치의 소스 영역에 약 30V의 전압을 인가하고, 게이트 도전막 패턴에 약 30V의 전압을 인가하였을 때 시간에 따른 전류 변화 특성을 나타낸다. 그리고, 곡선 Ⅱ 종래의 고전압 반도체 장치의 소스 영역에 약 30V의 전압을 인가하고, 게이트 도전막 패턴에 약 30V의 전압을 인가하였을 때 시간에 따른 전류 변화 특성을 나타낸다.
상기 시간에 따른 전류 변화 특성을 확인한 결과, 종래의 경우에는 전류가 급격하게 증가하다가 포화 전류 상태를 유지한다. 그러나, 본 발명의 경우에는 시간에 관계없이 전류가 일정 상태를 유지한다. 따라서, 본 발명에 의하면 전하 트랩으로 인하여 전류가 급격하게 증가하는 것을 현저하게 감소시킬 수 있다.
본 발명에서는 소스/드레인 영역과 인접한 영역에 다소 낮은 농도의 불순물을 도핑하여 퇴적 불순물 영역을 형성한다. 그 결과, 상기 게이트 절연막 패턴과 버퍼막의 계면 사이에 전하 트랩이 발생하여도 전류가 급격하게 증가하는 현상을 충분하게 막을 수 있다. 이에 따라, 씨모스 영역에 형성되는 식각 저지막 또는 실리사이드 반응 방지막과 동일한 박막이 고전압 영역에 버퍼막으로 형성되어도 전하 트랩으로 인한 전기적 신뢰도의 저하를 현저하게 줄일 수 있다.
따라서, 단일 반도체 기판에 미세 구조를 갖는 씨모스 반도체 장치와 함께 전기적 신뢰도가 우수한 고전압 반도체 장치를 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 일 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 반도체 기판;
    제1 도즈량의 불순물이 도핑되고, 각각이 서로 이격되어 채널 영역을 한정하면서 상기 반도체 기판 표면으로부터 아래에 제1 깊이를 갖는 드리프트 영역;
    상기 제1 도즈량보다 많은 제2 도즈량을 가지며 상기 제1 불순물과 실질적으로 동일한 물질로 이루어진 제2 불순물이 도핑되고, 상기 드리프트 영역 내에서 상기 반도체 기판 표면으로부터 상기 제1 깊이보다 얕은 제2 깊이를 갖는 퇴적 불순물 영역;
    상기 반도체 기판의 채널 영역 상에 형성되고 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성된 게이트 도전막 패턴을 포함하는 게이트 구조물;
    상기 게이트 구조물 표면 상에 형성되는 버퍼막; 및
    상기 제2 도즈량보다 많은 제3 도즈량을 가지며 상기 제1 불순물과 실질적으로 동일한 물질로 이루어진 제3 불순물이 도핑되고, 상기 드리프트 영역 내에 위치하면서 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이보다 얕고 제2 깊이보다 깊은 제3 깊이를 갖는 소스/드레인 영역을 포함하는 고전압 반도체 장치.
  2. 제1 항에 있어서, 상기 반도체 기판은 소자 분리막에 의해 액티브 영역과 필드 영역으로 한정되고, 상기 채널 영역과 드리프트 영역 및 게이트 구조물은 상기 액티브 영역에 위치하는 것을 특징으로 하는 고전압 반도체 장치.
  3. 삭제
  4. 제1 항에 있어서, 상기 원소는 3족 원소를 포함하는 것을 특징으로 하는 고전압 반도체 장치.
  5. 제1 항에 있어서, 상기 원소는 5족 원소를 포함하는 것을 특징으로 하는 고전압 반도체 장치.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서, 상기 소스/드레인 영역은 상기 채널 영역으로부터 이격된 것을 특징으로 하는 고전압 반도체 장치.
  9. 제1 항에 있어서, 상기 퇴적 불순물 영역은 상기 소스/드레인 영역에 인접하면서 상기 채널 영역으로부터 이격된 것을 특징으로 하는 고전압 반도체 장치.
  10. 제1 항에 있어서, 상기 게이트 절연막 패턴은 실리콘 산화물 또는 금속 산화물을 포함하고, 상기 게이트 도전막 패턴은 폴리 실리콘, 금속 또는 금속 질화물을 포함하고, 상기 버퍼막은 실리콘 질화물 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 고전압 반도체 장치.
  11. 제1 항에 있어서, 상기 제1 도즈량에 비해 적은 제4 도즈량과 상기 제1 깊이에 비해 깊은 제4 깊이를 가지면서 상기 제1 도즈량의 불순물과는 다른 종류의 불순물이 도핑되고, 상기 채널 영역과 드리프트 영역을 감싸는 깊은 웰 영역을 더 포함하는 것을 특징으로 하는 고전압 반도체 장치.
  12. 제1 도즈량의 제1 불순물을 도핑하여 반도체 기팜 표면으로부터 아래에 제1 깊이를 가지며 채널 영역을 한정하는 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 내에서 상기 반도체 기판 표면으로부터 상기 제1 깊이보다 얕은 제2 깊이를 갖도록 상기 제1 도즈량보다 많은 제2 도즈량을 가지며 상기 제1 불순물과 실질적으로 동일한 물질로 이루어진 제2 불순물을 도핑하여 퇴적 불순물 영역을 형성하는 단계;
    상기 반도체 기판의 채널 영역 상에 형성되고 게이트 절연막 패턴과 상기 게이트 절연막 패턴 상에 형성된 게이트 도전막 패턴을 포함하는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 표면 상에 버퍼막을 형성하는 단계; 및
    상기 드리프트 영역 내에 위치하면서 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이보다 얕고 상기 제2 깊이보다는 깊은 제3 깊이를 갖도록 상기 제2 도즈량보다 많은 제3 도즈량을 가지며 상기 제1 불순물과 실질적으로 동일한 물질로 이루어진 제3 불순물을 도핑하여 소스/드레인 영역을 형성하는 단계를 포함하는 고전압 반도체 장치의 제조 방법.
  13. 삭제
  14. 제12 항에 있어서, 상기 원소는 3족 원소를 포함하는 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
  15. 제12 항에 있어서, 상기 원소는 5족 원소를 포함하는 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제12 항에 있어서, 상기 소스/드레인 영역은 상기 채널 영역으로부터 이격된 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
  19. 제12 항에 있어서, 상기 퇴적 불순물 영역은 상기 소스/드레인 영역에 인접하면서 상기 채널 영역으로부터 이격된 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
  20. 제12 항에 있어서, 상기 게이트 절연막 패턴은 실리콘 산화물 또는 금속 산화물을 포함하고, 상기 게이트 도전막 패턴은 폴리 실리콘, 금속 또는 금속 질화물을 포함하고, 상기 버퍼막은 실리콘 질화물 또는 실리콘 산질화물을 포함하는 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
  21. 제12 항에 있어서, 상기 반도체 기판에 액티브 영역과 필드 영역을 한정하는 소자 분리막을 형성하는 단계; 및
    상기 반도체 기판에 상기 제1 도즈량에 비해 적으면서 상기 제1 도즈량의 불순물과는 다른 종류의 제4 도즈량이 불순물을 도핑하여 상기 제1 깊이에 비해 깊은 제4 깊이를 가지면서 상기 채널 영역과 드리프트 영역을 감싸는 깊은 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
  22. 삭제
  23. 제12 항에 있어서, 상기 퇴적 불순물 영역을 형성하는 단계는 상기 반도체 기판과 인접하는 반도체 기판에 문턱 전압 조절용 불순물을 도핑할 때 동시에 수행하는 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
  24. 제12 항에 있어서, 상기 버퍼막은 상기 반도체 기판과 인접하는 반도체 기판 상에 식각 저지막 또는 실리사이드 반응 방지막을 형성할 때 함께 형성되는 것을 특징으로 하는 고전압 반도체 장치의 제조 방법.
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