KR100751667B1 - 고전압 트랜지스터와 이를 포함하는 플래시 메모리 장치의블록 선택 회로 및 고전압 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 고전압 트랜지스터와 이를 포함하는 플래시 메모리 장치의 블록 선택 회로 및 고전압 트랜지스터의 제조 방법에 관한 것으로, 본 발명에 따른 고전압 트랜지스터는 게이트 전극과 일체로 형성되는 게이트 탭들을 포함함으로써, 그 커플링 캐패시턴스가 증가할 수 있다. 또한, 플래시 메모리 장치의 블록 선택 회로에 본 발명에 따른 고전압 트랜지스터가 적용될 때, 상기 플래시 메모리 장치의 프로그램 속도가 증가할 수 있다.
게이트 전극, 게이트 탭, 블록 선택 회로
Description
도 1은 종래의 고전압 트랜지스터가 적용된 플래시 메모리 장치의 블록 선택 회로의 일부를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 고전압 트랜지스터가 형성된 반도체 기판의 평면도이다.
도 3a는 도 2에 도시된 반도체 기판의 S1-S1' 절단면의 단면도이다.
도 3b는 도 2에 도시된 반도체 기판의 S2-S2' 절단면의 단면도이다.
도 4는 본 발명의 일실시예에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위한 반도체 기판의 평면도이다.
도 5a 및 도 5b 내지 도 7a 및 도 7b는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 일실시예에 따른 플래시 메모리 장치의 블록 선택 회로와, X-디코더 및 메모리 셀 어레이를 도시한 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 고전압 트랜지스터 110 : 게이트 전극
120a, 120b : 소스 및 드레인 영역 130a∼130d : 게이트 탭(tap)
140 : 소자 분리막 150 : 측벽 스페이서
200 : 블록 선택 회로 BS1∼BSK : 블록 스위치
HS1∼HSK : 고전압 스위치 회로
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히, 고전압 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 고전압 트랜지스터는 고전압의 스위칭 동작을 필요로 하는 반도체 장치들에서 주로 사용되고 있다. 이러한 반도체 장치들 중에서도 플래시 메모리 장치는, 프로그램 동작시 글로벌(global) 워드 라인에 공급된 높은 프로그램 전압 또는 패스(pass) 전압을 로컬(local) 워드 라인에 공급하기 위해, 글로벌 워드 라인과 로컬 워드 라인 사이에서 스위칭 동작하는 고전압 스위치로서, 고전압 트랜지스터를 포함한다. 도 1은 종래의 고전압 트랜지스터가 적용된 플래시 메모리 장치의 블록 선택 회로의 일부를 도시한 도면이다. 도 1을 참고하면, 고전압 트랜지스터들(즉, 고전압 스위치들)(12, 13, 14)은 블록 스위치(11)로부터 블록 워드 라인(BLKWL)을 통하여 수신되는 제어 전압(VCTL)에 응답하여 턴 온 또는 오프 된다. 상기 고전압 트랜지스터(12)는 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인 (DSL) 사이에 연결되고, 상기 고전압 트랜지스터(13)는 글로벌 소스 선택 라인(GSSL)과 소스 선택 라인(SSL) 사이에 연결된다. 또, 상기 고전압 트랜지스터(14)는 글로벌 워드 라인들(GWL<15:0>)과 로컬 워드 라인들(WL<15:0>) 사이에 연결된다. 도 1에 구체적으로 도시되지 않았지만, 상기 고전압 트랜지스터(14)의 수는 상기 로컬 워드 라인들(WL<15:0>)의 수와 동일하다. 프로그램 동작시, 고전압 트랜지스터(15)에 의해 상기 글로벌 워드 라인들(GWL<15:0>)에는 각각 프로그램 전압 또는 패스 전압이 공급된다. 상기 고전압 트랜지스터(15)는 바이어스 전압(Vbias)(Vbias = VPP + Vth1, Vth1은 상기 고전압 트랜지스터(15)의 문턱 전압)에 응답하여, 차지 펌프(미도시)와 같은 고전압 발생기로부터 수신되는 고전압(VPP)을 상기 글로벌 워드 라인들(GWL<15:0>)에 각각 공급한다. 예를 들어, 상기 블록 워드 라인(BLKWL)에 상기 고전압(VPP) 레벨의 상기 제어 전압(VCTL)이 공급될 때, 상기 고전압 트랜지스터(14)의 게이트 단자와 드레인(또는 소스) 단자의 전압 레벨이 동일하게 되므로, 상기 고전압 트랜지스터(14)는 턴 온되지 않는다. 이때, 상기 고전압 트랜지스터(14)의 게이트 단자와 드레인(또는 소스) 단자 사이에 기생적으로 존재하는 커플링(coupling) 캐패시터(Cj)에 의해 상기 고전압 트랜지스터(14)의 게이트 단자에 공급되는 상기 제어 전압(VCTL)이 셀프 부스팅(self boosting) 된다. 그 결과, 상기 제어 전압(VCTL)은 아래의 수식으로 표시된 것과 같이 증가한다.
이처럼, 상기 제어 전압(VCTL)이 상기 고전압 트랜지스터(14)의 턴 온 동작 조건을 만족시킬 만큼 충분히 증가하면, 상기 고전압 트랜지스터(14)가 턴 온 되어, 상기 글로벌 워드 라인들(GWL<15:0>)의 상기 고전압(VPP)을 상기 로컬 워드 라인들(WL<15:0>)에 전달한다. 이때, 상기 고전압 트랜지스터(14)가 상기 글로벌 워드 라인들(GWL<15:0>)의 상기 고전압(VPP)을 상기 로컬 워드 라인들(WL<15:0>)에 충분히 전달하기 위해서는, 충분히 부스팅 된 상기 제어 전압(VCTL)이 상기 고전압 트랜지스터(14)의 게이트에 인가되어야 한다. 이를 위해서는, 상기 고전압 트랜지스터(14)의 커플링 캐패시터(Cj)의 값이 증가 되어야 한다.
한편, 최근, 디지털 카메라, MP3(MPEG-1 Layer3) 플레이어 등과 같은 모바일(mobile) 제품들의 기능이 다양해짐에 따라, 더욱 고속으로 동작할 수 있는 메모리 장치에 대한 수요가 증가하고 있다. 메모리 장치, 특히, 플래시 메모리 장치의 동작들 중에서 비교적 긴 동작시간을 필요로 하는 것은 프로그램 동작이다. 따라서 플래시 메모리 장치의 프로그램 동작시간을 줄이기 위해서는, 프로그램 동작시, 상기 고전압 트랜지스터(14)가 상기 로컬 워드 라인들(WL<15:0>)에 프로그램 전압을 충분히 전달해야 한다. 하지만, 상기 고전압 트랜지스터(14)의 커플링 캐패시터(Cj)의 값이 작기 때문에, 상기 고전압 트랜지스터(14)가 상기 로컬 워드 라인들(WL<15:0>)에 프로그램 전압을 충분히 전달하지 못한다. 결국, 상기 고전압 트랜지스터(14)를 포함하는 플래시 메모리 장치의 프로그램 속도가 감소하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 게이트 전극과 일체로 형성되는 게이트 탭들을 포함함으로써, 증가된 커플링 캐패시턴스를 가지는 고전압 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극과 일체로 형성되는 게이트 탭들을 포함함으로써, 증가된 커플링 캐패시턴스를 가지는 고전압 트랜지스터를 포함하는 플래시 메모리 장치의 블록 선택 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 게이트 전극과 일체로 형성되는 게이트 탭들을 포함함으로써, 증가된 커플링 캐패시턴스를 가지는 고전압 트랜지스터의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 고전압 트랜지스터는, 반도체 기판 상부에 순차적으로 적층되어 형성된 게이트 산화막, 폴리 실리콘층, 및 실리사이드층을 포함하는 게이트 전극; 게이트 전극 양측의 일부 영역들의 반도체 기판 표면 내에 각각 형성된 소스 및 드레인 영역들; 및 게이트 전극 양측의 다른 일부 영역들의 반도체 기판 상부에 순차적으로 적층되어 형성된 게이트 산화막, 폴리 실리콘층, 및 실리사이드층을 포함하는 게이트 탭(tap)들을 포함한다. 바람직하게, 게이트 탭들은 게이트 전극과 일체로 형성되어, 게이트 전극의 커플링 캐패시턴스를 증가시킨다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 고전압 트랜지스터를 포함하는 플래시 메모리 장치의 블록 선택 회로는, 로우 디코딩 신호들에 각 각 응답하여 블록 선택 신호들을 각각 발생하는 복수의 블록 스위치들; 및 복수의 메모리 셀 블록들에 각각 대응하게 연결되고, 블록 선택 신호들에 각각 응답하여 온 또는 오프되는 복수의 고전압 스위치 회로들을 포함한다. 바람직하게, 복수의 고전압 스위치 회로들 각각은, 복수의 메모리 셀 블록들 중 대응하는 메모리 셀 블록의 로컬 워드 라인들과 글로벌 워드 라인들 사이에 각각 연결되고, 블록 선택 신호들 중 대응하는 블록 선택 신호에 응답하여 동시에 턴 온 또는 오프되는 복수의 고전압 트랜지스터들을 포함한다. 바람직하게, 고전압 트랜지스터들 각각은, 반도체 기판 상부에 순차적으로 적층되어 형성된 게이트 산화막, 폴리 실리콘층, 및 실리사이드층을 포함하는 게이트 전극; 게이트 전극 양측의 일부 영역들의 반도체 기판 표면 내에 각각 형성된 소스 및 드레인 영역들; 및 게이트 전극 양측의 다른 일부 영역들의 반도체 기판 상부에 순차적으로 적층되어 형성된 게이트 산화막, 폴리 실리콘층, 및 실리사이드층을 포함하는 게이트 탭들을 포함한다. 바람직하게, 게이트 탭들은 게이트 전극과 일체로 형성되어, 게이트 전극의 커플링 캐패시턴스를 증가시킨다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 고전압 트랜지스터의 제조 방법은, 제1 영역, 제1 영역의 양 종단에 각각 위치하는 제2 영역들, 제2 영역들 각각의 양측에 위치하는 제3 영역들, 및 제1 영역의 양측 일부들에 각각 위치하는 제4 영역들을 포함하는 액티브 영역과, 필드 영역으로 정의되는 반도체 기판을 제공하는 단계; 제2 및 제3 영역들, 및 필드 영역의 반도체 기판 상부에 소자 분리막을 형성하는 단계; 반도체 기판 상부 전체에 게이트 산화막, 폴리 실리 콘층, 실리사이드층, 및 캡절연막을 순차적으로 증착하는 단계; 제1 내지 제3 영역들을 제외한 나머지 영역의 캡절연막, 실리사이드층, 폴리 실리콘층, 및 게이트 산화막을 선택적으로 식각하여, 제1 영역에서 제2 영역들까지 연장되는 게이트 전극을 형성하고, 제3 영역들에 게이트 전극과 일체로 되는 게이트 탭들을 각각 형성하는 단계; 게이트 전극, 게이트 탭들, 및 소자 분리막을 마스크로 사용하여, 제4 영역들에 저농도의 불순물 이온을 각각 주입시켜, 저농도 영역들을 각각 형성하는 단계; 반도체 기판 상부 전체에 질화막을 증착한 후, 선택적으로 식각하여 제1 영역에 형성된 게이트 전극의 양 측면과 게이트 탭들 각각의 일 측면에 각각 측벽 스페이서를 형성하는 단계; 및 게이트 전극, 게이트 탭들, 측벽 스페이서 및 소자 분리막을 마스크로 사용하여, 마스킹되지 않은 반도체 기판에 고농도의 불순물 이온을 주입시켜, 저농도 영역들 각각의 일부 영역에 고농도의 소오스 및 드레인 영역을 형성하는 단계를 포함한다. 바람직하게, 게이트 탭들은 게이트 전극의 커플링 캐패시턴스를 증가시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 고전압 트랜지스터가 형성된 반도체 기판의 평면도이다. 도 2를 참고하면, 고전압 트랜지스터(100)는 게이트 전극(110), 소 스 및 드레인 영역들(120a, 120b), 및 게이트 탭(tap)들(130a∼130d)을 포함한다. 바람직하게, 상기 게이트 탭들(130a∼130d)은 상기 게이트 전극(110)과 일체로 형성된다. 도 2에서는 상기 게이트 탭들(130a∼130d)이 사다리꼴과 유사한 모양으로 형성된 것이 도시되었지만, 상기 게이트 탭들(130a∼130d)의 모양은 다양하게 변경될 수 있다.
도 3a 및 도 3b를 더 참고하여, 상기 고전압 트랜지스터(100)의 구성을 좀 더 상세히 설명하면 다음과 같다. 도 3a는 도 2에 도시된 반도체 기판의 S1-S1' 절단면의 단면도이고, 도 3b는 도 2에 도시된 반도체 기판의 S2-S2' 절단면의 단면도이다. 도 3a를 참고하면, 반도체 기판(101) 상부에 소자 분리막(140)이 형성된다. 또, 상기 소자 분리막(140) 상부에는 게이트 전극(110) 및 상기 게이트 전극(110)의 양측에 상기 게이트 전극(110)과 일체로 된 게이트 텝들(130a, 130b)이 형성된다. 상기 게이트 전극(110)과 상기 게이트 텝들(130a, 130b) 각각은 순차적으로 적층된 게이트 산화막(111), 폴리 실리콘층(112), 실리사이드층(113), 및 캡절연막(114)을 포함한다. 바람직하게, 상기 게이트 텝들(130a, 130b)의 크기(D)는 상기 게이트 전극(110)의 크기(L)보다 작게 형성된다. 상기 게이트 텝들(130a, 130b)은 상기 게이트 전극(110)의 캐패시터 용량을 증가시켜, 상기 게이트 전극(110)의 커플링 캐패시턴스를 증가시킨다. 도 3b를 참고하면, 상기 게이트 전극(110) 양측의 반도체 기판(101)내에 저농도 영역들(121a, 121b)과 고농도의 소스 및 드레인 영역들(120a, 120b)이 형성된다. 상기 소스 및 드레인 영역들(120a, 120b) 각각의 일측의 반도체 기판(101) 상부에는 소자 분리막(140)이 형성된다.
다음으로, 도 4 내지 도 7a 및 도 7b를 참고하여, 상기 고전압 트랜지스터(100)의 제조 과정을 상세히 설명하기로 한다. 먼저, 도 4를 참고하면, 제1 영역(A11), 제2 영역들(A21, A22), 제3 영역들(A31∼A34), 제4 영역들(A41, A42)을 포함하는 액티브 영역과, 필드 영역(F1, F2)으로 정의되는 반도체 기판(101)이 제공된다. 바람직하게, 상기 제2 영역들(A21, A22)은 상기 제1 영역(A11)의 양 종단에 각각 위치한다. 상기 제3 영역들(A31∼A34)은 상기 제2 영역들(A21, A22) 각각의 양측에 위치한다. 또, 상기 제4 영역들(A41, A42)은 상기 제1 영역(A11)의 양측 일부들에 각각 위치한다. 상기 필드 영역(F1, F2)은 상기 반도체 기판(101)에서 상기 액티브 영역을 제외한 나머지 영역이다.
도 5a와 도 5b를 참고하면, 상기 제2 및 제3 영역들(A21, A22, A31∼A34)과 상기 필드 영역(F1, F2)의 상기 반도체 기판(101) 상부에 소자 분리막(140)이 형성된다. 여기에서, 상기 소자 분리막(140)의 형성 과정은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 충분히 쉽게 이해할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다. 이 후. 상기 소자 분리막(140)이 형성된 상기 반도체 기판(101) 상부 전체에 게이트 산화막(111), 폴리 실리콘층(112), 실리사이드층(113), 및 캡절연막(114)이 순차적으로 증착된다.
도 6a 및 도 6b를 참고하면, 상기 제1 내지 제3 영역들(A11, A21, A22, A31∼A34)을 제외한 나머지 영역의 상기 캡절연막(114), 상기 실리사이드층(113), 상기 폴리 실리콘층(112), 및 상기 게이트 산화막(111)이 선택적으로 식각된다. 그 결과, 상기 제1 영역(A11)에서 상기 제2 영역들(A21, A22)까지 연장되는 게이트 전 극(110)이 형성된다. 또, 상기 제3 영역들(A31∼A34)에 상기 게이트 전극(110)과 일체로 되는 게이트 탭들(130a∼130d)이 각각 형성된다. 상기 식각 공정은 포토레지스트를 이용한 사진 식각 공정으로서 실행될 수 있다. 도 6b를 참고하면, 상기 게이트 전극(110), 상기 게이트 탭들(130a∼130d), 및 상기 소자 분리막(140)을 마스크로 사용하여, 상기 제4 영역들(A41, A42)의 반도체 기판(101)내에 저농도의 불순물 이온이 각각 주입되어, 저농도 영역들(121a, 121b)이 각각 형성된다.
도 7a 및 도 7b를 참고하면, 상기 반도체 기판(101) 상부 전체에 질화막(미도시)이 증착된 후, 선택적으로 식각되어, 상기 제1 영역(A11)에 형성된 상기 게이트 전극(110)의 양 측면과, 상기 게이트 탭들(130a∼130d) 각각의 일 측면에 각각 측벽 스페이서(150)가 형성된다. 그 결과, 도 2에 도시된 것과 같이, 상기 측벽 스페이서(150)가 상기 게이트 전극(110)의 양 측면과 상기 게이트 탭들(130a∼130d)의 일 측면들을 따라 연장되도록 형성된다. 도 7b를 참고하면, 상기 게이트 전극(110), 상기 게이트 탭들(130a∼130d), 상기 측벽 스페이서(150) 및 상기 소자 분리막(140)이 마스크로 사용되어, 마스킹되지 않은 상기 반도체 기판(101)에 고농도의 불순물 이온이 주입된다. 그 결과, 상기 저농도 영역들(121a, 121b)의 일부 영역들에 각각 고농도의 소오스 및 드레인 영역들(120a, 120b)이 형성된다.
도 8은 본 발명의 일실시예에 따른 플래시 메모리 장치의 블록 선택 회로와, X-디코더 및 메모리 셀 블록들을 도시한 도면이다. X-디코더(201)는 로우 어드레스 신호(RADD)를 디코딩하고, 로우 디코딩 신호들(RDEC1∼RDECK)(K는 정수)을 출력한다. 메모리 셀 어레이(202)는 메모리 셀 블록들(MB1∼MBK)(K는 정수)을 포함한다. 블록 선택 회로(200)는 블록 스위치들(BS1∼BSK)(K는 정수) 및 고전압 스위치 회로들(HS1∼HSK)(K는 정수)을 포함한다. 상기 블록 스위치들(BS1∼BSK)은 X-디코더(201)로부터 각각 수신되는 상기 로우 디코딩 신호들(RDEC1∼RDECK)에 각각 응답하여, 블록 선택 신호들(SEL1∼SELK)(K는 정수)을 각각 발생한다. 상기 블록 스위치들(BS1∼BSK)은 블록 워드 라인들(BLKWL1∼BLKWLK)(K는 정수)을 각각 통하여 상기 블록 선택 신호들(SEL1∼SELK)을 상기 고전압 스위치 회로들(HS1∼HSK)에 각각 출력한다. 상기 고전압 스위치 회로들(HS1∼HSK)은 각각 상기 메모리 셀 블록들(MB1∼MBK)에 각각 대응하게 연결된다. 상기 고전압 스위치 회로들(HS1∼HSK)은 각각 복수의 고전압 트랜지스터들을 포함한다. 상기 고전압 스위치 회로들(HS1∼HSK)의 구성 및 동작은 서로 유사하므로, 상기 고전압 스위치 회로(HS1)의 구성 및 동작을 중심으로 설명한다. 상기 고전압 스위치 회로(HS1)는 고전압 트랜지스터들(HD1, HT1∼HTJ, HC1)(J는 정수)을 포함한다. 상기 고전압 트랜지스터(HD1)는 상기 메모리 셀 블록(MB1)의 드레인 선택 트랜지스터들(DST1)의 게이트들에 연결되는 드레인 선택 라인(DSL1)과, 글로벌 드레인 선택 라인(GDSL) 사이에 연결된다. 상기 고전압 트랜지스터(HC1)는 상기 메모리 셀 블록(MB1)의 소스 선택 트랜지스터들(SST1)의 게이트들에 연결되는 소스 선택 라인(SSL1)과, 글로벌 소스 선택 라인(GSSL) 사이에 연결된다. 상기 고전압 트랜지스터들(HT1∼HTJ)은 상기 메모리 셀 블록(MB1)의 메모리 셀들(M111∼M1JT)에 각각 연결되는 로컬 워드 라인들(WL11∼WL1J)과, 글로벌 워드 라인들(GWL1∼GWLJ) 사이에 각각 연결된다. 상기 고전압 트랜지스터들(HD1, HT1∼HTJ, HC1)은 상기 블록 선택 신호(SEL1)에 응답하여 동시에 턴 온 또는 오프 된다. 상기 고전압 트랜지스터들(HD1, HT1∼HTJ, HC1) 각각은 도 2에 도시된 것과 같이, 게이트 탭들을 포함한다. 상기 고전압 트랜지스터들(HD1, HT1∼HTJ, HC1)의 구체적인 구성은 도 2, 도 3a, 및 도 3b를 참고하여 상술한 고전압 트랜지스터(100)의 구성과 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다. 상기 고전압 트랜지스터들(HT1∼HTJ)이 각각 게이트 탭들을 포함하므로, 상기 고전압 트랜지스터들(HT1∼HTJ)의 커플링 캐패시턴스가 증가될 수 있다. 결국, 프로그램 동작시, 상기 고전압 트랜지스터들(HT1∼HTJ)이 상기 글로벌 워드 라인들(GWL1∼GWLJ)을 통하여 각각 수신되는 프로그램 전압(VPGM) 또는 패스 전압(VPASS)을 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 충분히 전달할 수 있으므로, 플래시 메모리 장치의 프로그램 속도가 증가될 수 있다. 여기에서, 프로그램 동작시, 상기 블록 선택 신호(SEL1∼SELK 중 하나)의 전압 레벨 변화를 좀 더 상세히 설명하면 다음과 같다. 상기 메모리 셀 블록(MB1)이 로컬 워드 라인들(WL1∼WL32)을 포함하고, 32개의 글로벌 워드 라인들(GWL1∼GWL32)이 존재하는 것으로 가정하자. 예를 들어, 상기 글로벌 워드 라인(GWL1)에 상기 프로그램 전압(VPGM)이, 상기 글로벌 워드 라인들(GWL2∼GWL32)에 상기 패스 전압(VPASS)이, 상기 글로벌 드레인 선택 라인(GDSL)에 전압(VCC)이 각각 공급되고, 상기 블록 선택 신호(SEL1)가 인에이블되는 경우, 셀프 부스팅에 의한 상기 블록 선택 신호(SEL1)의 전압(V1) 레벨 변화는 아래의 수학식으로 나타낼 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 고전압 트랜지스터의 커플링 캐패시턴스가 증가할 수 있다. 또한, 플래시 메모리 장치의 블록 선택 회로에 본 발명에 따른 고전압 트랜지스터가 적용될 때, 상기 플래시 메모리 장치의 프로그램 속도가 증가할 수 있다.
Claims (9)
- 고전압 트랜지스터에 있어서,반도체 기판 상부에 순차적으로 적층되어 형성된 게이트 산화막, 폴리 실리콘층, 및 실리사이드층을 포함하는 게이트 전극;상기 게이트 전극 양측의 일부 영역들의 상기 반도체 기판 표면 내에 각각 형성된 소스 및 드레인 영역들; 및상기 게이트 전극 양측의 다른 일부 영역들의 상기 반도체 기판 상부에 순차적으로 적층되어 형성된 상기 게이트 산화막, 상기 폴리 실리콘층, 및 상기 실리사이드층을 포함하는 게이트 탭(tap)들을 포함하고,상기 게이트 탭들은 상기 게이트 전극과 일체로 형성되어, 상기 게이트 전극의 커플링 캐패시턴스를 증가시키는 고전압 트랜지스터.
- 제1항에 있어서,상기 게이트 탭들 각각은, 상기 반도체 기판과 상기 게이트 산화막 사이에 형성되는 소자 분리막을 더 포함하는 고전압 트랜지스터.
- 제1항에 있어서,상기 게이트 탭들 각각의 크기는 상기 게이트 전극의 크기보다 작은 고전압 트랜지스터.
- 제1항에 있어서,상기 게이트 전극은 상기 실리사이드층 상부에 형성된 캡절연막을 더 포함하고,상기 게이트 탭들 각각은 상기 실리사이드층 상부에 형성된 상기 캡절연막을 더 포함하는 고전압 트랜지스터.
- 플래시 메모리 장치의 블록 선택 회로에 있어서,로우 디코딩 신호들에 각각 응답하여 블록 선택 신호들을 각각 발생하는 복수의 블록 스위치들; 및복수의 메모리 셀 블록들에 각각 대응하게 연결되고, 상기 블록 선택 신호들에 각각 응답하여 온 또는 오프되는 복수의 고전압 스위치 회로들을 포함하고,상기 복수의 고전압 스위치 회로들 각각은, 상기 복수의 메모리 셀 블록들 중 대응하는 메모리 셀 블록의 로컬 워드 라인들과 글로벌 워드 라인들 사이에 각각 연결되고, 상기 블록 선택 신호들 중 대응하는 블록 선택 신호에 응답하여 동시에 턴 온 또는 오프되는 복수의 고전압 트랜지스터들을 포함하고,상기 고전압 트랜지스터들 각각은,반도체 기판 상부에 순차적으로 적층되어 형성된 게이트 산화막, 폴리 실리콘층, 및 실리사이드층을 포함하는 게이트 전극;상기 게이트 전극 양측의 일부 영역들의 상기 반도체 기판 표면 내에 각각 형성된 소스 및 드레인 영역들; 및상기 게이트 전극 양측의 다른 일부 영역들의 상기 반도체 기판 상부에 순차적으로 적층되어 형성된 상기 게이트 산화막, 상기 폴리 실리콘층, 및 상기 실리사이드층을 포함하는 게이트 탭들을 포함하고,상기 게이트 탭들은 상기 게이트 전극과 일체로 형성되어, 상기 게이트 전극의 커플링 캐패시턴스를 증가시키는 플래시 메모리 장치의 블록 선택 회로.
- 제5항에 있어서,상기 게이트 탭들 각각은, 상기 반도체 기판과 상기 게이트 산화막 사이에 형성되는 소자 분리막을 더 포함하는 고전압 트랜지스터.
- 제5항에 있어서,상기 게이트 탭들 각각의 크기는 상기 게이트 전극의 크기보다 작은 고전압 트랜지스터.
- 고전압 트랜지스터의 제조 방법에 있어서,제1 영역, 상기 제1 영역의 양 종단에 각각 위치하는 제2 영역들, 상기 제2 영역들 각각의 양측에 위치하는 제3 영역들, 및 상기 제1 영역의 양측 일부들에 각각 위치하는 제4 영역들을 포함하는 액티브 영역과, 필드 영역으로 정의되는 반도체 기판을 제공하는 단계;상기 제2 및 제3 영역들, 및 상기 필드 영역의 상기 반도체 기판 상부에 소자 분리막을 형성하는 단계;상기 반도체 기판 상부 전체에 게이트 산화막, 폴리 실리콘층, 실리사이드층, 및 캡절연막을 순차적으로 증착하는 단계;상기 제1 내지 제3 영역들을 제외한 나머지 영역의 상기 캡절연막, 상기 실리사이드층, 상기 폴리 실리콘층, 및 상기 게이트 산화막을 선택적으로 식각하여, 상기 제1 영역에서 상기 제2 영역들까지 연장되는 게이트 전극을 형성하고, 상기 제3 영역들에 상기 게이트 전극과 일체로 되는 게이트 탭들을 각각 형성하는 단계;상기 게이트 전극, 상기 게이트 탭들, 및 상기 소자 분리막을 마스크로 사용하여, 상기 제4 영역들에 저농도의 불순물 이온을 각각 주입시켜, 저농도 영역들을 각각 형성하는 단계;상기 반도체 기판 상부 전체에 질화막을 증착한 후, 선택적으로 식각하여 상기 제1 영역에 형성된 상기 게이트 전극의 양 측면과 상기 게이트 탭들 각각의 일 측면에 각각 측벽 스페이서를 형성하는 단계; 및상기 게이트 전극, 상기 게이트 탭들, 상기 측벽 스페이서 및 상기 소자 분리막을 마스크로 사용하여, 마스킹되지 않은 상기 반도체 기판에 고농도의 불순물 이온을 주입시켜, 상기 저농도 영역들 각각의 일부 영역에 고농도의 소오스 및 드레인 영역을 형성하는 단계를 포함하고,상기 게이트 탭들은 상기 게이트 전극의 커플링 캐패시턴스를 증가시키는 고전압 트랜지스터의 제조 방법.
- 제8항에 있어서,상기 게이트 탭들 각각의 크기는 상기 게이트 전극의 크기보다 작은 고전압 트랜지스터의 제조 방법.
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