KR101883012B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 일 방향으로 연장된 다수의 로컬 워드라인들; 상기 로컬 워드라인들 상부의 소오스 영역 내에서 지그재그 형태를 가지며 상기 일 방향으로 연장된 블록 선택 라인; 및 상기 소오스 영역 내에서 상기 지그재그 형태의 블록 선택 라인 사이에서 아일랜드 형태로 배치된 다수의 제1 소오스 패드들을 포함하며, 상기 제1 소오스 패드들은 서로 연결된 반도체 소자를 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 블록 선택 라인의 레이아웃을 변경하여 블록 선택 라인과 반도체 기판 사이에서 발생할 수 있는 캐패시턴스 증가를 방지하기 위한 반도체 소자에 관한 것이다.
반도체 소자는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 데이터를 저장하거나, 저장된 데이터를 독출하거나, 저장된 데이터를 소거하도록 구성된 주변 회로들을 포함한다.
메모리 셀 어레이에는 다수의 메모리 셀 블록들이 포함되는데, 선택하고자 하는 메모리 셀 블록에 대응되는 블록 선택 라인에 활성화 신호를 인가하면 해당 메모리 셀 블록이 선택되며, 주변 회로들의 동작에 의해 선택된 메모리 셀 블록에 대한 프로그램, 독출 또는 소거 동작이 수행된다.
한편, 반도체 소자는 대용량화 및 소형화에 따라 집적도가 점차 증가하고 있는데, 반도체 소자의 집적도 증가로 인해, 블록 선택 라인들을 포함한 금속배선들 간 및 금속배선들과 반도체 기판 간의 캐패시턴스가 증가하고 있다. 이러한 캐패시턴스 증가는 선택된 메모리 셀 블록에 대한 프로그램, 독출 및 소거 동작의 신뢰도를 저하시키는 요인이 될 수 있다.
본 발명의 실시예는 선택된 메모리 셀 블록의 소거 동작 시, 비선택된 메모리 셀 블록에서의 캐패시턴스를 억제할 수 있는 반도체 소자의 레이아웃을 제공한다.
본 발명을 실시예에 따른 반도체 소자는, 반도체 기판 상에 일 방향으로 연장된 다수의 로컬 워드라인들; 상기 로컬 워드라인들 상부의 소오스 영역 내에서 지그재그 형태를 가지며 상기 일 방향으로 연장된 블록 선택 라인; 및 상기 소오스 영역 내에서 상기 지그재그 형태의 블록 선택 라인 사이에서 아일랜드 형태로 배치된 다수의 제1 소오스 패드들을 포함하며, 상기 제1 소오스 패드들은 서로 연결된다.
상기 블록 선택 라인은 상기 반도체 기판에 평행하고, 지그재그 형태로 연장된다.
상기 소오스 영역에 인접한 일측에, 상기 일 방향으로 연장되는 제2 소오스 패드를 더 포함하고, 상기 제1 소오스 패드들과 상기 제2 소오스 패드는 커넥트 라인들을 통해 서로 연결된다.
상기 소오스 영역과 상기 제2 소오스 패드 사이에 상기 일 방향으로 배치된 소오스 셀렉트 라인을 더 포함한다.
상기 소오스 영역에 인접한 타측에, 상기 일 방향으로 배치된 드레인 셀렉트 라인을 더 포함한다.
상기 소오스 영역은 상기 드레인 셀렉트 라인과 상기 소오스 셀렉트 라인 사이의 영역이다.
본 기술은 로컬 워드라인들 상부의 소오스 영역에 지그재그로 구부러진 형태의 블록 선택 라인을 배치함으로써, 블록 선택 라인과 반도체 기판 사이에서의 캐패시턴스 증가를 방지할 수 있다.
또한, 지그재그로 구부러진 블록 선택 라인 사이에 아일랜드 형태의 소오스 패드들을 배치함으로써, 반도체 소자의 동작 시 발생할 수 있는 급격한 바운싱을 방지할 수 있다.
도 1은 블록 선택 라인의 배치를 설명하기 위한 입체도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 블록 선택 라인의 배치를 설명하기 위한 입체도이다.
도 1을 참조하면, 하나의 메모리 셀 블록(BLK)에 대응되는 블록 선택 라인(BLKWL)이 도시되어 있다. 메모리 셀 블록(BLK)은 다수의 메모리 셀 스트링들(미도시)을 포함하고 있으며, 각각의 셀 스트링들의 반도체 기판에는 채널이 형성되는 채널 영역(101)이 형성된다. 채널 영역(101)의 반도체 기판 상에는 다수의 메모리 셀들이 형성되며, 서로 다른 셀 스트링들에 포함된 메모리 셀들의 게이트들은 로컬 워드라인들(LWL)에 연결된다. 도 1에는 하나의 로컬 워드라인(LWL)만 도시되어 있으나, 이는 설명의 편의를 위해 하나만 도시한 것이며, 실질적으로는 다수의 로컬 워드라인들(LWL)이 메모리 셀 블록(BLK) 상에 배치된다. 또한, 다수의 메모리 셀 블록들 중에서, 어느 하나의 메모리 셀 블록을 선택하기 위한 패스 트랜지스터들(TRpass)이 구비된다. 패스 트랜지스터(TRpass)들 각각은 드레인(102)에 글로벌 워드라인(GWL)이 연결되고, 소오스(103)에는 로컬 워드라인(LWL)이 연결되며, 게이트(104)에는 블록 선택 라인(BLKWL)이 연결된다. 블록 선택 라인(BLKWL)에 턴온(turn on) 전압이 인가되면, 패스 트랜지스터(TRpass)가 턴온되므로, 글로벌 워드라인(GWL)에 인가되는 전압이 로컬 워드라인(LWL)으로 전달된다. 예를 들면, 글로벌 워드라인(GWL)에는 프로그램, 독출 또는 소거 동작에 따라 프로그램 전압, 독출 전압 또는 접지전압을 포함하는 각종 동작전압들이 인가된다. 따라서, 선택된 메모리 셀 블록에 대한 동작이 수행되는 동안, 선택된 메모리 셀 블록에 대응되는 블록 선택 라인(BLKWL)에는 턴온(turn on) 전압이 계속 인가되고, 블록 선택 라인(BLKWL)의 하부에 배치된 로컬 워드라인들(LWL) 및 채널 영역(101)에도 동작전압이 인가된다. 선택된 메모리 셀 블록에 대한 동작이 수행되는 동안, 나머지 비선택된 메모리 셀 블록에 대응되는 블록 선택 라인(BLKWL)에는 턴오프(turn off) 전압이 계속 인가된다.
특히, 선택된 메모리 셀 블록에 대한 소거 동작이 수행되는 동안, 메모리 셀 어레이의 웰(well)에는 고전압의 소거전압(예컨대, 20V)이 인가되기 때문에, 비선택된 메모리 셀 블록들에 대응되는 블록 선택 라인(BLKWL)들에는 턴오프 전압이 인가된다. 따라서, 비선택된 메모리 셀 블록들에 연결된 로컬 워드라인들(LWL)은 선택된 메모리 셀 블록에 대한 소거 동작 시 플로팅(floating)된다. 이처럼, 비선택된 메모리 셀 블록들의 웰(well)에 소거전압이 인가되는 동안 로컬 워드라인들(LWL)이 플로팅되면, 웰과 로컬 워드라인들 간 부스팅(boosting)이 발생하고, 이로 인해 비선택된 메모리 셀 블록들에 포함된 메모리 셀들은 소거되지 않는다.
하지만, 비선택된 메모리 셀 블록의 로컬 워드라인(LWL) 상부에 배치된 블록선택 라인(BLKWL)이 접지단자에 연결되어 있기 때문에, 비선택된 메모리 셀들의 로컬 워드라인들(LWL)의 전위가 부스팅되는데 한계가 있다. 즉, 블록 선택 라인(BLKWL)의 전위가 0V이므로, 블록 선택 라인(BLKWL)과 로컬 워드라인들(LWL) 간 캐패시턴스(capacitance; CAP1)로 인해 로컬 워드라인들(LWL)의 전위가 낮아질 수 있다. 또한, 블록 선택 라인(BLKWL)과 웰(well) 간의 캐패시턴스(capacitance; CAP2)로 인하여, 비선택된 메모리 셀 블록에서의 부스팅(boosting)이 열화될 수 있다. 이처럼, 비선택된 메모리 셀 블록의 부스팅이 열화되면, 비선택된 메모리 셀 블록에 포함된 메모리 셀들도 소거될 수 있다. 즉, 비선택된 메모리 셀 블록들의 소거 디스터번스(rease disturbance)가 열화될 수 있다.
본 발명에 따른 구체적인 실시예를 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 2를 참조하면, 블록 선택 라인(BLKWL)을 제1 드레인 셀렉트 라인(DSL1)과 제1 소오스 셀렉트 라인(SSL1) 사이의 소오스 영역(SR) 내에서 직선이 아닌 지그재그(zigzag) 형태로 연장하여 배치한다. 도 2에는 도시되지 않았으나, 지그재그로 연장된 블록 선택 라인(BLKWL)의 하부 층에는 도 1과 같이 로컬 워드라인(LWL)이 직선 형태로 연장된다. 따라서, 로컬 워드라인(도 1의 LWL)과 블록 선택 라인(BLKWL)이 중첩되는 영역을 감소시킬 수 있다. 예를 들어, 도 1을 참조하여 설명하면, 직선 형태로 연장된 로컬 워드라인(도 1의 LWL) 상부의 소오스 영역(도 2의 SR)에 로컬 워드라인(LWL)들과 동일 방향의 직선 형태로 블록 선택 라인(BLKWL)을 배치하면, 로컬 워드라인(LWL)과 블록 선택 라인(BLKWL)이 일 방향을 따라 서로 중첩되므로 캐패시턴스가 증가할 수 있다. 하지만, 도 2와 같이 소오스 영역(SR) 내에서 블록 선택 라인(BLKWL)을 지그재그 형태로 형성하면, 블록 선택 라인(BLKWL) 하부의 로컬 워드라인(LWL)과 블록 선택 라인(BLKWL)이 서로 중첩되는 영역이 감소되기 때문에, 블록 선택 라인(BLKWL)과 로컬 워드라인(LWL) 사이의 캐패시턴스 증가를 억제시킬 수 있다. 즉, 선택된 메모리 셀 블록의 소거 동작이 진행되는 동안, 비선택된 메모리 셀 블록들의 소거 디스터번스를 억제시킬 수 있다.
또한, 레이아웃 상에서, 블록 선택 라인(BLKWL)을 상부와 하부로 구부러진 지그재그 형태로 연장하되, 상부로 구부러진 블록 선택 라인(BLKWL)의 일부를 하부로 더 구부러지게 하고, 하부로 구부러진 블록 선택 라인(BLKWL)의 일부를 상부로 더 구부러지게 함으로써, 로컬 워드라인(LWL)과 중첩되는 영역을 더욱 감소시킬 수 있다.
또한, 공통 소오스 라인의 소오스 바운싱(source boucing)을 감소시키기 위하여, 소오스 영역(SR) 내에서 지그재그 형태로 구부러진 블록 선택 라인(BLKWL)의 사이에 아일랜드(island) 형태의 공통 소오스 라인용 소오스 패드(CSL)들을 배치한다. 블록 선택 라인(BLKWL)을 사이로 서로 격리된 소오스 패드(CSL)들에 동일한 전압이 인가되도록, 각각의 아일랜드 형태의 소오스 패드(CSL)들을 커넥트 라인들(CP)을 통해 연결한다. 커넥트 라인들(CP)은 서로 인접한 아일랜드 형태의 소오스 패드(CSL)들이 서로 전기적으로 연결되도록 금속물질로 형성한다.
블록 선택 라인(BLKWL) 사이에 형성된 아일랜드 형태의 소오스 패드(CSL)들 외에도, 일 방향으로 형성되는 소오스 패드(CSL)를 더 배치할 수 있다. 예를 들면, 제1 소오스 셀렉트 라인(SSL1)과 제2 소오스 셀렉트 라인(SSL2) 사이에서 일 방향으로 연장된 소오스 패드(CSL)를 더 배치하고, 커넥트 라인들(CP)을 통해 소오스 영역(SR)에 배치된 소오스 패드(CSL)들과 전기적으로 서로 연결되도록 한다. 이로 인해, 소오스 패드(CSL)의 전체 면적을 넓힐 수 있으므로, 반도체 소자의 동작 시 소오스 패드(CSL)의 급격한 소오스 바운싱(source bouncing)을 감소시킬 수 있다. 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2) 사이의 소오스 패드(CSL) 하부에는 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2)이 콘택을 통해 연결되는 픽업웰(203 및 204)이 형성된다. 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2)과 픽업웰(203 및 204)을 연결하는 콘택이 소오스 패드(CSL)와 접하지 않도록 소오스 패드(CSL) 일부에는 홈이 형성되며, 홈이 형성된 영역에 형성된 콘택을 통해 소오스 셀렉트 라인(CSL)과 픽업웰(203 및 204)이 서로 연결된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 3을 참조하면, 블록 선택 라인(BLKWL)을 제1 드레인 셀렉트 라인(DSL1)과 제1 소오스 셀렉트 라인(SSL1) 사이의 소오스 영역(SR) 내에서 직선이 아닌 지그재그(zigzag) 형태로 연장하여 배치한다. 도 2에서 설명한 일 실시예에서는 수직으로 구부러진 지그재그 형태의 블록 선택 라인(BLKWL)을 배치하였으나, 도 3에서는 블록 선택 라인(BLKWL)을 직각으로 구부리되, 계단 형태로 연장되는 지그재그 형태로 배치한다. 도 3에는 도시되지 않았으나, 지그재그로 배치된 블록 선택 라인(BLKWL)의 하부 층에는 도 1과 같이 로컬 워드라인(LWL)이 직선 형태로 배치된다. 따라서, 로컬 워드라인(LWL)과 블록 선택 라인(BLKWL)이 서로 중첩되는 영역이 감소된다. 즉, 직선으로 연장된 로컬 워드라인(도 1의 LWL 참조) 상부의 소오스 영역 내에 로컬 워드라인들(LWL)과 동일한 방향의 직선 형태로 연장되는 블록 선택 라인(BLKWL)을 배치하면, 로컬 워드라인(LWL)과 블록 선택 라인(BLKWL)이 직선 형태를 따라 서로 중첩되므로 캐패시턴스가 증가할 수 있다. 하지만, 도 3과 같이, 블록 선택 라인(BLKWL)을 지그재그 형태로 형성하면, 블록 선택 라인(BLKWL) 하부의 로컬 워드라인(LWL)과 블록 선택 라인(BLKWL)이 서로 중첩되는 영역이 감소되므로, 블록 선택 라인(BLKWL)과 로컬 워드라인(LWL) 간 캐패시턴스를 감소시킬 수 있다. 따라서, 선택된 메모리 셀 블록의 소거 동작이 진행되는 동안, 비선택된 메모리 셀 블록들의 소거 디스터번스를 억제시킬 수 있다.
또한, 블록 선택 라인(BLKWL)을 지그재그 형태로 배열하면, 블록 선택 라인(BLKWL)이 차지하는 면적이 증가하게 되므로, 상태적으로 공통 소오스 라인이 형성되는 면적이 감소할 수 있다. 이에, 소오스 영역(SR) 내에서, 지그재그 형태로 구부러진 블록 선택 라인(BLKWL)의 사이마다 아일랜드(island) 형태를 갖는 공통 소오스 라인용 소오스 패드(CSL)들을 배치하여 공통 소오스 라인의 면적 감소를 보상한다. 블록 선택 라인(BLKWL)에 의해 서로 격리된 아일랜드 형태의 소오스 패드(CSL)들에 동일한 전압이 인가되도록, 각각의 아일랜드 형태의 소오스 패드(CSL)들을 커넥트 라인들(CP)을 통해 전기적으로 연결한다. 커넥트 라인들(CP)은 서로 인접한 아일랜드 형태의 소오스 패드(CSL)들이 서로 전기적으로 연결될 수 있도록 금속물질로 형성한다.
반도체 소자의 동작 시, 공통 소오스 라인용 소오스 패드(CSL)에서 발생할 수 있는 급격한 바운싱(bouncing)을 더욱 감소시키기 위하여, 블록 선택 라인(BLKWL) 사이에 형성된 아일랜드 형태의 소오스 패드(CSL) 외에도, 소오스 영역(SR)의 일 측에 연장되는 소오스 패드(CSL)를 더 배치할 수 있다. 예를 들면, 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2) 사이에 소오스 패드(CSL)를 더 배치하고, 커넥트 라인들(CP)을 통해 아일랜드 형태의 소오스 패드(CSL)들과 전기적으로 서로 연결되도록 한다. 이로 인해, 소오스 패드(CSL)의 전체 면적을 넓힐 수 있으므로, 반도체 소자의 동작 시 발생할 수 있는 소오스 패드(CSL)의 급격한 바운싱(bouncing)을 감소시킬 수 있다. 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2)들 사이의 소오스 패드(CSL) 하부에는 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2)이 콘택을 통해 연결되는 픽업웰(303 및 304)이 형성된다. 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2)과 픽업웰(303 및 304)을 연결하는 콘택이 소오스 패드(CSL)들과 접하지 않도록 소오스 패드(CSL) 일부에 홈이 형성되며, 홈의 내부에 형성된 콘택을 통해 제1 및 제2 소오스 셀렉트 라인들(SSL1 및 SSL2)과 픽업웰(303 및 304)이 서로 연결된다.
상술한 바와 같이, 일 방향으로 연장된 로컬 워드라인(LWL) 상부의 소오스 영역(SR)에, 반도체 기판과 평행하면서 지그재그 형태로 연장된 블록 선택 라인(BLKWL)을 배치하면, 블록 선택 라인(BLKWL)과 로컬 워드라인(LWL) 간 서로 중첩되는 영역을 감소시킬 수 있다. 이로 인해, 선택된 메모리 셀 블록의 소거 동작이 진행되는 동안, 비선택된 메모리 셀 블록들의 소거 디스터번스를 억제시킬 수 있다. 또한, 지그재그 형태의 블록 선택 라인(BLKWL) 사이에 아일랜드 형태의 소오스 패드(CSL)들을 배치함으로써, 소오스 패드(CSL)들의 면적 감소를 보상할 수 있으므로, 공통 소오스 라인에서의 소오스 바운싱(source bouncing)을 억제시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
101: 채널 영역 102: 드레인
103: 소오스 104: 게이트
GWL: 글로벌 워드라인 LWL: 로컬 워드라인
BLKWL: 블록 선택 라인 BLK: 메모리 셀 블록
DSL: 드레인 셀렉트 라인 SSL: 소오스 셀렉트 라인
CSL: 소오스 패드 WPU: 웰 픽업
CP: 커넥트 라인들

Claims (7)

  1. 반도체 기판 상에 일 방향으로 연장된 다수의 로컬 워드라인들;
    상기 로컬 워드라인들 상부의 소오스 영역 내에서 지그재그 형태를 가지며 상기 일 방향으로 연장된 블록 선택 라인; 및
    상기 소오스 영역 내에서 상기 지그재그 형태의 블록 선택 라인 사이에서 아일랜드 형태로 배치된 다수의 제1 소오스 패드들을 포함하며, 상기 제1 소오스 패드들은 서로 연결된 반도체 소자.
  2. 제1항에 있어서,
    상기 블록 선택 라인은 상기 반도체 기판에 평행하고, 지그재그 형태로 연장되는 반도체 소자.
  3. 제1항에 있어서,
    상기 소오스 영역에 인접한 일측에, 상기 일 방향으로 연장되는 제2 소오스 패드를 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 소오스 패드들과 상기 제2 소오스 패드는 커넥트 라인들을 통해 서로 연결되는 반도체 소자.
  5. 제3항에 있어서,
    상기 소오스 영역과 상기 제2 소오스 패드 사이에 상기 일 방향으로 배치된 소오스 셀렉트 라인을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 소오스 영역에 인접한 타측에, 상기 일 방향으로 배치된 드레인 셀렉트 라인을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 소오스 영역은 상기 드레인 셀렉트 라인과 상기 소오스 셀렉트 라인 사이의 영역인 반도체 소자.
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