JP2000012711A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 低濃度の不純物拡散層をソース・ドレインに
用いた高耐圧トランジスタで、均一な電気特性を持つ半
導体装置及び半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に設けられた低濃度不純
物拡散層のソース領域３及びドレイン領域３’と当該ソ
ース領域及びドレイン領域３、３’に挟まれたゲート電
極６と係合したチャネル領域２とから構成されたトラン
ジスタ１５であって、当該ソース領域及びドレイン領域
３、３’内には、当該チャネル領域２のチャネル幅全体
にわたる長さＬを有し且つ少なくとも当該ゲート電極６
の端縁部１２と対向する縁部１３が当該ゲート電極６の
端縁部１２とは接触しない様に形成された領域１４に高
濃度拡散層５が形成されており、当該高濃度拡散層部５
にコンタクト部７が配置されている半導体装置２０が示
されている。
用いた高耐圧トランジスタで、均一な電気特性を持つ半
導体装置及び半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に設けられた低濃度不純
物拡散層のソース領域３及びドレイン領域３’と当該ソ
ース領域及びドレイン領域３、３’に挟まれたゲート電
極６と係合したチャネル領域２とから構成されたトラン
ジスタ１５であって、当該ソース領域及びドレイン領域
３、３’内には、当該チャネル領域２のチャネル幅全体
にわたる長さＬを有し且つ少なくとも当該ゲート電極６
の端縁部１２と対向する縁部１３が当該ゲート電極６の
端縁部１２とは接触しない様に形成された領域１４に高
濃度拡散層５が形成されており、当該高濃度拡散層部５
にコンタクト部７が配置されている半導体装置２０が示
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関するものであり、更に詳しく
は、ＬＳＩ或いは超ＬＳＩ等の高集積型半導体回路装置
であって、高耐圧を有し、然も配線、レイアウト等に於
ける設計の自由度を十分に確保しえる半導体装置及び半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものであり、更に詳しく
は、ＬＳＩ或いは超ＬＳＩ等の高集積型半導体回路装置
であって、高耐圧を有し、然も配線、レイアウト等に於
ける設計の自由度を十分に確保しえる半導体装置及び半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来から、フラッシュメモリを含む不揮
発性半導体記憶装置の製造方法に関しては、多くの公知
技術が開示されて来ている。例えば、米国特許明細書第
５０９５３４４号の記載では、フラッシュメモリでは消
去動作に２０Ｖの高電圧を使用する事が開示されてい
る。
発性半導体記憶装置の製造方法に関しては、多くの公知
技術が開示されて来ている。例えば、米国特許明細書第
５０９５３４４号の記載では、フラッシュメモリでは消
去動作に２０Ｖの高電圧を使用する事が開示されてい
る。
【０００３】又、１９９０年のＩＥＤＭにおけるＲ．Ｓ
ＨＩＲＯＴＡら発表のＮＡＮＤ型フラッシュメモリ" Ａ
２．３μｍ ＭＥＭＯＲＹ ＣＥＬＬ ＳＴＲＵＣＴ
ＵＲＥ ＦＯＲ １６Ｍｂ ＮＡＮＤ ＥＥＰＲＯＭ
ｓ" では、書き込み動作時に１８Ｖ、消去動作時に２０
Ｖの高電圧を使用する事が開示されている。このよう
に、フラッシュメモリチップ内で約２０Ｖの電圧を使用
する場合、その電圧を選択的にメモリセルに印加する回
路が必要になる。従って、そのような回路に使用するト
ランジスタには、少なくとも印加する電圧以上の耐圧が
必要とされる。
ＨＩＲＯＴＡら発表のＮＡＮＤ型フラッシュメモリ" Ａ
２．３μｍ ＭＥＭＯＲＹ ＣＥＬＬ ＳＴＲＵＣＴ
ＵＲＥ ＦＯＲ １６Ｍｂ ＮＡＮＤ ＥＥＰＲＯＭ
ｓ" では、書き込み動作時に１８Ｖ、消去動作時に２０
Ｖの高電圧を使用する事が開示されている。このよう
に、フラッシュメモリチップ内で約２０Ｖの電圧を使用
する場合、その電圧を選択的にメモリセルに印加する回
路が必要になる。従って、そのような回路に使用するト
ランジスタには、少なくとも印加する電圧以上の耐圧が
必要とされる。
【０００４】近年に於いては、係る耐圧が２０Ｖ以上、
好ましくは２５Ｖ以上の耐圧を必要とするフラッシュメ
モリ等も開発されて来ている。然しながら、係る２０Ｖ
以上の耐圧を有するトランジスタを実現するためには、
例えば、ソース・ドレインの拡散層を深く形成して接合
耐圧を２０Ｖ以上にしなければならない。
好ましくは２５Ｖ以上の耐圧を必要とするフラッシュメ
モリ等も開発されて来ている。然しながら、係る２０Ｖ
以上の耐圧を有するトランジスタを実現するためには、
例えば、ソース・ドレインの拡散層を深く形成して接合
耐圧を２０Ｖ以上にしなければならない。
【０００５】処で、このような２０Ｖ以上の接合耐圧は
一般に、深い拡散層の一例であるＰウエル−Ｎウエル間
で得ることができる。従って、このウエル構造をソース
・ドレインとして使用することで目的の高耐圧トランジ
スタを実現することができる。しかしながら、係る方法
では、ソース・ドレインの不純物濃度が非常に低いた
め、抵抗が高くなってしまうと言う問題がある。
一般に、深い拡散層の一例であるＰウエル−Ｎウエル間
で得ることができる。従って、このウエル構造をソース
・ドレインとして使用することで目的の高耐圧トランジ
スタを実現することができる。しかしながら、係る方法
では、ソース・ドレインの不純物濃度が非常に低いた
め、抵抗が高くなってしまうと言う問題がある。
【０００６】つまり、低不純物濃度の領域を形成しても
その部分の抵抗が高いので、例えばコンタクトを取る位
置によって、寄生抵抗が発生する為、当該コンタクトの
配置位置、配線レイアウト等によってトランジスタの特
性が変化してしまう。その為、たとえ、コンタクト部分
に不純物の注入を別途行ってコンタクト抵抗を低抵抗化
しても、コンタクトからチャネルまでの抵抗を無視でき
なくなる。
その部分の抵抗が高いので、例えばコンタクトを取る位
置によって、寄生抵抗が発生する為、当該コンタクトの
配置位置、配線レイアウト等によってトランジスタの特
性が変化してしまう。その為、たとえ、コンタクト部分
に不純物の注入を別途行ってコンタクト抵抗を低抵抗化
しても、コンタクトからチャネルまでの抵抗を無視でき
なくなる。
【０００７】更に、係る方法では、工数が増えてしまう
という問題も発生する。此処で、従来に於ける低不純物
濃度のウェル領域を使用してコンタクトを取る場合に
は、図５（ａ）、図５（ｂ）、図５（ｃ）に示す様に、
一つの領域で、コンタクトの数或いはコンタクトの位置
をそれぞれ適当に変化させて、当該トランジスタの特性
の変化を検査した処、図６に示す様に、それぞれのトラ
ンジスタに於けるコンタクトの配置条件によって、トラ
ンジスタの特性値に大きなバラツキが発生している事が
判明した。
という問題も発生する。此処で、従来に於ける低不純物
濃度のウェル領域を使用してコンタクトを取る場合に
は、図５（ａ）、図５（ｂ）、図５（ｃ）に示す様に、
一つの領域で、コンタクトの数或いはコンタクトの位置
をそれぞれ適当に変化させて、当該トランジスタの特性
の変化を検査した処、図６に示す様に、それぞれのトラ
ンジスタに於けるコンタクトの配置条件によって、トラ
ンジスタの特性値に大きなバラツキが発生している事が
判明した。
【０００８】つまり、上記した従来の例によると、トラ
ンジスタの特性を均一なものとする為には、設計の自由
度が極めて制限される事になる。一方、特開平１−３０
５５７３号公報及び特開平８−１８１２２３号公報に
は、高耐圧のトランジスタを形成する方法が開示されて
おり、低不純物濃度層内に高不純物濃度層を形成して、
当該高不純物濃度層にコンタクトを形成する方法が示さ
れてはいるが、当該公知例は、高集積型半導体装置に於
ける複数個のトランジスタの特性を出来るだけ均一にす
ると共に、複数個のトランジスタの配置レイアウト設計
に於ける自由度を確保する様に構成する為の技術は開示
されていない。
ンジスタの特性を均一なものとする為には、設計の自由
度が極めて制限される事になる。一方、特開平１−３０
５５７３号公報及び特開平８−１８１２２３号公報に
は、高耐圧のトランジスタを形成する方法が開示されて
おり、低不純物濃度層内に高不純物濃度層を形成して、
当該高不純物濃度層にコンタクトを形成する方法が示さ
れてはいるが、当該公知例は、高集積型半導体装置に於
ける複数個のトランジスタの特性を出来るだけ均一にす
ると共に、複数個のトランジスタの配置レイアウト設計
に於ける自由度を確保する様に構成する為の技術は開示
されていない。
【０００９】又、特開平３−２２５９６３号公報及び特
開平４−２９４５４６号公報、更には特開平９−４５８
７３号公報には、ドレイン領域を低不純物濃度に形成
し、コンタクト部の周辺部にのみ高不純物濃度層を形成
する技術が開示されているが、上記と同様に高集積型半
導体装置に於ける複数個のトランジスタの特性を出来る
だけ均一にすると共に、複数個のトランジスタの配置レ
イアウト設計に於ける自由度を確保する様に構成する為
の技術は開示されていない。
開平４−２９４５４６号公報、更には特開平９−４５８
７３号公報には、ドレイン領域を低不純物濃度に形成
し、コンタクト部の周辺部にのみ高不純物濃度層を形成
する技術が開示されているが、上記と同様に高集積型半
導体装置に於ける複数個のトランジスタの特性を出来る
だけ均一にすると共に、複数個のトランジスタの配置レ
イアウト設計に於ける自由度を確保する様に構成する為
の技術は開示されていない。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、低濃度の不純物
拡散層をソース・ドレインに用いた高耐圧トランジスタ
において、均一な電気特性を持つ半導体装置及び半導体
装置の製造方法を提供することにある。
は、上記した従来技術の欠点を改良し、低濃度の不純物
拡散層をソース・ドレインに用いた高耐圧トランジスタ
において、均一な電気特性を持つ半導体装置及び半導体
装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、半導体基板上に設けられた低濃度不純物拡散層のソ
ース領域及びドレイン領域と当該ソース領域及びドレイ
ン領域に挟まれたゲート電極と係合したチャネル領域と
から構成されたトランジスタであって、当該ソース領域
及びドレイン領域内には、当該チャネル領域のチャネル
幅全体にわたる長さを有し且つ少なくとも当該ゲート電
極の端縁部と対向する縁部が当該ゲート電極の端縁部と
は接触しない様に形成された領域に高濃度拡散層が形成
されており、当該高濃度拡散層部にコンタクト部が配置
されている半導体装置であり、又、本発明に係る第２の
態様としては、所定の第１の導電性を有する半導体基板
に、第２の導電性を有する不純物を低濃度に注入した少
なくとも２つの互いに分離されたウェル領域を形成する
工程、当該ウェル領域をソース領域及びドレイン領域と
して使用すると共に、当該第１の導電性を有する半導体
基板部分をチャネル領域として使用する様に選択する工
程、当該チャネル領域として使用する当該第１の導電性
を有する半導体基板部分の基板表面に絶縁膜を介して、
適宜のゲート電極を形成する工程、当該ソース領域及び
ドレイン領域として使用するウェル領域内に、当該ゲー
ト電極に対応して設けられているチャネル領域のチャネ
ル幅全体にわたる長さに等しい長手方向の長さを有し、
且つ少なくとも当該ゲート電極の端縁部と対向する縁部
が当該ゲート電極の端縁部とは接触しない様に形成され
る幅を持つ領域に高濃度拡散層を形成する工程、及び、
当該高濃度拡散層部に一つ若しくは複数個のコンタクト
部を配置形成する工程、とから構成されている半導体装
置の製造方法である。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、半導体基板上に設けられた低濃度不純物拡散層のソ
ース領域及びドレイン領域と当該ソース領域及びドレイ
ン領域に挟まれたゲート電極と係合したチャネル領域と
から構成されたトランジスタであって、当該ソース領域
及びドレイン領域内には、当該チャネル領域のチャネル
幅全体にわたる長さを有し且つ少なくとも当該ゲート電
極の端縁部と対向する縁部が当該ゲート電極の端縁部と
は接触しない様に形成された領域に高濃度拡散層が形成
されており、当該高濃度拡散層部にコンタクト部が配置
されている半導体装置であり、又、本発明に係る第２の
態様としては、所定の第１の導電性を有する半導体基板
に、第２の導電性を有する不純物を低濃度に注入した少
なくとも２つの互いに分離されたウェル領域を形成する
工程、当該ウェル領域をソース領域及びドレイン領域と
して使用すると共に、当該第１の導電性を有する半導体
基板部分をチャネル領域として使用する様に選択する工
程、当該チャネル領域として使用する当該第１の導電性
を有する半導体基板部分の基板表面に絶縁膜を介して、
適宜のゲート電極を形成する工程、当該ソース領域及び
ドレイン領域として使用するウェル領域内に、当該ゲー
ト電極に対応して設けられているチャネル領域のチャネ
ル幅全体にわたる長さに等しい長手方向の長さを有し、
且つ少なくとも当該ゲート電極の端縁部と対向する縁部
が当該ゲート電極の端縁部とは接触しない様に形成され
る幅を持つ領域に高濃度拡散層を形成する工程、及び、
当該高濃度拡散層部に一つ若しくは複数個のコンタクト
部を配置形成する工程、とから構成されている半導体装
置の製造方法である。
【００１２】
【発明の実施の形態】本発明に係る半導体装置及び半導
体装置の製造方法は、上記した様な技術構成を採用して
いるので、低濃度の不純物拡散層をソース・ドレインに
用いた高耐圧トランジスタにおいて、コンタクトの数や
位置によらず、均一なトランジスタ特性を実現する事が
可能になる。
体装置の製造方法は、上記した様な技術構成を採用して
いるので、低濃度の不純物拡散層をソース・ドレインに
用いた高耐圧トランジスタにおいて、コンタクトの数や
位置によらず、均一なトランジスタ特性を実現する事が
可能になる。
【００１３】即ち、本発明による高耐圧トランジスタ
は、高耐圧を実現するための低濃度の不純物拡散層５を
ソース・ドレインに用いると共に、ゲート端から一定の
距離をおいて低抵抗の高濃度の不純物拡散層をチャネル
幅全体に形成し、その後、当該高濃度の不純物拡散層上
にコンタクト７を設ける。すべての高耐圧トランジスタ
において、高濃度の不純物拡散層をゲート端から一定の
距離に形成することにより、高濃度の不純物拡散層から
ゲート端までの抵抗を均一化できる。
は、高耐圧を実現するための低濃度の不純物拡散層５を
ソース・ドレインに用いると共に、ゲート端から一定の
距離をおいて低抵抗の高濃度の不純物拡散層をチャネル
幅全体に形成し、その後、当該高濃度の不純物拡散層上
にコンタクト７を設ける。すべての高耐圧トランジスタ
において、高濃度の不純物拡散層をゲート端から一定の
距離に形成することにより、高濃度の不純物拡散層から
ゲート端までの抵抗を均一化できる。
【００１４】さらに、高濃度不純物拡散層内は低抵抗で
あるため，コンタクトの数や位置が異なっても、コンタ
クトからゲート端間での抵抗はすべての高耐圧トランジ
スタにおいて均一化できる。従って、すべての高耐圧ト
ランジスタにおいて、コンタクトの数や位置によらず、
均一なトランジスタ特性を得られる。
あるため，コンタクトの数や位置が異なっても、コンタ
クトからゲート端間での抵抗はすべての高耐圧トランジ
スタにおいて均一化できる。従って、すべての高耐圧ト
ランジスタにおいて、コンタクトの数や位置によらず、
均一なトランジスタ特性を得られる。
【００１５】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１及び図２は、本発明に係る
半導体装置の一具体例に於ける構成の一例を示す平面図
及び断面図であり、図中、半導体基板１上に設けられた
低濃度不純物拡散層のソース領域３及びドレイン領域
３’と当該ソース領域及びドレイン領域３、３’に挟ま
れたゲート電極６と係合したチャネル領域２とから構成
されたトランジスタ１５であって、当該ソース領域及び
ドレイン領域３、３’内には、当該チャネル領域２のチ
ャネル幅全体にわたる長さＬを有し且つ少なくとも当該
ゲート電極６の端縁部１２と対向する縁部１３が当該ゲ
ート電極６の端縁部１２とは接触しない様に形成された
領域１４に高濃度拡散層５が形成されており、当該高濃
度拡散層部５にコンタクト部７が配置されている半導体
装置２０が示されている。
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１及び図２は、本発明に係る
半導体装置の一具体例に於ける構成の一例を示す平面図
及び断面図であり、図中、半導体基板１上に設けられた
低濃度不純物拡散層のソース領域３及びドレイン領域
３’と当該ソース領域及びドレイン領域３、３’に挟ま
れたゲート電極６と係合したチャネル領域２とから構成
されたトランジスタ１５であって、当該ソース領域及び
ドレイン領域３、３’内には、当該チャネル領域２のチ
ャネル幅全体にわたる長さＬを有し且つ少なくとも当該
ゲート電極６の端縁部１２と対向する縁部１３が当該ゲ
ート電極６の端縁部１２とは接触しない様に形成された
領域１４に高濃度拡散層５が形成されており、当該高濃
度拡散層部５にコンタクト部７が配置されている半導体
装置２０が示されている。
【００１６】本発明に係る当該半導体装置２０は、高耐
圧型半導体装置である事が望ましく、又本発明に係る当
該高耐圧型半導体装置２０の耐圧が２０Ｖ以上である事
が好ましい。更に、本発明に於ける当該半導体装置２０
は、高度集積半導体装置である事が望ましく、更に当該
半導体装置２０はフラッシュメモリである事も好まし
い。
圧型半導体装置である事が望ましく、又本発明に係る当
該高耐圧型半導体装置２０の耐圧が２０Ｖ以上である事
が好ましい。更に、本発明に於ける当該半導体装置２０
は、高度集積半導体装置である事が望ましく、更に当該
半導体装置２０はフラッシュメモリである事も好まし
い。
【００１７】一方、本発明に於ける当該半導体装置２０
に於いては、当該ゲート電極６の端縁部１２と当該高濃
度拡散層５に於ける当該ゲート電極６の当該端縁部１２
と対向する縁部１３は、当該ゲート電極６の当該端縁部
１２から一定の距離８だけ離れて形成されているもので
ある事が必要である。更に、本発明に於て、当該高濃度
拡散層部５は、当該ソース領域及びドレイン領域３、
３’の底部にまでは到達しえない厚みを持って形成され
ている事が必要である。
に於いては、当該ゲート電極６の端縁部１２と当該高濃
度拡散層５に於ける当該ゲート電極６の当該端縁部１２
と対向する縁部１３は、当該ゲート電極６の当該端縁部
１２から一定の距離８だけ離れて形成されているもので
ある事が必要である。更に、本発明に於て、当該高濃度
拡散層部５は、当該ソース領域及びドレイン領域３、
３’の底部にまでは到達しえない厚みを持って形成され
ている事が必要である。
【００１８】又、本発明に於いては、当該高濃度拡散層
５のそれぞれには、１つ若しくは複数個のコンタクト部
７が形成されているものである。上記した様に、本発明
に係る当該半導体装置２０に於いては、低濃度不純物拡
散層のソース・ドレイン３、３’上に、ゲート端１２か
ら一定の距離をおいてチャネル幅Ｌ全体に高濃度拡散層
５を有し、その高濃度拡散層５上にソース・ドレイン
３、３’に対するコンタクト７をそれぞれ有する構造で
あり、更に本発明に於けるゲート端１２からの一定の距
離８とは、少なくとも高濃度拡散層５がチャネル２に届
かない距離である事が望ましく、かつ、すべての高耐圧
トランジスタ１５に於て同じ一定の距離８を介して当該
高濃度拡散層５が形成されている事が望ましい。
５のそれぞれには、１つ若しくは複数個のコンタクト部
７が形成されているものである。上記した様に、本発明
に係る当該半導体装置２０に於いては、低濃度不純物拡
散層のソース・ドレイン３、３’上に、ゲート端１２か
ら一定の距離をおいてチャネル幅Ｌ全体に高濃度拡散層
５を有し、その高濃度拡散層５上にソース・ドレイン
３、３’に対するコンタクト７をそれぞれ有する構造で
あり、更に本発明に於けるゲート端１２からの一定の距
離８とは、少なくとも高濃度拡散層５がチャネル２に届
かない距離である事が望ましく、かつ、すべての高耐圧
トランジスタ１５に於て同じ一定の距離８を介して当該
高濃度拡散層５が形成されている事が望ましい。
【００１９】本発明による高耐圧トランジスタの平面図
を示す。高耐圧を実現するための低濃度の不純物拡散層
５をソース・ドレインに用いた構成に対し、本発明に従
って、ゲート端から一定の距離８をおいて低抵抗の高濃
度の不純物拡散層５をチャネル幅全体に形成する．この
高濃度の不純物拡散層上にコンタクト７を設ける。すべ
ての高耐圧トランジスタにおいて、高濃度の不純物拡散
層５をゲート端から一定の距離８に形成することによ
り、高濃度の不純物拡散層５からゲート端までの抵抗を
均一化できる。さらに、高濃度不純物拡散層内は低抵抗
であるため、コンタクトの数や位置が異なっても、コン
タクトからゲート端間での抵抗はすべての高耐圧トラン
ジスタにおいて均一化できる。
を示す。高耐圧を実現するための低濃度の不純物拡散層
５をソース・ドレインに用いた構成に対し、本発明に従
って、ゲート端から一定の距離８をおいて低抵抗の高濃
度の不純物拡散層５をチャネル幅全体に形成する．この
高濃度の不純物拡散層上にコンタクト７を設ける。すべ
ての高耐圧トランジスタにおいて、高濃度の不純物拡散
層５をゲート端から一定の距離８に形成することによ
り、高濃度の不純物拡散層５からゲート端までの抵抗を
均一化できる。さらに、高濃度不純物拡散層内は低抵抗
であるため、コンタクトの数や位置が異なっても、コン
タクトからゲート端間での抵抗はすべての高耐圧トラン
ジスタにおいて均一化できる。
【００２０】従って、図３に示すように、すべての高耐
圧トランジスタにおいて、コンタクトの数や位置によら
ず、均一な特性を得られる。以下に、本発明に係る当該
半導体装置２０の製造方法の具体例を図２及び図３を参
照しながら詳細に説明する。図２は、本発明に係る半導
体装置の製造方法の一例を示す断面図である。
圧トランジスタにおいて、コンタクトの数や位置によら
ず、均一な特性を得られる。以下に、本発明に係る当該
半導体装置２０の製造方法の具体例を図２及び図３を参
照しながら詳細に説明する。図２は、本発明に係る半導
体装置の製造方法の一例を示す断面図である。
【００２１】即ち、約２０Ｖ以上、好ましくは２５〜３
０Ｖの高耐圧を実現するためには、少なくともＰＮ接合
耐圧が２０Ｖ以上必要である。そこで、このような高耐
圧を有する拡散層として、低濃度の不純物拡散層が必要
である。本具体例では、製造工程の工数、及びコストの
増加を来すことなく、不揮発性半導体記憶装置の一つで
あるフラッシュメモリデバイス上での高耐圧トランジス
タの実現を想定しているので、従来の様に、特別に低濃
度の不純物拡散層を形成することはせず、既存のＰウエ
ルとＮウエルを当該半導体装置のソース及びドレイン領
域として利用する様に構成されている。
０Ｖの高耐圧を実現するためには、少なくともＰＮ接合
耐圧が２０Ｖ以上必要である。そこで、このような高耐
圧を有する拡散層として、低濃度の不純物拡散層が必要
である。本具体例では、製造工程の工数、及びコストの
増加を来すことなく、不揮発性半導体記憶装置の一つで
あるフラッシュメモリデバイス上での高耐圧トランジス
タの実現を想定しているので、従来の様に、特別に低濃
度の不純物拡散層を形成することはせず、既存のＰウエ
ルとＮウエルを当該半導体装置のソース及びドレイン領
域として利用する様に構成されている。
【００２２】そのため、図４（Ａ）に示すように、例え
ばＰ基板１にトランジスタ１５を形成する為、先ずチャ
ネル２の形成領域として、Ｐ型不純物をドープして低濃
度の拡散層であるＰウエル２を形成すると共に、次のス
テップに於て、ソース・ドレイン３、３’を形成する為
に、Ｎ型の不純物をドープしてＮウエル３、３’を形成
する。
ばＰ基板１にトランジスタ１５を形成する為、先ずチャ
ネル２の形成領域として、Ｐ型不純物をドープして低濃
度の拡散層であるＰウエル２を形成すると共に、次のス
テップに於て、ソース・ドレイン３、３’を形成する為
に、Ｎ型の不純物をドープしてＮウエル３、３’を形成
する。
【００２３】次いで、図４（Ｂ）に示す様に、当該チャ
ネル領域２の上面部に適宜の絶縁膜９を介してゲート電
極部６を形成した後、図４（Ｃ）に示す様に、本発明に
従って、低濃度のソース・ドレイン３、３’内に、ゲー
ト６の端１２から高濃度拡散層５であるＮ+ の拡散層が
拡散した場合でも当該ゲート６の端１２と当該高濃度拡
散層５の端部１３との間に所定の間隔８が存在する様な
条件で高濃度拡散層Ｎ + ５を設ける。
ネル領域２の上面部に適宜の絶縁膜９を介してゲート電
極部６を形成した後、図４（Ｃ）に示す様に、本発明に
従って、低濃度のソース・ドレイン３、３’内に、ゲー
ト６の端１２から高濃度拡散層５であるＮ+ の拡散層が
拡散した場合でも当該ゲート６の端１２と当該高濃度拡
散層５の端部１３との間に所定の間隔８が存在する様な
条件で高濃度拡散層Ｎ + ５を設ける。
【００２４】さらに、図４（Ｄ）に示す様に、当該ソー
ス・ドレイン領域３、３’に対するコンタクト７をこの
高濃度拡散層Ｎ+ ５の中に設ける。このような構成によ
り、同一の設計パラメータを持つ高耐圧トランジスタに
おいて、コンタクトの数や位置によらず、コンタクトか
らゲート６端までの抵抗を均一化できる。
ス・ドレイン領域３、３’に対するコンタクト７をこの
高濃度拡散層Ｎ+ ５の中に設ける。このような構成によ
り、同一の設計パラメータを持つ高耐圧トランジスタに
おいて、コンタクトの数や位置によらず、コンタクトか
らゲート６端までの抵抗を均一化できる。
【００２５】したがって、図３に示すように、トランジ
スタの電流特性等の特性を均一にすることができる。本
実施例の高耐圧トランジスタの上記製造方法をより詳細
に説明するならば、図４（Ａ）に示すように、Ｐ型シリ
コン基板１上にＰウエル２とＮウエル３を形成した後、
素子分離４を形成する。
スタの電流特性等の特性を均一にすることができる。本
実施例の高耐圧トランジスタの上記製造方法をより詳細
に説明するならば、図４（Ａ）に示すように、Ｐ型シリ
コン基板１上にＰウエル２とＮウエル３を形成した後、
素子分離４を形成する。
【００２６】次に、図４（Ｂ）に示すように、ゲート酸
化膜９を熱酸化法により約３５ｎｍ形成した後、ポリシ
リコンを約３００ｎｍ堆積し、フォトリソグラフィー法
によりパターニングした後、ポリシリコンをエッチング
除去してゲート電極６を形成する。次に、図４（Ｃ）に
示すように、高濃度不純物拡散層領域５が開口するよう
にフォトリソグラフィー法によりパターニングし、パタ
ーニングされたレジストをマスクにして例えばＮ型不純
物であるＡｓを７０ＫｅＶのエネルギーで５×１０ 15ｃ
ｍ-2のドーズ量をイオン注入し、イオンを活性化する熱
処理を行う。
化膜９を熱酸化法により約３５ｎｍ形成した後、ポリシ
リコンを約３００ｎｍ堆積し、フォトリソグラフィー法
によりパターニングした後、ポリシリコンをエッチング
除去してゲート電極６を形成する。次に、図４（Ｃ）に
示すように、高濃度不純物拡散層領域５が開口するよう
にフォトリソグラフィー法によりパターニングし、パタ
ーニングされたレジストをマスクにして例えばＮ型不純
物であるＡｓを７０ＫｅＶのエネルギーで５×１０ 15ｃ
ｍ-2のドーズ量をイオン注入し、イオンを活性化する熱
処理を行う。
【００２７】その後，図４（Ｄ）に示すように、層間絶
縁膜である酸化膜１０をＣＶＤ法で堆積し、コンタクト
７を形成し、配線１１を形成する。上記実施例におい
て、ゲート６から高濃度拡散層Ｎ+ ５までの距離８は、
すべての高耐圧トランジスタにおいて統一し、その値
は、少なくとも高濃度拡散層Ｎ + ５の拡散層長以上の値
を用いる。
縁膜である酸化膜１０をＣＶＤ法で堆積し、コンタクト
７を形成し、配線１１を形成する。上記実施例におい
て、ゲート６から高濃度拡散層Ｎ+ ５までの距離８は、
すべての高耐圧トランジスタにおいて統一し、その値
は、少なくとも高濃度拡散層Ｎ + ５の拡散層長以上の値
を用いる。
【００２８】なぜなら、高濃度拡散層Ｎ+ がＰウエル−
Ｎウエル境界まで達すると拡散層耐圧の低下を招いてし
まうからである。
Ｎウエル境界まで達すると拡散層耐圧の低下を招いてし
まうからである。
【００２９】
【発明の効果】本発明の半導体装置及び半導体装置の製
造方法は、上記した様な技術構成を採用しているので、
低濃度の不純物拡散層をソース・ドレインに用いた高耐
圧トランジスタにおいて、均一な電気特性を持つと同時
に、配線或いはトランジスタの配置設計に際して自由度
の高い高耐圧の高集積型半導体装置及びその製造方法を
うる事が出来るのである。
造方法は、上記した様な技術構成を採用しているので、
低濃度の不純物拡散層をソース・ドレインに用いた高耐
圧トランジスタにおいて、均一な電気特性を持つと同時
に、配線或いはトランジスタの配置設計に際して自由度
の高い高耐圧の高集積型半導体装置及びその製造方法を
うる事が出来るのである。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の一具体例の構成
を示す平面図である。
を示す平面図である。
【図２】図２は、本発明の半導体装置の一具体例の構成
を示す断面図である。
を示す断面図である。
【図３】図３は、本発明の半導体装置の一具体例により
得られるトランジスタ特性を示すグラフである。
得られるトランジスタ特性を示すグラフである。
【図４】図４（Ａ）〜図４（Ｄ）は、本発明に係る半導
体装置の製造方法の一具体例の手順を説明する断面図で
ある。
体装置の製造方法の一具体例の手順を説明する断面図で
ある。
【図５】図５（Ａ）〜図５（Ｃ）は、従来の半導体装置
に於ける構成の例を示す平面図である。
に於ける構成の例を示す平面図である。
【図６】図６は、従来の半導体装置に於けるトランジス
タ特性の比較を説明するグラフである。
タ特性の比較を説明するグラフである。
１…基板 ２…チャネル領域 ３、３’…ソース・ドレイン領域 ４…分離膜 ５…高不純物濃度領域 ６…ゲート電極 ７…コンタクト部 ８…間隔 ９…絶縁膜 １０…層間絶縁膜 １１…配線部 １２…ゲート電極部の端縁部 １３…高不純物濃度領域の端縁部 １４…高濃度拡散層５が形成される領域 １５…トランジスタ部 ２０…半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 5F001 AB02 AD14 AD15 AD16 AD18 AD20 AD44 AD51 AE02 AE08 AE30 AG02 AG12 AG21 AG30 AG40 5F040 DA10 DA18 DA22 EA08 EE01 EF03 EF14 EH08 5F083 EP22 EP62 EP67 ER22 GA02 GA09 GA24 GA28 JA02 JA32 JA56 MA01 MA19 PR12 PR21 PR33 PR36
Claims (11)
- 【請求項１】 半導体基板上に設けられた低濃度不純物
拡散層のソース領域及びドレイン領域と当該ソース領域
及びドレイン領域に挟まれたゲート電極と係合したチャ
ネル領域とから構成されたトランジスタであって、当該
ソース領域及びドレイン領域内には、当該チャネル領域
のチャネル幅全体にわたる長さを有し且つ少なくとも当
該ゲート電極の端縁部と対向する縁部が当該ゲート電極
の端縁部とは接触しない様に形成された領域に高濃度拡
散層が形成されており、当該高濃度拡散層部にコンタク
ト部が配置されている事を特徴とする半導体装置。 - 【請求項２】 当該半導体装置は、高耐圧型半導体装置
である事を特徴とする請求項１記載の半導体装置。 - 【請求項３】 当該高耐圧型半導体装置の耐圧が２０Ｖ
以上である事を特徴とする請求項２記載の半導体装置。 - 【請求項４】 当該半導体装置は、高度集積半導体装置
である事を特徴とする請求項１乃至３の何れかに記載の
半導体装置。 - 【請求項５】 当該半導体装置はフラッシュメモリであ
る事を特徴とする請求項４に記載の半導体装置。 - 【請求項６】 当該ゲート電極の端縁部と当該高濃度拡
散層に於ける当該ゲート電極の当該端縁部と対向する縁
部は、当該ゲート電極の当該端縁部から一定の距離だけ
離れて形成されているものである事を特徴とする請求項
１乃至５の何れかに記載の半導体装置。 - 【請求項７】 当該高濃度拡散層部は、当該ソース領域
及びドレイン領域の底部にまでは到達しえない厚みを持
って形成されている事を特徴とする請求項１乃至６の何
れかに記載の半導体装置。 - 【請求項８】 当該高濃度拡散層のそれぞれには、複数
個のコンタクト部が形成されている事を特徴とする請求
項１記載の半導体装置。 - 【請求項９】 所定の第１の導電性を有する半導体基板
に、第２の導電性を有する不純物を低濃度に注入した少
なくとも２つの互いに分離されたウェル領域を形成する
工程、 当該ウェル領域をソース領域及びドレイン領域として使
用すると共に、当該第１の導電性を有する半導体基板部
分をチャネル領域として使用する様に選択する工程、 当該チャネル領域として使用する当該第１の導電性を有
する半導体基板部分の基板表面に絶縁膜を介して、適宜
のゲート電極を形成する工程、 当該ソース領域及びドレイン領域として使用するウェル
領域内に、当該ゲート電極に対応して設けられているチ
ャネル領域のチャネル幅全体にわたる長さに等しい長手
方向の長さを有し、且つ少なくとも当該ゲート電極の端
縁部と対向する縁部が当該ゲート電極の端縁部とは接触
しない様に形成される幅を持つ領域に高濃度拡散層を形
成する工程、 及び、当該高濃度拡散層部に一つ若しくは複数個のコン
タクト部を配置形成する工程、とから構成されている事
を特徴とする半導体装置の製造方法。 - 【請求項１０】 当該半導体装置の各トランジスタ部に
於ける耐圧を、少なくとも２０Ｖ以上、望ましくは２５
Ｖ以上となる様に構成する事を特徴とする請求項９記載
の半導体装置の製造方法。 - 【請求項１１】 当該高濃度拡散層部は、少なくとも１
０19以上の不純物濃度を有する様に構成する事を特徴と
する請求項９記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175467A JP2000012711A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置及び半導体装置の製造方法 |
| KR1019990023828A KR20000006396A (ko) | 1998-06-23 | 1999-06-23 | 반도체장치및그제조방법 |
| US09/793,217 US20010006234A1 (en) | 1998-06-23 | 2001-02-26 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175467A JP2000012711A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012711A true JP2000012711A (ja) | 2000-01-14 |
Family
ID=15996579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175467A Pending JP2000012711A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20010006234A1 (ja) |
| JP (1) | JP2000012711A (ja) |
| KR (1) | KR20000006396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313948A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| KR100732637B1 (ko) | 2006-05-30 | 2007-06-28 | 삼성전자주식회사 | 고전압 트랜지스터를 설계하는 방법 및 이를 이용하여형성된 고전압 트랜지스터를 포함하는 반도체 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538886B1 (ko) | 2003-11-19 | 2005-12-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 고전압 트랜지스터 |
-
1998
- 1998-06-23 JP JP10175467A patent/JP2000012711A/ja active Pending
-
1999
- 1999-06-23 KR KR1019990023828A patent/KR20000006396A/ko not_active Application Discontinuation
-
2001
- 2001-02-26 US US09/793,217 patent/US20010006234A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313948A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| JP4660004B2 (ja) * | 2001-04-13 | 2011-03-30 | 三洋電機株式会社 | Ｍｏｓ半導体装置の製造方法 |
| KR100732637B1 (ko) | 2006-05-30 | 2007-06-28 | 삼성전자주식회사 | 고전압 트랜지스터를 설계하는 방법 및 이를 이용하여형성된 고전압 트랜지스터를 포함하는 반도체 장치 |
| US7696054B2 (en) | 2006-05-30 | 2010-04-13 | Samsung Electronics Co., Ltd. | Transistor, a transistor arrangement and method thereof |
| US8143677B2 (en) | 2006-05-30 | 2012-03-27 | Samsung Electronics Co., Ltd. | Transistor, a transistor arrangement and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000006396A (ko) | 2000-01-25 |
| US20010006234A1 (en) | 2001-07-05 |
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