JPH09283728A - フラッシュメモリ装置及びその製造方法 - Google Patents
フラッシュメモリ装置及びその製造方法Info
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- JPH09283728A JPH09283728A JP8219934A JP21993496A JPH09283728A JP H09283728 A JPH09283728 A JP H09283728A JP 8219934 A JP8219934 A JP 8219934A JP 21993496 A JP21993496 A JP 21993496A JP H09283728 A JPH09283728 A JP H09283728A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
- H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリ装置及びその製造方法を提
供する。 【解決手段】 フィールド絶縁膜の形成された半導体基
板上にワード線等が形成されたメモリセル領域と選択ト
ランジスター等が形成された選択トランジスター領域を
含むフラッシュメモリ装置において、前記メモリセル領
域のフィールド絶縁膜の下部にメモリセル領域の絶縁膜
の幅より狭く形成された第１チャンネル停止不純物層６
８と、前記選択トランジスター領域のフィールド絶縁膜
の下部に選択トランジスター領域のフィールド絶縁膜の
幅より大きく形成された第２チャンネル停止不純物層６
７を具備することによりメモリセルトランジスター１９
の駆動電流と接合降伏電圧は減少されなく、メモリセル
トランジスター１９に貯蔵されたデータの読出時ホット
電子も発生しない。
供する。 【解決手段】 フィールド絶縁膜の形成された半導体基
板上にワード線等が形成されたメモリセル領域と選択ト
ランジスター等が形成された選択トランジスター領域を
含むフラッシュメモリ装置において、前記メモリセル領
域のフィールド絶縁膜の下部にメモリセル領域の絶縁膜
の幅より狭く形成された第１チャンネル停止不純物層６
８と、前記選択トランジスター領域のフィールド絶縁膜
の下部に選択トランジスター領域のフィールド絶縁膜の
幅より大きく形成された第２チャンネル停止不純物層６
７を具備することによりメモリセルトランジスター１９
の駆動電流と接合降伏電圧は減少されなく、メモリセル
トランジスター１９に貯蔵されたデータの読出時ホット
電子も発生しない。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ装
置及びその製造方法に係り、特にフラッシュメモリの素
子分離領域及びその製造方法に関する。
置及びその製造方法に係り、特にフラッシュメモリの素
子分離領域及びその製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリ装置において素子等の
間の分離は必須的である。さらに集積度が高くなること
により素子分離特性が低下され、素子分離特性を向上さ
せるための様々の方法が開発された。その中から多く利
用される方法としてはLOCOS （Local Oxidation of Sil
icon）、PBL （Poly Buffered LOCOS ）及びトレンチを
用いた方法等がある。このような技術は素子を分離させ
るためフィールド絶縁膜の下部にチャンネル停止不純物
層を形成する。前記チャンネル停止不純物層の構造によ
り素子分離特性が変わる。
間の分離は必須的である。さらに集積度が高くなること
により素子分離特性が低下され、素子分離特性を向上さ
せるための様々の方法が開発された。その中から多く利
用される方法としてはLOCOS （Local Oxidation of Sil
icon）、PBL （Poly Buffered LOCOS ）及びトレンチを
用いた方法等がある。このような技術は素子を分離させ
るためフィールド絶縁膜の下部にチャンネル停止不純物
層を形成する。前記チャンネル停止不純物層の構造によ
り素子分離特性が変わる。
【０００３】図１は従来のＮＡＮＤ形フラッシュＥＥＰ
ＲＯＭのメモリセルアレー領域の一部を示した平面図で
ある。図１に示されたメモリセルアレー領域構造を説明
する。部材番号２０メモリセルアレー領域を示す。前記
メモリセルアレー領域２０は活性領域１とフィールド領
域３に区分する。前記フィールド領域３と交差してワー
ドライン５と選択トランジスターライン７、９が配列さ
れている。前記選択トランジスターライン７、９の間に
位置した活性領域内には全体活性領域１を金属配線（図
示せず）と連結させるためのコンタクトホール１３が配
置されている。前記ワードライン５が配列された領域は
メモリセル領域、即ちＣＡ（Cell Area）である。そし
て前記選択トランジスターライン７、９が配列された領
域は便宜上選択トランジスター領域、即ちＳＡ（Select
ion Area）と称する。
ＲＯＭのメモリセルアレー領域の一部を示した平面図で
ある。図１に示されたメモリセルアレー領域構造を説明
する。部材番号２０メモリセルアレー領域を示す。前記
メモリセルアレー領域２０は活性領域１とフィールド領
域３に区分する。前記フィールド領域３と交差してワー
ドライン５と選択トランジスターライン７、９が配列さ
れている。前記選択トランジスターライン７、９の間に
位置した活性領域内には全体活性領域１を金属配線（図
示せず）と連結させるためのコンタクトホール１３が配
置されている。前記ワードライン５が配列された領域は
メモリセル領域、即ちＣＡ（Cell Area）である。そし
て前記選択トランジスターライン７、９が配列された領
域は便宜上選択トランジスター領域、即ちＳＡ（Select
ion Area）と称する。
【０００４】前記活性領域１を通過するワードライン７
の下部にメモリセルトランジスター１９が配列されてい
る。前記メモリセルトランジスター１９を電気的に分離
するためフィールド領域３にチャンネル停止不純物層３
７、３８が配置される。図２は前記図１のメモリセルア
レー領域の一部を示した断面図である。図２は前記図１
のＡ−Ａ’線に沿う断面図である。具体的に、半導体基
板２１上にメモリセル領域ＣＡに属したフィールド領域
ＦＡに形成された第１フィールド酸化膜３５と、選択ト
ランジスター領域ＳＡに形成された第２フィールド酸化
膜３６がある。前記第１フィールド酸化膜３５の下部に
はフィールド領域ＦＡを含んで活性領域ＡＡの一部にま
で形成された第１チャンネル停止不純物層３７と、フィ
ールド領域ＦＡ内にのみ形成された第２チャンネル停止
不純物層がある。前記第２フィールド酸化膜３６の下部
にはフィールド領域ＦＡを含んで活性領域ＡＡの一部に
まで形成された第３チャンネル停止不純物層３８があ
る。
の下部にメモリセルトランジスター１９が配列されてい
る。前記メモリセルトランジスター１９を電気的に分離
するためフィールド領域３にチャンネル停止不純物層３
７、３８が配置される。図２は前記図１のメモリセルア
レー領域の一部を示した断面図である。図２は前記図１
のＡ−Ａ’線に沿う断面図である。具体的に、半導体基
板２１上にメモリセル領域ＣＡに属したフィールド領域
ＦＡに形成された第１フィールド酸化膜３５と、選択ト
ランジスター領域ＳＡに形成された第２フィールド酸化
膜３６がある。前記第１フィールド酸化膜３５の下部に
はフィールド領域ＦＡを含んで活性領域ＡＡの一部にま
で形成された第１チャンネル停止不純物層３７と、フィ
ールド領域ＦＡ内にのみ形成された第２チャンネル停止
不純物層がある。前記第２フィールド酸化膜３６の下部
にはフィールド領域ＦＡを含んで活性領域ＡＡの一部に
まで形成された第３チャンネル停止不純物層３８があ
る。
【０００５】図３乃至図７は前記図２に示したメモリセ
ルアレー領域の製造方法を説明するために示した断面図
である。図３は半導体基板２１上にパッド酸化膜２３と
多結晶シリコン膜２５及び窒化膜２７が形成された状態
を示す。前記多結晶シリコン膜２５上の窒化膜２７は後
続工程でフィールド酸化膜を形成するために熱処理工程
を行う時多結晶シリコン膜２５及び半導体基板２１が酸
化されることを防止するための酸化防止層として形成す
る。前記パッド酸化膜２３は前記窒化膜２７と半導体基
板２１との間のストレスを緩和させる緩衝膜として使用
される。
ルアレー領域の製造方法を説明するために示した断面図
である。図３は半導体基板２１上にパッド酸化膜２３と
多結晶シリコン膜２５及び窒化膜２７が形成された状態
を示す。前記多結晶シリコン膜２５上の窒化膜２７は後
続工程でフィールド酸化膜を形成するために熱処理工程
を行う時多結晶シリコン膜２５及び半導体基板２１が酸
化されることを防止するための酸化防止層として形成す
る。前記パッド酸化膜２３は前記窒化膜２７と半導体基
板２１との間のストレスを緩和させる緩衝膜として使用
される。
【０００６】図４は活性領域ＡＡとフィールド領域ＦＡ
を限定する段階を示す。具体的に、前記窒化膜２７上に
フォトレジスト膜を形成してパタニングし、フィールド
領域ＦＡを限定するためのフォトレジストパターン２９
Ａを形成する。前記フォトレジストパターン２９Ａをマ
スクとして窒化膜を蝕刻する。前記窒化膜が蝕刻された
領域はフィールド領域ＦＡであり、窒化膜が蝕刻されな
い領域は活性領域ＡＡである。そして、前記フォトレジ
ストパターン２９Ａを除去する。
を限定する段階を示す。具体的に、前記窒化膜２７上に
フォトレジスト膜を形成してパタニングし、フィールド
領域ＦＡを限定するためのフォトレジストパターン２９
Ａを形成する。前記フォトレジストパターン２９Ａをマ
スクとして窒化膜を蝕刻する。前記窒化膜が蝕刻された
領域はフィールド領域ＦＡであり、窒化膜が蝕刻されな
い領域は活性領域ＡＡである。そして、前記フォトレジ
ストパターン２９Ａを除去する。
【０００７】図５はフィールド領域ＦＡに第１チャンネ
ル停止不純物層を形成するため第１チャンネル停止不純
物をイオン注入する段階を示す。具体的に、前記図４の
半導体基板２１の全面に第１チャンネル停止不純物２６
をイオン注入する。この際、活性領域ＡＡには前記第１
チャンネル停止不純物２６が注入できないように窒化膜
パターン２７Ａ、多結晶シリコン膜２５及びパッド酸化
膜２３で形成された多層膜の厚さを考慮して第１不純物
の注入エネルギーが決定されるべきである。
ル停止不純物層を形成するため第１チャンネル停止不純
物をイオン注入する段階を示す。具体的に、前記図４の
半導体基板２１の全面に第１チャンネル停止不純物２６
をイオン注入する。この際、活性領域ＡＡには前記第１
チャンネル停止不純物２６が注入できないように窒化膜
パターン２７Ａ、多結晶シリコン膜２５及びパッド酸化
膜２３で形成された多層膜の厚さを考慮して第１不純物
の注入エネルギーが決定されるべきである。
【０００８】図６はメモリセル領域ＣＡのフィールド領
域ＦＡに第２チャンネル停止不純物層を形成するために
第２チャンネル停止不純物２８をイオン注入する段階を
示す。具体的に、図５の半導体基板２１の全面にフォト
レジスト膜を形成してパタニングし、メモリセル領域Ｃ
Ａのフィールド領域ＦＡにフィールド領域より狭いホー
ル１５Ａを有するフォトレジストパターン３３Ａを形成
する。前記フォトレジストパターン３３Ａをマスクとし
て前記多結晶シリコン膜２５を蝕刻する。次いで、半導
体基板２１の全面に第２チャンネル停止不純物２８をイ
オン注入する。前記第２チャンネル停止不純物層２８は
第１チャンネル停止不純物層内に注入されるように第２
チャンネル停止不純物２８の注入エネルギーを調節する
ことだけでなく、前記第２チャンネル停止不純物２８は
前記図５の前記図５の第１チャンネル停止不純物２６よ
り高濃度の不純物が必要である。そして活性領域ＡＡに
は第２チャンネル停止不純物２８が注入されないように
フォトレジスト、窒化膜パターン２７Ａ、多結晶シリコ
ン膜２５及びパッド酸化膜２３で形成された多層膜の厚
さを考慮して第２チャンネル停止不純物２８の注入エネ
ルギーが決定されるべきである。
域ＦＡに第２チャンネル停止不純物層を形成するために
第２チャンネル停止不純物２８をイオン注入する段階を
示す。具体的に、図５の半導体基板２１の全面にフォト
レジスト膜を形成してパタニングし、メモリセル領域Ｃ
Ａのフィールド領域ＦＡにフィールド領域より狭いホー
ル１５Ａを有するフォトレジストパターン３３Ａを形成
する。前記フォトレジストパターン３３Ａをマスクとし
て前記多結晶シリコン膜２５を蝕刻する。次いで、半導
体基板２１の全面に第２チャンネル停止不純物２８をイ
オン注入する。前記第２チャンネル停止不純物層２８は
第１チャンネル停止不純物層内に注入されるように第２
チャンネル停止不純物２８の注入エネルギーを調節する
ことだけでなく、前記第２チャンネル停止不純物２８は
前記図５の前記図５の第１チャンネル停止不純物２６よ
り高濃度の不純物が必要である。そして活性領域ＡＡに
は第２チャンネル停止不純物２８が注入されないように
フォトレジスト、窒化膜パターン２７Ａ、多結晶シリコ
ン膜２５及びパッド酸化膜２３で形成された多層膜の厚
さを考慮して第２チャンネル停止不純物２８の注入エネ
ルギーが決定されるべきである。
【０００９】図７はフィールド酸化膜と第１チャンネル
停止不純物層及び第２チャンネル停止不純物層を形成す
る段階を示す。前記フォトレジストパターン３３Ａを除
去した後前記半導体基板２１を高温で熱処理すればフィ
ールド領域ＦＡの多結晶シリコン膜２５が酸化されなが
らパッド酸化膜２３が第１フィールド酸化膜３５と第２
フィールド酸化膜３６に成長することになる。また、高
温熱処理により前記フィールド領域ＦＡに形成されたチ
ャンネル停止不純物が拡散される。従って、メモリセル
領域ＣＡのフィールド領域ＦＡには第１フィールド酸化
膜３５が形成され、選択トランジスター領域ＳＡのフィ
ールド領域ＦＡには第２フィールド酸化膜３６が形成さ
れる。また前記第１フィールド酸化膜３５の下部には第
１チャンネル停止不純物層３７と第２チャンネル停止不
純物層が形成されるが第２チャンネル停止不純物層は第
１チャンネル停止不純物層３７内に含まれる。同時に第
２フィールド酸化膜３６の下部に第３チャンネル停止不
純物層３８が形成される。第１チャンネル停止不純物層
３７はフィールド領域ＦＡを含んで活性領域ＡＡの一部
にまで拡散され形成されるが第２チャンネル停止不純物
層はフィールド領域ＦＡより狭く形成される。第３チャ
ンネル停止不純物層３８は第１チャンネル停止不純物層
３７と同一にフィールド領域ＦＡを含んで活性領域ＡＡ
の一部にまで拡散され形成される。次いで、前記窒化膜
パターン２７Ａ、多結晶シリコン膜２５及びパッド酸化
膜２３を除去する。
停止不純物層及び第２チャンネル停止不純物層を形成す
る段階を示す。前記フォトレジストパターン３３Ａを除
去した後前記半導体基板２１を高温で熱処理すればフィ
ールド領域ＦＡの多結晶シリコン膜２５が酸化されなが
らパッド酸化膜２３が第１フィールド酸化膜３５と第２
フィールド酸化膜３６に成長することになる。また、高
温熱処理により前記フィールド領域ＦＡに形成されたチ
ャンネル停止不純物が拡散される。従って、メモリセル
領域ＣＡのフィールド領域ＦＡには第１フィールド酸化
膜３５が形成され、選択トランジスター領域ＳＡのフィ
ールド領域ＦＡには第２フィールド酸化膜３６が形成さ
れる。また前記第１フィールド酸化膜３５の下部には第
１チャンネル停止不純物層３７と第２チャンネル停止不
純物層が形成されるが第２チャンネル停止不純物層は第
１チャンネル停止不純物層３７内に含まれる。同時に第
２フィールド酸化膜３６の下部に第３チャンネル停止不
純物層３８が形成される。第１チャンネル停止不純物層
３７はフィールド領域ＦＡを含んで活性領域ＡＡの一部
にまで拡散され形成されるが第２チャンネル停止不純物
層はフィールド領域ＦＡより狭く形成される。第３チャ
ンネル停止不純物層３８は第１チャンネル停止不純物層
３７と同一にフィールド領域ＦＡを含んで活性領域ＡＡ
の一部にまで拡散され形成される。次いで、前記窒化膜
パターン２７Ａ、多結晶シリコン膜２５及びパッド酸化
膜２３を除去する。
【００１０】前述したように従来の技術によれば、メモ
リセル領域内に形成されたチャンネル停止不純物層３
７、３８は一部活性領域ＡＡまで形成されメモリセルト
ランジスターのチャンネル幅を減少させる。それに因し
てメモリセルトランジスターの駆動電流を減少させた
り、接合降伏電圧を減少させる。またメモリセルトラン
ジスターの読出時そのトランジスターのチャンネルとチ
ャンネル停止不純物層とが合う部位にホット電子が発生
してゲート酸化膜内のトラップを形成することにより信
頼性が低下される。また、不純物イオンを注入して第２
チャンネル停止不純物層を形成するための写真工程は素
子間離隔距離がサブーミクロンに該当する高集積フラッ
シュメモリセルには適用しにくい。
リセル領域内に形成されたチャンネル停止不純物層３
７、３８は一部活性領域ＡＡまで形成されメモリセルト
ランジスターのチャンネル幅を減少させる。それに因し
てメモリセルトランジスターの駆動電流を減少させた
り、接合降伏電圧を減少させる。またメモリセルトラン
ジスターの読出時そのトランジスターのチャンネルとチ
ャンネル停止不純物層とが合う部位にホット電子が発生
してゲート酸化膜内のトラップを形成することにより信
頼性が低下される。また、不純物イオンを注入して第２
チャンネル停止不純物層を形成するための写真工程は素
子間離隔距離がサブーミクロンに該当する高集積フラッ
シュメモリセルには適用しにくい。
【００１１】
【発明が解決しようとする課題】本発明の目的はメモリ
セルトランジスターのチャンネル幅を増大させ、ホット
電子の発生を減少させうるフラッシュメモリ装置を提供
することにある。本発明の他の目的は前記フラッシュメ
モリ装置に適した製造方法を提供することにある。
セルトランジスターのチャンネル幅を増大させ、ホット
電子の発生を減少させうるフラッシュメモリ装置を提供
することにある。本発明の他の目的は前記フラッシュメ
モリ装置に適した製造方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明は、ワード線等が形成されたメモリセル領域と
選択トランジスター等が形成された選択トランジスター
領域を含むフラッシュメモリ装置において、前記メモリ
セル領域に形成されたフィールド絶縁膜と、前記フィー
ルド絶縁膜の下部にフィールド絶縁膜の幅より狭く形成
されたチャンネル停止不純物層を具備するフラッシュメ
モリ装置を提供する。
に本発明は、ワード線等が形成されたメモリセル領域と
選択トランジスター等が形成された選択トランジスター
領域を含むフラッシュメモリ装置において、前記メモリ
セル領域に形成されたフィールド絶縁膜と、前記フィー
ルド絶縁膜の下部にフィールド絶縁膜の幅より狭く形成
されたチャンネル停止不純物層を具備するフラッシュメ
モリ装置を提供する。
【００１３】前記他の目的を達成するために本発明は、
メモリセル領域と選択トランジスター領域で構成された
半導体基板上に活性領域とフィールド領域を限定する段
階と、前記選択トランジスター領域のフィールド領域に
第１チャンネル停止不純物を注入する段階と、前記メモ
リセル領域のフィールド領域と前記選択トランジスター
領域とのフィールド領域にフィールド絶縁膜を形成する
段階と、前記結果物の全面にゲート絶縁膜と第１導電層
を積層する段階と、前記メモリセル領域のフィールド絶
縁膜の中央部分に形成された第１導電層を除去する段階
と、前記メモリセル領域のフィールド絶縁膜の中央部分
に第２チャンネル停止不純物を注入する段階とを含むフ
ラッシュメモリ装置の製造方法を提供する。
メモリセル領域と選択トランジスター領域で構成された
半導体基板上に活性領域とフィールド領域を限定する段
階と、前記選択トランジスター領域のフィールド領域に
第１チャンネル停止不純物を注入する段階と、前記メモ
リセル領域のフィールド領域と前記選択トランジスター
領域とのフィールド領域にフィールド絶縁膜を形成する
段階と、前記結果物の全面にゲート絶縁膜と第１導電層
を積層する段階と、前記メモリセル領域のフィールド絶
縁膜の中央部分に形成された第１導電層を除去する段階
と、前記メモリセル領域のフィールド絶縁膜の中央部分
に第２チャンネル停止不純物を注入する段階とを含むフ
ラッシュメモリ装置の製造方法を提供する。
【００１４】望ましくは、前記第１チャンネル停止不純
物と第２チャンネル停止不純物としてホウ素を使用し、
前記第１チャンネル停止不純物の量は２．０Ｅ１３〜
７．０Ｅ１３／ｃｍ2 のドーズであり、前記第２チャン
ネル停止不純物の量は９．０Ｅ１２〜３．０Ｅ１３／ｃ
ｍ2 のドーズである。
物と第２チャンネル停止不純物としてホウ素を使用し、
前記第１チャンネル停止不純物の量は２．０Ｅ１３〜
７．０Ｅ１３／ｃｍ2 のドーズであり、前記第２チャン
ネル停止不純物の量は９．０Ｅ１２〜３．０Ｅ１３／ｃ
ｍ2 のドーズである。
【００１５】
【発明の実施の形態】以下、添付の図面に基づき本発明
の実施例を詳しく説明する。図８は本発明によるＮＡＮ
Ｄ形フラッシュＥＥＰＲＯＭのメモリセルアレー領域の
一部を示した平面図である。図８で図１と同じ番号及び
記号は同じ素子を示す。図８のＮＡＮＤ形フラッシュＥ
ＥＰＲＯＭは図１と同じである。但し、メモリセル領域
（ＣＡ）に属したフィールド領域３には１つのチャンネ
ル停止不純物層６８がフィールド領域３より狭く形成さ
れていることが図１と異なる。また、メモリセル領域
（ＣＡ）にはマスク１００が配列されているが、これは
第１チャンネル停止不純物層６７を形成するためにメモ
リセルアレー領域２０にチャンネル停止第１不純物イオ
ンを注入する時メモリセル領域ＣＡにこれら第１不純物
イオンが注入されることを遮断するためのものである。
の実施例を詳しく説明する。図８は本発明によるＮＡＮ
Ｄ形フラッシュＥＥＰＲＯＭのメモリセルアレー領域の
一部を示した平面図である。図８で図１と同じ番号及び
記号は同じ素子を示す。図８のＮＡＮＤ形フラッシュＥ
ＥＰＲＯＭは図１と同じである。但し、メモリセル領域
（ＣＡ）に属したフィールド領域３には１つのチャンネ
ル停止不純物層６８がフィールド領域３より狭く形成さ
れていることが図１と異なる。また、メモリセル領域
（ＣＡ）にはマスク１００が配列されているが、これは
第１チャンネル停止不純物層６７を形成するためにメモ
リセルアレー領域２０にチャンネル停止第１不純物イオ
ンを注入する時メモリセル領域ＣＡにこれら第１不純物
イオンが注入されることを遮断するためのものである。
【００１６】図９は前記図８のメモリセルアレー領域の
一部を示した断面図である。図９は前記図８のＢ−Ｂ’
線に沿う断面図である。具体的に半導体基板５１からメ
モリセル領域ＣＡのフィールド領域ＦＡに形成された第
１フィールド酸化膜６５と、選択トランジスター領域Ｓ
Ａのフィールド領域ＦＡに形成された第２フィールド酸
化膜６６がある。前記第１フィールド酸化膜６５の下部
にはフィールド領域ＦＡより狭く形成された第１チャン
ネル停止不純物層６８がある。前記第２フィールド酸化
膜６６の下部にはフィールド領域ＦＡを含んで活性領域
ＡＡの一部にまで形成された第２チャンネル停止不純物
層６７がある。
一部を示した断面図である。図９は前記図８のＢ−Ｂ’
線に沿う断面図である。具体的に半導体基板５１からメ
モリセル領域ＣＡのフィールド領域ＦＡに形成された第
１フィールド酸化膜６５と、選択トランジスター領域Ｓ
Ａのフィールド領域ＦＡに形成された第２フィールド酸
化膜６６がある。前記第１フィールド酸化膜６５の下部
にはフィールド領域ＦＡより狭く形成された第１チャン
ネル停止不純物層６８がある。前記第２フィールド酸化
膜６６の下部にはフィールド領域ＦＡを含んで活性領域
ＡＡの一部にまで形成された第２チャンネル停止不純物
層６７がある。
【００１７】図１０乃至図１５は前記図９に示したメモ
リセルアレー領域の製造方法を説明するために示した断
面図である。図１０は半導体基板５１上にパッド酸化膜
５３と多結晶シリコン膜５５及び窒化膜５７が形成され
た状態を示す。前記多結晶シリコン膜５５上の窒化膜５
７は後続工程でフィールド酸化膜を形成するため熱処理
工程を行う時多結晶シリコン膜５５及び半導体基板５１
が酸化されることを防止するための酸化防止層として形
成する。前記パッド酸化膜５３は前記窒化膜５７と半導
体基板５１との間のストレスを緩和させる緩衝膜として
使用される。
リセルアレー領域の製造方法を説明するために示した断
面図である。図１０は半導体基板５１上にパッド酸化膜
５３と多結晶シリコン膜５５及び窒化膜５７が形成され
た状態を示す。前記多結晶シリコン膜５５上の窒化膜５
７は後続工程でフィールド酸化膜を形成するため熱処理
工程を行う時多結晶シリコン膜５５及び半導体基板５１
が酸化されることを防止するための酸化防止層として形
成する。前記パッド酸化膜５３は前記窒化膜５７と半導
体基板５１との間のストレスを緩和させる緩衝膜として
使用される。
【００１８】図１１は活性領域ＡＡとフィールド領域Ｆ
Ａを限定する段階を示す。具体的に、前記窒化膜５７上
にフォトレジスト膜を形成してパタニングし、フィール
ド領域ＦＡのためのフォトレジストパターン５９Ａを形
成する。前記フォトレジストパターン５９Ａをマスクと
して窒化膜５７を蝕刻すれば窒化膜パターン５７Ａが形
成される。窒化膜が蝕刻された領域はフィールド領域Ｆ
Ａであり、窒化膜が蝕刻されなかった領域は活性領域Ａ
Ａである。そして、前記フォトレジストパターン５９Ａ
を除去する。
Ａを限定する段階を示す。具体的に、前記窒化膜５７上
にフォトレジスト膜を形成してパタニングし、フィール
ド領域ＦＡのためのフォトレジストパターン５９Ａを形
成する。前記フォトレジストパターン５９Ａをマスクと
して窒化膜５７を蝕刻すれば窒化膜パターン５７Ａが形
成される。窒化膜が蝕刻された領域はフィールド領域Ｆ
Ａであり、窒化膜が蝕刻されなかった領域は活性領域Ａ
Ａである。そして、前記フォトレジストパターン５９Ａ
を除去する。
【００１９】図１２は選択トランジスター領域ＳＡのフ
ィールド領域ＦＡの下部に第１チャンネル停止不純物層
を形成するため第１チャンネル停止不純物をイオン注入
する段階を示す。具体的に、前記図１１の半導体基板５
１上にフォトレジストを形成し、図８に示したマスク１
００のようにメモリセル領域ＣＡにのみフォトレジスト
が形成されるようにパタニングする。そうすると、図１
２のフォトレジストパターン６０Ａが形成される。次い
で、半導体基板５１の全面に第１チャンネル停止不純物
６２をイオン注入する。そうすると、選択トランジスタ
ー領域ＳＡのフィールド領域ＦＡにのみ前記第１チャン
ネル停止不純物６２が注入される。そして、選択トラン
ジスター領域ＳＡに属した活性領域ＡＡとメモリセル領
域ＣＡには前記第１チャンネル停止不純物６２が注入さ
れないように窒化膜パターン５７Ａ、多結晶シリコン膜
５５及びパッド酸化膜５３で形成された多層膜の厚さを
考慮して第１不純物の注入エネルギーが決定されるべき
である。次いで、前記フォトレジストパターン６０Ａを
除去する。前記第１チャンネル停止不純物としてはホウ
素を使用し、約２．０Ｅ１３〜７．０Ｅ１３／ｃｍ2 の
ドーズで注入する。
ィールド領域ＦＡの下部に第１チャンネル停止不純物層
を形成するため第１チャンネル停止不純物をイオン注入
する段階を示す。具体的に、前記図１１の半導体基板５
１上にフォトレジストを形成し、図８に示したマスク１
００のようにメモリセル領域ＣＡにのみフォトレジスト
が形成されるようにパタニングする。そうすると、図１
２のフォトレジストパターン６０Ａが形成される。次い
で、半導体基板５１の全面に第１チャンネル停止不純物
６２をイオン注入する。そうすると、選択トランジスタ
ー領域ＳＡのフィールド領域ＦＡにのみ前記第１チャン
ネル停止不純物６２が注入される。そして、選択トラン
ジスター領域ＳＡに属した活性領域ＡＡとメモリセル領
域ＣＡには前記第１チャンネル停止不純物６２が注入さ
れないように窒化膜パターン５７Ａ、多結晶シリコン膜
５５及びパッド酸化膜５３で形成された多層膜の厚さを
考慮して第１不純物の注入エネルギーが決定されるべき
である。次いで、前記フォトレジストパターン６０Ａを
除去する。前記第１チャンネル停止不純物としてはホウ
素を使用し、約２．０Ｅ１３〜７．０Ｅ１３／ｃｍ2 の
ドーズで注入する。
【００２０】図１３は第１フィールド酸化膜６５と第２
フィールド酸化膜６６を形成する段階を示す。図１２の
半導体基板５１を高温で熱処理すればフィールド領域Ｆ
Ａの多結晶シリコン膜５５が酸化されながらメモリセル
領域ＣＡのフィールド領域ＦＡには第１フィールド酸化
膜６５が形成され、選択トランジスター領域ＳＡのフィ
ールド領域ＦＡには第２フィールド酸化膜６６が形成さ
れる。また高温熱処理により前記第２フィールド酸化膜
６６の下部に注入された第１チャンネル停止不純物６３
が拡散され第１チャンネル停止不純物層６７が形成され
る。前記第１チャンネル停止不純物層６７はフィールド
領域ＦＡを含んで活性領域ＡＡの一部にまで形成され
る。次いで、前記窒化膜パターン５７Ａ、多結晶シリコ
ン膜５５及びパッド酸化膜５３を除去する。
フィールド酸化膜６６を形成する段階を示す。図１２の
半導体基板５１を高温で熱処理すればフィールド領域Ｆ
Ａの多結晶シリコン膜５５が酸化されながらメモリセル
領域ＣＡのフィールド領域ＦＡには第１フィールド酸化
膜６５が形成され、選択トランジスター領域ＳＡのフィ
ールド領域ＦＡには第２フィールド酸化膜６６が形成さ
れる。また高温熱処理により前記第２フィールド酸化膜
６６の下部に注入された第１チャンネル停止不純物６３
が拡散され第１チャンネル停止不純物層６７が形成され
る。前記第１チャンネル停止不純物層６７はフィールド
領域ＦＡを含んで活性領域ＡＡの一部にまで形成され
る。次いで、前記窒化膜パターン５７Ａ、多結晶シリコ
ン膜５５及びパッド酸化膜５３を除去する。
【００２１】図１４はメモリセル領域のフィールド領域
ＦＡに第２チャンネル停止用の不純物をイオン注入する
段階を示す。具体的にメモリセルトランジスターのゲー
ト電極を形成するために酸化膜または酸窒化膜を用いて
前記図１２の半導体基板５１の全面にゲート絶縁膜７３
を形成する。次いで浮遊ゲートを形成するために前記ゲ
ート絶縁膜７３上に浮遊ゲート導電層７５を形成する。
前記浮遊ゲート導電層７５上に燐を多量含んだＰＯＣＬ
３を堆積させたり不純物をイオン注入して前記浮遊ゲー
ト導電層７５の抵抗を小さくする。そして、前記浮遊ゲ
ート導電層７５上にフォトレジスト膜を形成してパタニ
ングし、第１フィールド酸化膜６５の中央部位１５Ａの
み露出されるようにフォトレジストパターン７７Ａを形
成する。前記フォトレジストパターン７７Ａをマスクと
して前記中央部位１５Ａの浮遊ゲート導電層７５を除去
してフィールド領域ホール１５Ｂを形成する。次いで前
記フィールド領域ホール１５Ｂに第２チャンネル停止不
純物７８をイオン注入する。この際、注入される前記第
２チャンネル停止不純物７８は第１フィールド酸化膜６
５を透過しうるようにイオン注入エネルギーが調節され
るべきである。次いで、前記フォトレジストパターン７
７Ａを除去する。前記第２チャンネル停止不純物７８と
してはホウ素を使用し、約９．０Ｅ１２〜３．０Ｅ１３
／ｃｍ2 のドーズで注入する。
ＦＡに第２チャンネル停止用の不純物をイオン注入する
段階を示す。具体的にメモリセルトランジスターのゲー
ト電極を形成するために酸化膜または酸窒化膜を用いて
前記図１２の半導体基板５１の全面にゲート絶縁膜７３
を形成する。次いで浮遊ゲートを形成するために前記ゲ
ート絶縁膜７３上に浮遊ゲート導電層７５を形成する。
前記浮遊ゲート導電層７５上に燐を多量含んだＰＯＣＬ
３を堆積させたり不純物をイオン注入して前記浮遊ゲー
ト導電層７５の抵抗を小さくする。そして、前記浮遊ゲ
ート導電層７５上にフォトレジスト膜を形成してパタニ
ングし、第１フィールド酸化膜６５の中央部位１５Ａの
み露出されるようにフォトレジストパターン７７Ａを形
成する。前記フォトレジストパターン７７Ａをマスクと
して前記中央部位１５Ａの浮遊ゲート導電層７５を除去
してフィールド領域ホール１５Ｂを形成する。次いで前
記フィールド領域ホール１５Ｂに第２チャンネル停止不
純物７８をイオン注入する。この際、注入される前記第
２チャンネル停止不純物７８は第１フィールド酸化膜６
５を透過しうるようにイオン注入エネルギーが調節され
るべきである。次いで、前記フォトレジストパターン７
７Ａを除去する。前記第２チャンネル停止不純物７８と
してはホウ素を使用し、約９．０Ｅ１２〜３．０Ｅ１３
／ｃｍ2 のドーズで注入する。
【００２２】図１５は第１フィールド酸化膜６５の下部
に第２チャンネル停止不純物層６８を形成する段階を示
す。具体的に、前記浮遊ゲート導電層７５上に誘電体膜
８１と多結晶シリコン膜８３及び金属シリサイド膜８５
を順次に形成する。次いで、前記金属シリサイド膜８５
上にフォトレジスト膜を形成し、メモリセルトランジス
ターのゲートのためのフォトレジストパターンを形成す
る。引続き、前記フォトレジストパターンをマスクとし
て金属シリサイド膜８５、多結晶シリコン膜８３、誘電
体膜８１、浮遊ゲート導電層７５を除去する。一方、前
記工程を経ながら半導体基板５１に注入された第２チャ
ンネル停止不純物は拡散され、フィールド領域ＦＡより
狭い第２チャンネル停止不純物層６８が形成される。
に第２チャンネル停止不純物層６８を形成する段階を示
す。具体的に、前記浮遊ゲート導電層７５上に誘電体膜
８１と多結晶シリコン膜８３及び金属シリサイド膜８５
を順次に形成する。次いで、前記金属シリサイド膜８５
上にフォトレジスト膜を形成し、メモリセルトランジス
ターのゲートのためのフォトレジストパターンを形成す
る。引続き、前記フォトレジストパターンをマスクとし
て金属シリサイド膜８５、多結晶シリコン膜８３、誘電
体膜８１、浮遊ゲート導電層７５を除去する。一方、前
記工程を経ながら半導体基板５１に注入された第２チャ
ンネル停止不純物は拡散され、フィールド領域ＦＡより
狭い第２チャンネル停止不純物層６８が形成される。
【００２３】
【発明の効果】前述したように本発明によれば、メモリ
セル領域のフィールド酸化膜の下部に形成されたチャン
ネル停止不純物層は活性領域ＡＡまで拡散されないので
メモリセルトランジスターの駆動電流と接合降伏電圧は
減少されなく、またメモリセルトランジスターに貯蔵さ
れたデータの読出時ホット電子も発生されない。またメ
モリセル領域のフィールド酸化膜に不純物をイオン注入
する時別のマスクを使用しなく、既存の浮遊ゲート電極
の形成のためのマスクを使用して浮遊ゲートの蝕刻後、
すぐ注入することにより高集積メモリセルで素子間離隔
距離がサブミクロンに該当して写真工程の難しい問題も
解決される。
セル領域のフィールド酸化膜の下部に形成されたチャン
ネル停止不純物層は活性領域ＡＡまで拡散されないので
メモリセルトランジスターの駆動電流と接合降伏電圧は
減少されなく、またメモリセルトランジスターに貯蔵さ
れたデータの読出時ホット電子も発生されない。またメ
モリセル領域のフィールド酸化膜に不純物をイオン注入
する時別のマスクを使用しなく、既存の浮遊ゲート電極
の形成のためのマスクを使用して浮遊ゲートの蝕刻後、
すぐ注入することにより高集積メモリセルで素子間離隔
距離がサブミクロンに該当して写真工程の難しい問題も
解決される。
【００２４】本発明は前記実施例に限定されなく、多く
の変形が本発明が属する技術的思想内で通常の知識を有
する者により可能であることは明白である。
の変形が本発明が属する技術的思想内で通常の知識を有
する者により可能であることは明白である。
【図１】従来のＮＡＮＤ形フラッシュＥＥＰＲＯＭのメ
モリセルアレー領域の一部を示した平面図である。
モリセルアレー領域の一部を示した平面図である。
【図２】前記図１のメモリセルアレー領域の一部を示し
た断面図である。
た断面図である。
【図３】前記図２に示したメモリセルアレー領域の製造
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図４】前記図２に示したメモリセルアレー領域の製造
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図５】前記図２に示したメモリセルアレー領域の製造
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図６】前記図２に示したメモリセルアレー領域の製造
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図７】前記図２に示したメモリセルアレー領域の製造
方法を説明するため示した断面図である。
方法を説明するため示した断面図である。
【図８】本発明によるＮＡＮＤ形フラッシュＥＥＰＲＯ
Ｍのメモリセルアレー領域の一部を示した平面図であ
る。
Ｍのメモリセルアレー領域の一部を示した平面図であ
る。
【図９】前記図８のメモリセルアレー領域の一部を示し
た断面図である。
た断面図である。
【図１０】前記図９に示したメモリセルアレー領域の製
造方法を説明するため示した断面図である。
造方法を説明するため示した断面図である。
【図１１】前記図９に示したメモリセルアレー領域の製
造方法を説明するため示した断面図である。
造方法を説明するため示した断面図である。
【図１２】前記図９に示したメモリセルアレー領域の製
造方法を説明するため示した断面図である。
造方法を説明するため示した断面図である。
【図１３】前記図９に示したメモリセルアレー領域の製
造方法を説明するため示した断面図である。
造方法を説明するため示した断面図である。
【図１４】前記図９に示したメモリセルアレー領域の製
造方法を説明するため示した断面図である。
造方法を説明するため示した断面図である。
【図１５】前記図９に示したメモリセルアレー領域の製
造方法を説明するため示した断面図である。
造方法を説明するため示した断面図である。
１ 活性領域 ３ フィールド領域 ５ ワードライン ７、９ 選択トランジスターライン １９ メモリセルトランジスター ２０ メモリセルアレー領域 ６７ 第２チャンネル停止不純物層 ６８ 第１チャンネル停止不純物層 １００ マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (7)
- 【請求項１】 ワード線等が形成されたメモリセル領域
と選択トランジスター等が形成された選択トランジスタ
ー領域を含むフラッシュメモリ装置において、 前記メモリセル領域に形成されたフィールド絶縁膜と、 前記フィールド絶縁膜の下部にフィールド絶縁膜の幅よ
り狭く形成されたチャンネル停止不純物層を具備するこ
とを特徴とするフラッシュメモリ装置。 - 【請求項２】 メモリセル領域と選択トランジスター領
域で構成された半導体基板上に活性領域とフィールド領
域を限定する段階と、 前記選択トランジスター領域のフィールド領域に第１チ
ャンネル停止不純物を注入する段階と、 前記メモリセル領域のフィールド領域と前記選択トラン
ジスター領域とのフィールド領域にフィールド絶縁膜を
形成する段階と、 前記結果物の全面にゲート絶縁膜と第１導電層を積層す
る段階と、 前記メモリセル領域のフィールド絶縁膜の中央部分に形
成された第１導電層を除去する段階と、 前記メモリセル領域のフィールド絶縁膜の中央部分に第
２チャンネル停止不純物を注入する段階とを含むことを
特徴とするフラッシュメモリ装置の製造方法。 - 【請求項３】 前記第１チャンネル停止不純物としては
ホウ素を使用することを特徴とする請求項２に記載のフ
ラッシュメモリ装置の製造方法。 - 【請求項４】 前記ホウ素は２．０Ｅ１３〜７．０Ｅ１
３／ｃｍ2 のドーズで注入することを特徴とする請求項
３に記載のフラッシュメモリ装置の製造方法。 - 【請求項５】 前記第２チャンネル停止不純物としては
ホウ素を使用することを特徴とする請求項２に記載のフ
ラッシュメモリ装置の製造方法。 - 【請求項６】 前記ホウ素の量は９．０Ｅ１２〜３．０
Ｅ１３／ｃｍ2 のドーズであることを特徴とする請求項
５に記載のフラッシュメモリ装置の製造方法。 - 【請求項７】 フィールド絶縁膜の形成された半導体基
板上にワード線等が形成されたメモリセル領域と選択ト
ランジスター等が形成された選択トランジスター領域を
含むフラッシュメモリ装置において、 前記メモリセル領域のフィールド絶縁膜の下部にメモリ
セル領域の絶縁膜の幅より狭く形成された第１チャンネ
ル停止不純物層と、 前記選択トランジスター領域のフィールド絶縁膜の下部
に選択トランジスター領域のフィールド絶縁膜の幅より
大きく形成された第２チャンネル停止不純物層を具備す
ることを特徴とするフラッシュメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P26502 | 1995-08-24 | ||
| KR1019950026502A KR0183730B1 (ko) | 1995-08-24 | 1995-08-24 | 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283728A true JPH09283728A (ja) | 1997-10-31 |
Family
ID=19424463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8219934A Pending JPH09283728A (ja) | 1995-08-24 | 1996-08-21 | フラッシュメモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5841163A (ja) |
| JP (1) | JPH09283728A (ja) |
| KR (1) | KR0183730B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177333B1 (en) * | 1999-01-14 | 2001-01-23 | Micron Technology, Inc. | Method for making a trench isolation for semiconductor devices |
| KR100356468B1 (ko) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| US6730569B2 (en) * | 2000-12-19 | 2004-05-04 | Texas Instruments Incorporated | Field effect transistor with improved isolation structures |
| US6806541B2 (en) * | 2001-10-25 | 2004-10-19 | Texas Instruments Incorporated | Field effect transistor with improved isolation structures |
| US6864530B2 (en) * | 2002-03-05 | 2005-03-08 | Hynix Semiconductor America, Inc. | High density flash memory architecture with columnar substrate coding |
| DE10232938B4 (de) * | 2002-07-19 | 2005-05-04 | Infineon Technologies Ag | Verfahren zur Herstellung einer vergrabenen Bitleitung für einen Halbleiterspeicher |
| JP3720014B2 (ja) * | 2002-11-01 | 2005-11-24 | 日本テキサス・インスツルメンツ株式会社 | 固体撮像装置 |
| KR100538075B1 (ko) * | 2003-09-01 | 2005-12-20 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100843141B1 (ko) * | 2006-05-19 | 2008-07-02 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
| US8017480B2 (en) * | 2006-06-13 | 2011-09-13 | Macronix International Co., Ltd. | Apparatus and associated method for making a floating gate cell in a virtual ground array |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194924A (en) * | 1984-05-23 | 1993-03-16 | Hitachi, Ltd. | Semiconductor device of an LDD structure having a floating gate |
| US4675982A (en) * | 1985-10-31 | 1987-06-30 | International Business Machines Corporation | Method of making self-aligned recessed oxide isolation regions |
| JP3059442B2 (ja) * | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
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