JP2002313948A - Ｍｏｓ半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタにおいて、ＩＣの微細化
による高耐圧、高集積化、能力向上等が要求されるＭＯ
Ｓ半導体装置およびその製造方法に関する。 【解決手段】 このＭＯＳ半導体装置では、ドレイン領
域５１、５４およびソース領域５２、５５の表面にコン
タクト領域６０、６１、６２、６３がコンタクトホール
６７、６９の幅に合わせて最小限に形成されている。ま
た、ドレイン領域５１、５４およびソース領域５２、５
５は、エピタキシャル層４８ので深部まで形成されてい
る。この構造により、ＭＯＳトランジスタのＯＦＦ時、
つまり、逆方向電圧がかかったとき、空乏層を確実に形
成する領域を有することで、高耐圧、高集積化、能力向
上等を実現したＭＯＳトランジスタを提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧用のＭＯＳ
トランジスタにおいて、ソース領域およびドレイン領域
を不純物濃度の異なる同一導電型の不純物からなる２層
の拡散領域より形成することで、ＭＯＳトランジスタの
電界緩和およびＭＯＳトランジスタサイズの微細化を図
るＭＯＳ半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、ＭＤやＣＤ等の携帯機器では、Ｉ
Ｃの微細化による高集積化、能力向上、低消費電力等が
要求されている。そして、下記に従来例として示すパワ
ーＭＯＳトランジスタは、一般に携帯機器、例えば、Ｍ
ＤやＣＤ等のバッテリー駆動モータドライバーＩＣとし
て使用されている。そして、上記した開発テーマを目標
に、日々研究・開発されている。

【０００３】図１１は、従来におけるＢｉ−ＣＭＯＳプ
ロセスにおけるＮチャンネル型ＭＯＳトランジスタ１お
よびＰチャンネル型ＭＯＳトランジスタ２の断面図を示
したものである。

【０００４】Ｐ−型の単結晶シリコン基板３上には、例
えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜
６．０μｍのエピタキシャル層８が形成されている。そ
して、基板３およびエピタキシャル層８には、両者を完
全に貫通するＰ＋型分離領域６によって第１の島領域２
９および第２の島領域３０がされている。

【０００５】この分離領域６は、基板３表面から上下方
向に拡散した第１の分離領域７およびエピタキシャル層
８の表面から拡散した第２の分離領域９から成り、２者
が連結することでエピタキシャル層８を島状に分離す
る。また、Ｐ＋型分離領域６上には、ＬＯＣＯＳ酸化膜
１３が形成されていることで、より素子間分離が成され
る。

【０００６】そして、第１の島領域２９にはＮチャンネ
ル型ＭＯＳトランジスタ１が形成されている。Ｎチャン
ネル型ＭＯＳトランジスタ１において、基板３とエピタ
キシャル層８との間にＰ＋型の埋め込み層５が形成され
ており、Ｐ＋型の埋め込み層５と連結してＰ＋型のウェ
ル領域１０が形成されている。そして、Ｐ＋型のウェル
領域１０にはドレイン領域としてＮ＋型のウェル領域１
４、ソース領域としてＮ＋型のウェル領域１５が形成さ
れている。また、Ｐ＋型の拡散領域１９も形成されてい
る。このとき、Ｎ＋型のウェル領域１４、１５はゲート
１６下まで、また、深さ方向はＰ＋型の埋め込み層５付
近まで深く形成されている。

【０００７】Ｎ＋型のウェル領域１４、１５の表面には
Ｎ＋＋型のコンタクト領域２２、２３が形成されてお
り、それぞれコンタクトホール２７を介して外部電極２
８と接続されている。

【０００８】ここで、ソースおよびドレイン領域として
形成されているＮ＋型のウェル領域１４、１５の特徴と
しては、ゲート１６下に形成されるＮ型のチャンネルと
Ｎ＋＋型のコンタクト領域２２、２３間に形成されてい
ることで、Ｎ＋＋型のコンタクト領域２２、２３に対し
て濃度勾配を形成することができる。そのことにより、
Ｎチャンネル型ＭＯＳトランジスタ１がＯＦＦ時、Ｎチ
ャンネル型ＭＯＳトランジスタ１に逆方向電圧が印加し
たときの空乏層形成領域を確保することができる。

【０００９】また、Ｐ＋型の拡散領域１９は、Ｐ＋型の
ウェル領域１０の電位を安定させる効果があり、このこ
とにより、Ｎチャンネル型ＭＯＳトランジスタ１のＯＮ
時におけるチャンネル形成がより確実になる構造となっ
ている。

【００１０】次に、第２の島領域３０にはＰチャンネル
型ＭＯＳトランジスタ２が形成されている。Ｐチャンネ
ル型ＭＯＳトランジスタ２において、基板３とエピタキ
シャル層８との間にＮ＋型の埋め込み層４が形成されて
おり、エピタキシャル層８にはドレイン領域としてＰ＋
型のウェル領域１１、ソース領域としてＰ＋型のウェル
領域１２が形成されている。また、Ｎ＋型の拡散領域１
８も形成されている。このとき、Ｐ＋型のウェル領域１
１、１２はゲート１７下まで、また、深さ方向はＮ＋型
の埋め込み層４付近まで深く形成されている。

【００１１】Ｐ＋型のウェル領域１１、１２の表面には
Ｐ＋＋型のコンタクト領域２０、２１が形成されてお
り、それぞれコンタクトホール２７を介して外部電極２
８と接続されている。

【００１２】ここで、上記したＮチャンネル型ＭＯＳト
ランジスタ１と同様に、ソースおよびドレイン領域とし
て形成されているＰ＋型のウェル領域１１、１２の特徴
としては、Ｐ型のチャンネルとＰ＋＋型のコンタクト領
域２０、２１間に形成されていることで、Ｐ＋＋型のコ
ンタクト領域２０、２１に対して濃度勾配を形成するこ
とができる。そのことにより、Ｐチャンネル型ＭＯＳト
ランジスタ２がＯＦＦ時、Ｐチャンネル型ＭＯＳトラン
ジスタ２に逆方向電圧が印加したときの空乏層形成領域
を確保することができる。

【００１３】また、Ｎ＋型の拡散領域１８は、Ｎ−型の
エピタキシャル層８の電位を安定させる効果があり、こ
のことにより、Ｐチャンネル型ＭＯＳトランジスタ２の
ＯＮ時におけるチャンネル形成がより確実になる構造と
なっている。

【００１４】次に、従来の製造方法により、図１１に示
したＢｉ−ＣＭＯＳプロセスにおける高耐圧用のＮチャ
ンネル型ＭＯＳトランジスタ１およびＰチャンネル型Ｍ
ＯＳトランジスタ２の製造工程について、図１２〜図１
９を参照にして以下に説明する。

【００１５】先ず、図１２に示すように、Ｐ−型の単結
晶シリコン基板３を準備し、この基板３の表面を熱酸化
して酸化膜を形成し、Ｐチャンネル型ＭＯＳトランジス
タ２のＮ＋型の埋め込み層４に対応する酸化膜をホトエ
ッチングして選択マスクとする。そして、基板３表面に
Ｎ＋型埋め込み層４を形成するヒ素（Ａｓ）を拡散す
る。

【００１６】次に、図１３に示すように、Ｎチャンネル
型ＭＯＳトランジスタ１のＰ＋型の埋め込み層５および
Ｐ＋型の分離領域６を形成するための第１のＰ＋型の埋
め込み層７のイオン注入を行う。図１２において選択マ
スクとして用いた酸化膜を全て除去した後、基板３の表
面を熱酸化してシリコン酸化膜を、例えば、０．０１〜
０．２０μｍ程度形成し、公知のフォトリソグラフィ技
術によりＰ＋型の埋め込み層５、７を形成する部分に開
口部が設けられたフォトレジストを選択マスクとして形
成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を
イオンエネルギー１００〜２００ｋｅＶ、導入量１．０
×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入する。
その後、フォトレジストを除去する。このとき、Ｎ＋型
の埋め込み層４も同時に拡散される。

【００１７】次に、図１４に示すように、酸化膜を全て
除去した後、基板３をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板３に、例えば、
１０００℃程度の高温を与えると共に反応管内にＳｉＨ
₂Ｃｌ₂ガスとＨ₂ガスを導入することにより、例えば、
比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．０μ
ｍ程度のエピタキシャル層８を成長させる。そして、エ
ピタキシャル層８の表面を熱酸化してシリコン酸化膜
を、例えば、０．１〜０．６μｍ程度形成した後、第２
のＰ＋型の埋め込み層９、Ｎチャンネル型ＭＯＳトラン
ジスタ１のＰ＋型ウェル領域１０およびＰチャンネル型
ＭＯＳトランジスタ２のソースおよびドレイン領域のＰ
＋型ウェル領域１１、１２に対応する酸化膜をホトエッ
チングして選択マスクとする。そして、Ｐ型不純物、例
えば、ホウ素（Ｂ）をイオンエネルギー２０〜６５ｋｅ
Ｖ、導入量３．０×１０¹²〜１０¹⁴／ｃｍ²でイオン注
入し、拡散する。このとき、Ｎ＋型埋め込み層４、Ｐ＋
型の埋め込み層５、７が同時に拡散される。

【００１８】次に、図１５に示すように、図１４におい
て形成したシリコン酸化膜上に、公知のフォトリソグラ
フィ技術によりＮチャンネル型ＭＯＳトランジスタ１の
ソースおよびドレイン領域のＮ＋型のウェル領域１４、
１５を形成する部分に開口部が設けられたフォトレジス
トを選択マスクとして形成する。そして、Ｎ型不純物、
例えば、リン（Ｐ）をイオンエネルギー２０〜６５ｋｅ
Ｖ、導入量１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²で
イオン注入する。その後、フォトレジストを除去する。
このとき、Ｐ＋型の埋め込み層９およびＰ＋型のウェル
領域１０、１１、１２も同時に拡散される。そして、Ｐ
＋型の埋め込み層７、９が連結することでＰ＋型の分離
領域６が形成される。また、Ｐ＋型の埋め込み層５とＰ
＋型のウェル領域１０も連結する。

【００１９】次に、図１６に示すように、図１５におい
て形成したシリコン酸化膜を除去し、例えば、８００〜
１２００℃程度でスチーム酸化で酸化膜付けを行いなが
ら基板３全体に熱処理を与え、Ｐ＋型分離領域６上に
は、ＬＯＣＯＳ酸化膜１３が形成されることで、より素
子間分離が成される。ここで、ＬＯＣＯＳ酸化膜１３
は、例えば、厚さ０．５〜１．０μｍ程度に形成され
る。次に、基板３全体にゲートシリコン酸化膜を、例え
ば、厚さ０．０１〜０．２０μｍ程度形成し、その酸化
膜上にポリシリコンを形成し、リン（Ｐ）を拡散し、ポ
リシリコンをエッチングすることでＮチャンネル型ＭＯ
Ｓトランジスタ１のゲート１６およびＰチャンネル型Ｍ
ＯＳトランジスタ２のゲート１７を形成する。その後、
ゲート１６、１７にはゲート酸化膜を形成する。このと
き、Ｎ＋型のウェル領域１４、１５が同時に拡散され
る。

【００２０】次に、図１７に示すように、図１６におい
て形成したシリコン酸化膜上に、公知のフォトリソグラ
フィ技術によりＮチャンネル型ＭＯＳトランジスタ１の
Ｎ＋＋型のコンタクト領域２２、２３およびＰチャンネ
ル型ＭＯＳトランジスタ２のＮ＋型の拡散領域１８を形
成する部分に開口部が設けられたフォトレジストを選択
マスクとして形成する。そして、Ｎ型不純物、例えば、
ヒ素（Ａｓ）をイオンエネルギー８０〜１２０ｋｅＶ、
導入量１．０×１０¹³〜１．０×１０¹⁵／ｃｍ ²でイオ
ン注入する。このとき、Ｎ＋＋型のコンタクト領域２
２、２３にヒ素（Ａｓ）をイオン注入する工程では、選
択マスクしてフォトレジストの他にゲート１６等を用い
ることで、Ｎ＋＋型のコンタクト領域２２、２３の位置
をより正確にイオン注入を行うことができる。また、Ｎ
＋型の拡散領域１８にヒ素（Ａｓ）をイオン注入する工
程においても、選択マスクしてフォトレジストの他にＬ
ＯＣＯＳ酸化膜１３を用いることで、Ｎ＋型の拡散領域
１８の位置をより正確にイオン注入を行うことができ
る。その後、フォトレジストを除去する。

【００２１】次に、図１８に示すように、図１６におい
て形成したシリコン酸化膜上に、公知のフォトリソグラ
フィ技術によりＮチャンネル型ＭＯＳトランジスタ１の
Ｐ＋型の拡散領域１９およびＰチャンネル型ＭＯＳトラ
ンジスタ２のＰ＋＋型コンタクト領域２０、２１を形成
する部分に開口部が設けられたフォトレジストを選択マ
スクとして形成する。そして、Ｐ型不純物、例えば、フ
ッカホウ素（ＢＦ）をイオンエネルギー４０〜８５ｋｅ
Ｖ、導入量１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²で
イオン注入する。このとき、図１７の場合と同様に、Ｐ
＋＋型の拡散領域１９にフッカホウ素（ＢＦ）をイオン
注入する工程では、選択マスクしてフォトレジストの他
にＬＯＣＯＳ酸化膜１３を用いることで、Ｐ＋＋型の拡
散領域１９の位置をより正確にイオン注入を行うことが
できる。その後、フォトレジストを除去する。このと
き、Ｎ＋＋型のコンタクト領域２２、２３およびＮ＋型
の拡散領域１８が同時に拡散される。

【００２２】次に、図１９に示すように、ＬＯＣＯＳ酸
化膜１３上、Ｎチャンネル型ＭＯＳトランジスタ１およ
びＰチャンネル型ＭＯＳトランジスタ２上には、絶縁膜
であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉ
ｌｉｃａｔｅ）膜２４を、例えば、厚さ０．０１〜０．
２０μｍ程度形成し、次に、シリコン窒化膜２５を、例
えば、厚さ０．０１〜０．２０μｍ程度形成する。そし
て、シリコン窒化膜２５上にはＢＰＳＧ（リンホウ素シ
リケートガラス）膜２６を、例えば、厚さ０．５〜３．
０μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）膜により表面が平坦化する。

【００２３】その後、エッチングによりコンタクトホー
ル２７を形成する。そして、Ｎチャンネル型ＭＯＳトラ
ンジスタ１のＮ＋＋型のコンタクト領域２２、２３およ
びＰ＋型の拡散領域１９、また、Ｐチャンネル型ＭＯＳ
トランジスタ２のＰ＋＋型のコンタクト領域２０、２１
およびＮ＋型の拡散領域１８上には、外部と電気的に接
続するためにコンタクトホール２７を介してＡｌの外部
電極２８が形成され、図１１に示したＢｉ−ＣＭＯＳプ
ロセスにおけるＮチャンネル型ＭＯＳトランジスタ１お
よびＰチャンネル型ＭＯＳトランジスタ２が完成する。

【００２４】

【発明が解決しようとする課題】上記したように、従来
のＢｉ−ＣＭＯＳプロセスのＮチャンネル型ＭＯＳトラ
ンジスタ１およびＰチャンネル型ＭＯＳトランジスタ２
では、ソースおよびドレイン領域の表面にＮ＋＋型およ
びＰ＋＋型の高濃度不純物のコンタクト領域２０、２
１、２２、２３を形成していた。

【００２５】しかしながら、ソースおよびドレイン領域
として形成するＮ＋型のウェル領域１４、１５およびＰ
＋型のウェル領域１１、１２の表面にＮ＋＋型およびＰ
＋＋型の高濃度不純物のコンタクト領域２０、２１、２
２、２３が熱拡散により幅広く形成されている構造によ
り、ＭＯＳトランジスタ１、２がＯＦＦ時に以下に述べ
る２つの課題が発生を引き起こした。

【００２６】第１の課題は、Ｎチャンネル型ＭＯＳトラ
ンジスタ１およびＰチャンネル型ＭＯＳトランジスタ２
がＯＦＦ時、つまり、ＭＯＳトランジスタ１、２に逆方
向電圧が印加した場合に空乏層を形成することでＭＯＳ
トランジスタ１、２の破壊に対処する。しかし、従来の
ＭＯＳトランジスタ１、２では、Ｎ＋＋型のコンタクト
領域２２、２３、Ｐ＋＋型のコンタクト領域２０、２１
が、Ｎ＋型のウェル領域１４、１５およびＰ＋型のウェ
ル領域１１、１２表面上に熱拡散により幅広く形成され
ていたため、空乏層形成領域を十分に確保することがで
きず、必要とされる耐圧を得ることが出来ないという課
題があった。

【００２７】第２の課題は、Ｎチャンネル型ＭＯＳトラ
ンジスタ１およびＰチャンネル型ＭＯＳトランジスタ２
がＯＦＦ時にソース電圧またはドレイン電圧が上昇する
ことにより、ドレイン領域−ゲート間の電界が高くな
る。しかし、ゲート１６、１７下には隣接してＮ＋＋型
のコンタクト領域２２、２３およびＰ＋＋型のコンタク
ト領域２０、２１が形成されていたため、空乏層が広が
れることができなかった。そのため、発生した電界を逃
がすことができず、ゲート１６、１７下に形成されてい
るシリコン酸化膜に高電界がかかり、シリコン酸化膜が
特性変動を起こすという課題であった。

【００２８】

【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明であるＭＯＳ半
導体装置では、一導電型の半導体基板と、該基板表面に
積層されている逆導電型のエピタキシャル層と、該エピ
タキシャル層を貫通して第１の島領域および第２の島領
域を形成している一導電型の分離領域と、前記第１の島
領域に形成されている一導電型のウェル領域と、前記ウ
ェル領域に形成されている逆導電型のソースおよびドレ
イン領域と、前記第２の島領域の前記エピタキシャル層
に形成されている一導電型のソースおよびドレイン領域
と、前記一導電型のソースおよびドレイン領域の表面に
少なくとも１つ浅く形成されている一導電型の拡散領域
と、前記逆導電型のソースおよびドレイン領域の表面に
少なくとも１つ浅く形成されている逆導電型の拡散領域
と、前記第１および第２の島領域上に形成されている一
導電型および逆導電型のＭＯＳトランジスタのゲート
と、前記ＭＯＳトランジスタ上に形成されている絶縁膜
と、前記拡散領域上の前記絶縁膜に形成されているコン
タクトホールとを備えていることを特徴とする。

【００２９】本発明のＭＯＳ半導体装置は、好適には、
前記ソース領域およびドレイン領域を不純物濃度の濃い
第１の拡散領域と更に不純物濃度の濃い前記コンタクト
ホールの幅とほぼ同等の幅である第２の拡散領域とで重
畳して形成した構造としたことに特徴を有する。そのこ
とにより、不純物濃度の高い前記第２の拡散領域の形成
領域を最小限にすることができ、上記した種々の課題に
対応することができる。

【００３０】上記した課題を解決するために、本発明の
ＭＯＳ半導体装置の製造方法は、一導電型の半導体基板
を準備する工程と、該基板上に逆導電型のエピタキシャ
ル層を積層する工程と、前記エピタキシャル層を貫通す
る一導電型の分離領域により第１の島領域および第２の
島領域を形成する工程と、前記第１の島領域に一導電型
のウェル領域および前記第２の島領域のエピタキシャル
層に一導電型のソースおよびドレイン領域を形成する工
程と、前記ウェル領域に逆導電型のソースおよびドレイ
ン領域を形成する工程と、前記エピタキシャル層上にＭ
ＯＳトランジスタのゲートを形成する工程と、前記ＭＯ
Ｓトランジスタ上に絶縁膜を形成する工程と、前記ソー
スおよびドレイン領域上の前記絶縁膜にコンタクトホー
ルを形成する工程と、前記コンタクトホールを介して前
記一導電型のソースおよびドレイン領域の表面に少なく
とも１つ浅く一導電型の拡散領域を形成する工程と、前
記コンタクトホールを介して前記逆導電型のソースおよ
びドレイン領域の表面に少なくとも１つ浅く逆導電型の
拡散領域を形成する工程とを有することを特徴とする。

【００３１】本発明のＭＯＳ半導体装置の製造方法は、
好適には、前記ＭＯＳトランジスタの前記一導電型およ
び逆導電型のソースおよびドレイン領域の表面に一導電
型および逆導電型の拡散領域を形成する工程は、前記コ
ンタクトホールを介して不純物をイオン注入して形成す
る工程であることに特徴を有する。そのことにより、前
記一導電型および逆導電型の拡散領域は、形成したい部
分に的確に形成することができるので、前記ＭＯＳトラ
ンジスタのチップサイズの拡大を防止することができ
る。

【００３２】

【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら詳細に説明する。

【００３３】図１は、本発明におけるＢｉ−ＣＭＯＳプ
ロセスにおけるＮチャンネル型ＭＯＳトランジスタ４１
およびＰチャンネル型ＭＯＳトランジスタ４２の断面図
を示したものである。

【００３４】Ｐ−型の単結晶シリコン基板４３上には、
例えば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜
６．０μｍのエピタキシャル層４８が形成されている。
そして、基板４３およびエピタキシャル層４８には、両
者を完全に貫通するＰ＋型分離領域４６によって第１の
島領域７１および第２の島領域７２がされている。

【００３５】この分離領域４６は、基板４３表面から上
下方向に拡散した第１の分離領域４７およびエピタキシ
ャル層４８の表面から拡散した第２の分離領域４９から
成り、２者が連結することでエピタキシャル層４８を島
状に分離する。また、Ｐ＋型分離領域４６上には、ＬＯ
ＣＯＳ酸化膜５３が形成されていることで、より素子間
分離が成される。

【００３６】そして、第１の島領域７１にはＮチャンネ
ル型ＭＯＳトランジスタ４１が形成されている。Ｎチャ
ンネル型ＭＯＳトランジスタ４１において、基板４３と
エピタキシャル層４８との間にＰ＋型の埋め込み層４５
が形成されており、Ｐ＋型の埋め込み層４５と連結して
Ｐ＋型のウェル領域５０が形成されている。そして、Ｐ
＋型のウェル領域５０にはドレイン領域としてＮ＋型の
ウェル領域５４、ソース領域としてＮ＋型のウェル領域
５５が形成されている。また、Ｐ＋＋型の拡散領域５８
も形成されている。このとき、Ｎ＋型のウェル領域５
４、５５はゲート５６下まで、また、深さ方向はＰ＋型
の埋め込み層４５付近まで深く形成されている。

【００３７】そして、Ｎ＋型のウェル領域５４、５５の
表面にはＮ＋＋型のコンタクト領域６２、６３が形成さ
れており、それぞれコンタクトホール６７を介して外部
電極６８と接続されている。

【００３８】ここで、ソースおよびドレイン領域として
形成されているＮ＋型のウェル領域５４、５５の特徴と
しては、ゲート５６下に形成されるＮ型のチャンネルと
Ｎ＋＋型のコンタクト領域６２、６３間に形成されてい
ることで、Ｎ＋＋型のコンタクト領域６２、６３に対し
て濃度勾配を形成することができる。そのことにより、
Ｎチャンネル型ＭＯＳトランジスタ４１がＯＦＦ時、Ｎ
チャンネル型ＭＯＳトランジスタ４１に逆方向電圧がか
かったときの空乏層形成領域を確保することができるの
で高耐圧のＭＯＳトランジスタを実現できる。

【００３９】また、Ｐ＋型の拡散領域５８は、Ｐ＋型の
ウェル領域５０の電位を安定させる効果があり、このこ
とにより、Ｎチャンネル型ＭＯＳトランジスタ４１のＯ
Ｎ時におけるチャンネル形成がより確実になる構造とな
っている。

【００４０】そして、本発明のＭＯＳ半導体装置の特徴
としては、Ｎ＋型のウェル領域５４、５５の表面にＮ＋
＋型のコンタクト領域６２、６３が、コンタクトホール
６７の幅に合わせて深さ方向にも浅く形成されているこ
とである。このＮ＋＋型のコンタクト領域６２、６３は
電流が取り出せる程度の領域が確保されていれば良く、
このことにより、ソースおよびドレイン電流の流れがス
ムーズとなる。このことにより、以下の効果を得ること
が出来る。

【００４１】第１の効果は、Ｎチャンネル型ＭＯＳトラ
ンジスタ４１がＯＦＦ時にソース電圧またはドレイン電
圧が上昇することにより、Ｎチャンネル型ＭＯＳトラン
ジスタ４１逆方向電圧が印加した場合にみられる。それ
は、ソースおよびドレイン領域において、ソースおよび
ドレイン領域として用いるＮ＋型のウェル領域の表面に
Ｎ＋＋型のコンタクト領域６２、６３がコンタクトホー
ル６７の幅に合わせて必要最小限の領域で形成されてい
る構造を有することにある。そのことにより、Ｎ＋＋型
のコンタクト領域６２、６３とＮ＋型のウェル領域５
４、５５間との深さ方向における距離をかせぐことで空
乏層形成領域を確保することができ、耐圧をかせぐこと
ができる。この結果、従来のトランジスタサイズと比べ
て、トランジスタサイズは変更しないが、耐圧を大幅に
向上することがでる。更に、Ｎ＋＋型のコンタクト領域
６２、６３により、配線電極６８とシリコン基板間との
オーミックコンタクトを確保することができる。

【００４２】第２の効果は、Ｎチャンネル型のＭＯＳト
ランジスタ４１がＯＦＦ時にソース電圧またはドレイン
電圧が上昇することにより、ドレイン領域−ゲート間の
電界が高くなる場合にみられる。それは、Ｎ＋＋型のコ
ンタクト領域６２、６３がＮ＋型のウェル領域５４、５
５の表面に最低限必要とされるスペースで形成され、Ｎ
＋＋型のコンタクト領域６２、６３の周囲をＮ＋型のウ
ェル領域５４、５５で囲む構造を有する。そのことによ
り、ゲート５６下およびその周辺にはＮ＋＋型のコンタ
クト領域６２、６３よりも不純物濃度の低いＮ＋型のウ
ェル領域５４、５５が深く形成されていることで、空乏
層形成領域を確保することができる。その結果、ソース
電圧またはドレイン電圧が上昇することで発生する電界
に対して空乏層を形成することで対抗することができ
る。そして、ゲート５６下に形成されているシリコン酸
化膜が高電界に影響を受けることが大幅に削減でき、シ
リコン酸化膜の特性変動を大幅に低減する効果が得られ
る。

【００４３】次に、第２の島領域７２にはＰチャンネル
型ＭＯＳトランジスタ４２が形成されている。Ｐチャン
ネル型ＭＯＳトランジスタ４２において、基板４３とエ
ピタキシャル層４８との間にＮ＋型の埋め込み層４４が
形成されており、エピタキシャル層４８にはドレイン領
域としてＰ＋型のウェル領域５１、ソース領域としてＰ
＋型のウェル領域５２が形成されている。また、Ｎ＋型
の拡散領域５９も形成されている。このとき、Ｐ＋型の
ウェル領域５１、５２はゲート５７下まで、また、深さ
方向はＮ＋型の埋め込み層４４付近まで深く形成されて
いる。

【００４４】Ｐ＋型のウェル領域５１、５２の表面には
Ｐ＋＋型のコンタクト領域６０、６１が形成されてお
り、それぞれコンタクトホール６９を介して外部電極７
０と接続されている。

【００４５】ここで、上記したＮチャンネル型ＭＯＳト
ランジスタ４１と同様に、ソースおよびドレイン領域と
して形成されているＰ＋型のウェル領域５１、５２の特
徴としては、Ｐ型のチャンネルとＰ＋＋型のコンタクト
領域６０、６１間に形成されていることで、Ｐ＋＋型の
コンタクト領域６０、６１に対して濃度勾配を形成する
ことができる。そのことにより、Ｐチャンネル型ＭＯＳ
トランジスタ４２がＯＦＦ時、Ｐチャンネル型ＭＯＳト
ランジスタ４２に逆方向電圧がかかったときの空乏層形
成領域を確保することができるので高耐圧のＭＯＳトラ
ンジスタを実現できる。

【００４６】また、Ｎ＋型の拡散領域５９は、Ｎ−型の
エピタキシャル層４８の電位を安定させる効果があり、
このことにより、Ｐチャンネル型ＭＯＳトランジスタ４
２のＯＮ時におけるチャンネル形成がより確実になる構
造となっている。

【００４７】そして、Ｐチャンネル型ＭＯＳトランジス
タ４２もＮチャンネル型ＭＯＳトランジスタ４１と同様
に、本発明のＭＯＳ半導体装置の特徴として、Ｐ＋型の
ウェル領域５１、５２の表面にＰ＋＋型のコンタクト領
域６０、６１が、コンタクトホール６９の幅に合わせて
深さ方向にも浅く形成されている構造を有している。こ
のことにより、Ｐチャンネル型ＭＯＳトランジスタ４２
においても上記したＮチャンネル型ＭＯＳトランジスタ
４１において得られる第１および第２の効果と同様の効
果が得られる。

【００４８】次に、本発明の１実施の形態の製造方法に
より、図１に示したＢｉ−ＣＭＯＳプロセスにおける高
耐圧用のＮチャンネル型ＭＯＳトランジスタ４１および
Ｐチャンネル型ＭＯＳトランジスタ４２の製造工程につ
いて、図２〜図１０を参照にして以下に説明する。

【００４９】先ず、図２に示すように、Ｐ−型の単結晶
シリコン基板４３を準備し、この基板４３の表面を熱酸
化して酸化膜を形成し、Ｐチャンネル型ＭＯＳトランジ
スタ４２のＮ＋型の埋め込み層４４に対応する酸化膜を
ホトエッチングして選択マスクとする。そして、基板４
３表面にＮ＋型埋め込み層４４を形成するヒ素（Ａｓ）
を拡散する。

【００５０】次に、図３に示すように、Ｎチャンネル型
ＭＯＳトランジスタ４１のＰ＋型の埋め込み層４５およ
びＰ＋型の分離領域４６を形成するための第１のＰ＋型
の埋め込み層４７のイオン注入を行う。図２において選
択マスクとして用いた酸化膜を全て除去した後、基板４
３の表面を熱酸化してシリコン酸化膜を、例えば、０．
０１〜０．２０μｍ程度形成し、公知のフォトリソグラ
フィ技術によりＰ＋型の埋め込み層４５、４７を形成す
る部分に開口部が設けられたフォトレジストを選択マス
クとして形成する。そして、Ｐ型不純物、例えば、ホウ
素（Ｂ）をイオンエネルギー１００〜２００ｋｅＶ、導
入量１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン
注入する。その後、フォトレジストを除去する。このと
き、Ｎ＋型の埋め込み層４４も同時に拡散される。

【００５１】次に、図４に示すように、酸化膜を全て除
去した後、基板４３をエピタキシャル成長装置のサセプ
タ上に配置し、ランプ加熱によって基板４３に、例え
ば、１０００℃程度の高温を与えると共に反応管内にＳ
ｉＨ₂Ｃｌ₂ガスとＨ₂ガスを導入することにより、例え
ば、比抵抗０．１〜３．５Ω・ｃｍ、厚さ１．０〜６．
０μｍ程度のエピタキシャル層４８を成長させる。そし
て、エピタキシャル層４８の表面を熱酸化してシリコン
酸化膜を、例えば、０．２〜０．６μｍ程度形成した
後、第２のＰ＋型の埋め込み層４９、Ｎチャンネル型Ｍ
ＯＳトランジスタ４１のＰ＋型ウェル領域５０およびＰ
チャンネル型ＭＯＳトランジスタ４２のソースおよびド
レイン領域のＰ＋型ウェル領域５１、５２に対応する酸
化膜をホトエッチングして選択マスクとする。そして、
Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー
２０〜６５ｋｅＶ、導入量３．０×１０¹²〜３．０×１
０¹⁴／ｃｍ²でイオン注入し、拡散する。このとき、Ｎ
＋型埋め込み層４４、Ｐ＋型の埋め込み層４５、４７が
同時に拡散される。

【００５２】次に、図５に示すように、図４において形
成したシリコン酸化膜上に、公知のフォトリソグラフィ
技術によりＮチャンネル型ＭＯＳトランジスタ４１のソ
ースおよびドレイン領域のＮ＋型のウェル領域５４、５
５を形成する部分に開口部が設けられたフォトレジスト
を選択マスクとして形成する。そして、Ｎ型不純物、例
えば、リン（Ｐ）をイオンエネルギー２０〜６５ｋｅ
Ｖ、導入量１．０×１０ ¹³〜１．０×１０¹⁵／ｃｍ²で
イオン注入する。その後、フォトレジストを除去する。
このとき、Ｐ＋型の埋め込み層４９およびＰ＋型のウェ
ル領域５０、５１、５２も同時に拡散される。そして、
Ｐ＋型の埋め込み層４７、４９が連結することでＰ＋型
の分離領域４６が形成される。また、Ｐ＋型の埋め込み
層４５とＰ＋型のウェル領域５０も連結する。

【００５３】次に、図６に示すように、図５において形
成したシリコン酸化膜を除去し、例えば、８００〜１２
００℃程度でスチーム酸化で酸化膜付けを行いながら基
板４３全体に熱処理を与え、Ｐ＋型分離領域４６上に
は、ＬＯＣＯＳ酸化膜５３が形成されることで、より素
子間分離が成される。ここで、ＬＯＣＯＳ酸化膜５３
は、例えば、厚さ０．５〜１．０μｍ程度に形成され
る。次に、基板４３全体にゲートシリコン酸化膜を、例
えば、厚さ０．０１〜０．２０μｍ程度形成し、その酸
化膜上にポリシリコンを形成し、リン（Ｐ）を拡散し、
ポリシリコンをエッチングすることでＮチャンネル型Ｍ
ＯＳトランジスタ４１のゲート５６およびＰチャンネル
型ＭＯＳトランジスタ４２のゲート５７を形成する。そ
の後、ゲート５６、５７にはゲート酸化膜を形成し、例
えば、ＣＶＤ法を用いてゲート５６、５７の側面にサイ
ドウォールを形成する。このとき、Ｎ＋型のウェル領域
５４、５５が同時に拡散される。

【００５４】次に、図７に示すように、図６において形
成したシリコン酸化膜上に、公知のフォトリソグラフィ
技術によりＰチャンネル型ＭＯＳトランジスタ４２のＮ
＋型の拡散領域５９を形成する部分に開口部が設けられ
たフォトレジストを選択マスクとして形成する。そし
て、Ｎ型不純物、例えば、ヒ素（Ａｓ）をイオンエネル
ギー８０〜１２０ｋｅＶ、導入量１．０×１０¹³〜１．
０×１０¹⁵／ｃｍ²でイオン注入する。このとき、Ｎ＋
型の拡散領域５９にヒ素（Ａｓ）をイオン注入する工程
においても、選択マスクしてフォトレジストの他にＬＯ
ＣＯＳ酸化膜５３を用いることで、Ｎ＋型の拡散領域５
９の位置をより正確にイオン注入を行うことができる。
その後、フォトレジストを除去する。

【００５５】次に、図８に示すように、図６において形
成したシリコン酸化膜上に、公知のフォトリソグラフィ
技術によりＮチャンネル型ＭＯＳトランジスタ４１のＰ
＋＋型の拡散領域５８を形成する部分に開口部が設けら
れたフォトレジストを選択マスクとして形成する。そし
て、Ｐ型不純物、例えば、フッカホウ素（ＢＦ）をイオ
ンエネルギー４０〜８５ｋｅＶ、導入量１．０×１０¹⁵
〜１．０×１０¹⁷／ｃｍ²でイオン注入する。このと
き、図７の場合と同様に、Ｐ＋＋型の拡散領域５８にフ
ッカホウ素（ＢＦ）をイオン注入する工程では、選択マ
スクしてフォトレジストの他にＬＯＣＯＳ酸化膜５３を
用いることで、Ｐ＋＋型の拡散領域５８の位置をより正
確にイオン注入を行うことができる。その後、フォトレ
ジストを除去する。このとき、Ｎ＋型の拡散領域５９が
同時に拡散される。

【００５６】次に、図９に示すように、ＬＯＣＯＳ酸化
膜５３上、Ｎチャンネル型ＭＯＳトランジスタ４１およ
びＰチャンネル型ＭＯＳトランジスタ４２上には、絶縁
膜であるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓ
ｉｌｉｃａｔｅ）膜６４を、例えば、厚さ０．０１〜
０．２０μｍ程度形成し、次に、シリコン窒化膜６５
を、例えば、厚さ０．０１〜０．２０μｍ程度形成す
る。そして、シリコン窒化膜６５上にはＢＰＳＧ（リン
ホウ素シリケートガラス）膜６６を、例えば、厚さ０．
５〜３．０μｍ程度形成し、その後、ＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）膜により表面が平坦化する。ここ
で、ＢＰＳＧ膜６６下には、シリコン窒化膜６５が形成
されているため、水分がＢＰＳＧ膜６６を透過してデバ
イス内に入ってきても、このシリコン窒化膜６５で防止
することができる構造となる。

【００５７】その後、エッチングによりコンタクトホー
ル６７、６９を形成する。そして、公知のフォトリソグ
ラフィ技術によりＰチャンネル型ＭＯＳトランジスタ４
２のＰ＋＋型のコンタクト領域６０、６１を形成する部
分に開口部が設けられたフォトレジストを選択マスクと
して形成する。そして、Ｐ型不純物、例えば、フッカホ
ウ素（ＢＦ）をイオンエネルギー３０〜７５ｋｅＶ、導
入量１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ²でイオン
注入する。このとき、Ｐ＋＋型のコンタクト領域６０、
６１にヒ素（Ａｓ）をイオン注入する工程では、選択マ
スクしてフォトレジストの他にコンタクトホール６９を
用いることで、コンタクト領域６０、６１の位置を必要
な場所に正確に形成することができることが本実施の形
態の特徴がある。その後、フォトレジストを除去する。

【００５８】次に、図１０に示すように、公知のフォト
リソグラフィ技術によりＮチャンネル型ＭＯＳトランジ
スタ４１のＮ＋＋型のコンタクト領域６２、６３を形成
する部分に開口部が設けられたフォトレジストを選択マ
スクとして形成する。そして、Ｎ型不純物、例えば、ヒ
素（Ａｓ）をイオンエネルギー１０〜５０ｋｅＶ、導入
量１．０×１０¹⁴〜１．０×１０¹⁶／ｃｍ²でイオン注
入する。このとき、Ｎ＋＋型のコンタクト領域６２、６
３にヒ素（Ａｓ）をイオン注入する工程では、選択マス
クしてフォトレジストの他にコンタクトホール６７を用
いることで、コンタクト領域６２、６３の位置を必要な
場所に正確に形成することができることが本実施の形態
の特徴がある。その後、フォトレジストを除去する。こ
のとき、Ｐ＋＋型のコンタクト領域６０、６１が同時に
拡散される。

【００５９】その後、Ｎチャンネル型ＭＯＳトランジス
タ４１のＮ＋＋型のコンタクト領域６２、６３およびＰ
＋＋型の拡散領域５８、また、Ｐチャンネル型ＭＯＳト
ランジスタ２のＰ＋＋型のコンタクト領域６０、６１お
よびＮ＋型の拡散領域５９上には、外部と電気的に接続
するためにコンタクトホール６７、６９を介してＡｌの
外部電極６８、７０が形成され、図１に示したＢｉ−Ｃ
ＭＯＳプロセスにおけるＮチャンネル型ＭＯＳトランジ
スタ４１およびＰチャンネル型ＭＯＳトランジスタ４２
が完成する。

【００６０】上記した本実施形態のＭＯＳ半導体装置の
製造方法によれば、Ｎチャンネル型ＭＯＳトランジスタ
４１およびＰチャンネル型ＭＯＳトランジスタ４２にお
けるＮ＋＋型のコンタクト領域６２、６３およびＰ＋＋
型のコンタクト領域６０、６１をＮ＋ウェル領域５４、
５５およびＰ＋ウェル領域５１、５２表面に形成する方
法に特徴がある。それは、Ｎ＋＋型のコンタクト領域６
２、６３およびＰ＋＋型のコンタクト領域６０、６１
は、コンタクトホール６７、６９を介してイオン注入を
行い形成される。従って、一般に、選択マスクを形成し
イオン注入する場合と比べて、本実施の形態の場合はコ
ンタクトホール６７、６９を利用することでＮ＋＋型の
コンタクト領域６２、６３およびＰ＋＋型のコンタクト
領域６０、６１を形成したい位置に正確に形成すること
ができる。その結果、上記した課題を解決するために、
Ｎ＋＋型のコンタクト領域６２、６３およびＰ＋＋型の
コンタクト領域６０、６１をゲート５６、５７から必要
な距離だけ離して形成でき、かつ、マスクずれを見込む
必要もないため、ＭＯＳトランジスタサイズの増大を防
ぐことができる。

【００６１】尚、上記した本実施の形態では、Ｎチャン
ネル型ＭＯＳトランジスタ４１およびＰチャンネル型Ｍ
ＯＳトランジスタ４２が形成されたＢｉ−ＣＭＯＳプロ
セスについて述べたが、特に、上記した形に限定する必
要もなく、ＭＯＳトランジスタを含む構造であれば同等
の効果を得ることができる。そして、本発明の要旨を逸
脱しない範囲で、種々の変更が可能である。

【００６２】

【発明の効果】本発明によれば、ＭＯＳ半導体装置にお
いて、Ｎチャンネル型ＭＯＳトランジスタおよびＰチャ
ンネル型ＭＯＳトランジスタのソースおよびドレイン領
域において、ソースおよびドレイン領域として用いるＮ
＋型のウェル領域およびＰ＋型のウェル領域の表面にＮ
＋＋型およびＰ＋＋型のコンタクト領域がコンタクトホ
ールの幅に合わせて必要最小限の領域で形成されている
構造を有する。そのことにより、前記Ｎチャンネル型Ｍ
ＯＳトランジスタがＯＦＦ時にソース電圧またはドレイ
ン電圧が上昇することにより、前記Ｎチャンネル型パワ
ーＭＯＳトランジスタに逆方向電圧が印加した場合、前
記Ｎ＋＋型のコンタクト領域と前記Ｎ＋型のウェル領域
間との距離をかせぐことで空乏層形成領域を確保するこ
とができ、耐圧をかせぐことができる。この結果、従来
のトランジスタサイズと比べて、トランジスタサイズは
変更しないが、耐圧を大幅に向上することができ、更
に、配線電極とシリコン基板間とのオーミックコンタク
トを確保することができる。前記Ｐチャンネル型ＭＯＳ
トランジスタのソースおよびドレイン領域においても同
様である。

【００６３】更に、本発明のＭＯＳ半導体装置では、上
記の場合と同様に、ソースおよびドレイン領域として用
いる前記Ｎ＋型のウェル領域および前記Ｐ＋型のウェル
領域の表面に前記Ｎ＋＋型のコンタクト領域およびＰ＋
＋型のコンタクト領域が前記コンタクトホールの幅に合
わせて必要最小限の領域で形成されている構造を有す
る。そのことにより、前記ＭＯＳトランジスタがＯＦＦ
時にソース電圧またはドレイン電圧が上昇することによ
り、ドレイン領域−ゲート間の電界が高くなる場合、前
記ゲート下およびその周辺には前記Ｎ＋＋型のコンタク
ト領域よりも不純物濃度の低い前記Ｎ＋型のウェル領域
が深く形成されていることで、空乏層形成領域を確保す
ることができる。その結果、ソース電圧またはドレイン
電圧が上昇することで発生する電界に対して空乏層を形
成することで対抗することができる。そして、前記ゲー
ト下に形成されているシリコン酸化膜が高電界に影響を
受けることが大幅に削減でき、前記シリコン酸化膜の特
性変動を大幅に低減する効果が得られる。前記Ｐチャン
ネル型ＭＯＳトランジスタにおいても同様である。

【００６４】本発明によれば、ＭＯＳ半導体装置の製造
方法において、Ｎチャンネル型ＭＯＳトランジスタおよ
びＰチャンネル型ＭＯＳトランジスタのソースおよびド
レイン領域において、ソースおよびドレイン領域として
用いるＮ＋型のウェル領域およびＰ＋型のウェル領域の
表面にＮ＋＋型のコンタクト領域を形成する工程におい
て、前記Ｎ＋＋型のコンタクト領域およびＰ＋＋型のコ
ンタクト領域をデバイス上の絶縁膜に形成したコンタク
トホールを利用してイオン注入を行い形成することに特
徴を有する。そのことにより、一般に、選択マスクを形
成しイオン注入する場合と比べて、本実施例の場合はコ
ンタクトホールを利用することで前記Ｎ＋＋型のコンタ
クト領域および前記Ｐ＋＋型のコンタクト領域を形成し
たい位置に正確に形成することができる。その結果、上
記した課題を解決するために、前記Ｎ＋＋型のコンタク
ト領域および前記Ｐ＋＋型のコンタクト領域を前記ゲー
トから必要な距離のみ離して目的に応じた位置に形成で
き、かつ、マスクずれを見込む必要もないため、ＭＯＳ
トランジスタサイズの増大を防ぐことができる。

【図面の簡単な説明】

【図１】本発明のＭＯＳ半導体装置を説明する断面図で
ある。

【図２】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図３】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図４】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図５】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図６】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図７】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図８】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図９】本発明のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図１０】本発明のＭＯＳ半導体装置の製造方法を説明
する断図面である。

【図１１】本発明のＭＯＳ半導体装置の製造方法を説明
する断図面である。

【図１２】従来のＭＯＳ半導体装置を説明する断面図で
ある。

【図１３】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図１４】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図１５】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図１６】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図１７】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図１８】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

【図１９】従来のＭＯＳ半導体装置の製造方法を説明す
る断図面である。

フロントページの続き Ｆターム(参考） 5F048 AA05 AC05 BA02 BA07 BA12 BC07 BD09 BE09 BF16 BG12 BH01 DA01 DA05 DA09 DA12 DA23 5F140 AA10 AA25 AB03 AB07 BA01 BC12 BD05 BF01 BF04 BG08 BG12 BG37 BG52 BH17 BH19 BH43 BJ01 BJ05 BJ23 BJ28 BK13 BK22 BK32 CB00 CB01 CB08 CC01 CC03 CC07 CC08 CC15 CC16 CD02

Claims (8)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、 該基板表面に積層されている逆導電型のエピタキシャル
   層と、 該エピタキシャル層を貫通して第１の島領域および第２
   の島領域を形成している一導電型の分離領域と、 前記第１の島領域に形成されている一導電型のウェル領
   域と、 前記ウェル領域に形成されている逆導電型のソースおよ
   びドレイン領域と、 前記第２の島領域の前記エピタキシャル層に形成されて
   いる一導電型のソースおよびドレイン領域と前記一導電
   型のソースおよびドレイン領域の表面に少なくとも１つ
   浅く形成されている一導電型の拡散領域と、 前記逆導電型のソースおよびドレイン領域の表面に少な
   くとも１つ浅く形成されている逆導電型の拡散領域と、 前記第１および第２の島領域上に形成されている一導電
   型および逆導電型のＭＯＳトランジスタのゲートと、 前記ＭＯＳトランジスタ上に形成されている絶縁膜と、 前記拡散領域上の前記絶縁膜に形成されているコンタク
   トホールとを備えていることを特徴とするＭＯＳ半導体
   装置。
2. 【請求項２】 前記拡散領域の幅は、前記コンタクトホ
   ールの幅とほぼ同じ幅からなることを特徴とする請求項
   １記載のＭＯＳ半導体装置。
3. 【請求項３】 前記拡散領域は、前記ソースおよびドレ
   イン領域よりも高い不純物濃度からなることを特徴とす
   る請求項１または請求項２記載のＭＯＳ半導体装置。
4. 【請求項４】 前記拡散領域は前記ゲートから必要とさ
   れる最短の位置に形成されていることを特徴とする請求
   項１から請求項３のいずれかに記載のＭＯＳ半導体装
   置。
5. 【請求項５】 一導電型の半導体基板を準備する工程
   と、 該基板上に逆導電型のエピタキシャル層を積層する工程
   と、 前記エピタキシャル層を貫通する一導電型の分離領域に
   より第１の島領域および第２の島領域を形成する工程
   と、 前記第１の島領域に一導電型のウェル領域および前記第
   ２の島領域のエピタキシャル層に一導電型のソースおよ
   びドレイン領域を形成する工程と、 前記ウェル領域に逆導電型のソースおよびドレイン領域
   を形成する工程と、 前記エピタキシャル層上にＭＯＳトランジスタのゲート
   を形成する工程と、 前記ＭＯＳトランジスタ上に絶縁膜を形成する工程と、 前記ソースおよびドレイン領域上の前記絶縁膜にコンタ
   クトホールを形成する工程と、 前記コンタクトホールを介して前記一導電型のソースお
   よびドレイン領域の表面に少なくとも１つ浅い一導電型
   の拡散領域を形成する工程と、 前記コンタクトホールを介して前記逆導電型のソースお
   よびドレイン領域の表面に少なくとも１つ浅い逆導電型
   の拡散領域を形成する工程とを有することを特徴とする
   ＭＯＳ半導体装置の製造方法。
6. 【請求項６】 前記拡散領域の幅は、前記コンタクトホ
   ールの幅とほぼ同じ幅からなることを特徴とする請求項
   ５記載のＭＯＳ半導体装置の製造方法。
7. 【請求項７】 前記拡散領域は、前記ソースおよびドレ
   イン領域よりも高い不純物濃度からなることを特徴とす
   る請求項５または請求項６記載のＭＯＳ半導体装置の製
   造方法。
8. 【請求項８】 前記拡散領域を前記ゲートから必要とさ
   れる最短の位置に形成することを特徴とする請求項５か
   ら請求項７のいずれかに記載のＭＯＳ半導体装置の製造
   方法。