JP2000068500A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000068500A JP2000068500A JP23195298A JP23195298A JP2000068500A JP 2000068500 A JP2000068500 A JP 2000068500A JP 23195298 A JP23195298 A JP 23195298A JP 23195298 A JP23195298 A JP 23195298A JP 2000068500 A JP2000068500 A JP 2000068500A
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Abstract
(57)【要約】
【課題】ドリフト領域の抵抗が低減され、電流駆動能力
が改善された高耐圧・高速動作の半導体装置およびその
製造方法を提供する。 【解決手段】ｐ型基板１とｎ型エピタキシャル層２と絶
縁膜１０が積層され、ｎ型エピタキシャル層２の表層に
形成されたｐウェル３およびｎウェル４と、ｐウェル３
の表層に形成されたｎ+ 型ソース領域６と、ｎウェル４
の表面領域にｐウェル３と素子分離層（ＬＯＣＯＳ）５
を介して形成されたｎ+ 型ドレイン領域８と、ソース領
域６、ｐウェル３およびｎウェル４の上部に形成された
ゲート電極９を有する半導体装置において、ゲート電極
９はｐウェル３とｎウェル４との接合面から２μｍ以
上、ｎウェル４を被覆するように形成されている半導体
装置およびその製造方法。
が改善された高耐圧・高速動作の半導体装置およびその
製造方法を提供する。 【解決手段】ｐ型基板１とｎ型エピタキシャル層２と絶
縁膜１０が積層され、ｎ型エピタキシャル層２の表層に
形成されたｐウェル３およびｎウェル４と、ｐウェル３
の表層に形成されたｎ+ 型ソース領域６と、ｎウェル４
の表面領域にｐウェル３と素子分離層（ＬＯＣＯＳ）５
を介して形成されたｎ+ 型ドレイン領域８と、ソース領
域６、ｐウェル３およびｎウェル４の上部に形成された
ゲート電極９を有する半導体装置において、ゲート電極
９はｐウェル３とｎウェル４との接合面から２μｍ以
上、ｎウェル４を被覆するように形成されている半導体
装置およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセットドレイ
ンを有する高耐圧半導体装置およびその製造方法に関
し、特に、ドレイン領域近傍のドリフト領域面における
キャリア蓄積層の形成が促進され、オン抵抗（ドリフト
領域の抵抗）の低減により電流駆動能力が改善された、
高い接合降伏電圧および高速性が両立した高耐圧ＭＯＳ
トランジスタおよびその製造方法に関する。
ンを有する高耐圧半導体装置およびその製造方法に関
し、特に、ドレイン領域近傍のドリフト領域面における
キャリア蓄積層の形成が促進され、オン抵抗（ドリフト
領域の抵抗）の低減により電流駆動能力が改善された、
高い接合降伏電圧および高速性が両立した高耐圧ＭＯＳ
トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータの普及や
家庭用テレビジョンの大型化に伴い、ディスプレイ市場
が急速に拡大している。現在のディスプレイ市場におい
ては、高精細度、高輝度、広視野角、高コントラストを
有する陰極線管（ＣＲＴ）が最も一般的となっている。
しかしながら、陰極線管を大型化すると占有面積および
重量の増大が問題となる。そこで、次世代ディスプレイ
として、液晶ディスプレイやプラズマディスプレイ等、
薄型化および軽量化が可能なフラットパネルディスプレ
イ（ＦＰＤ）に対する期待が高まっている。
家庭用テレビジョンの大型化に伴い、ディスプレイ市場
が急速に拡大している。現在のディスプレイ市場におい
ては、高精細度、高輝度、広視野角、高コントラストを
有する陰極線管（ＣＲＴ）が最も一般的となっている。
しかしながら、陰極線管を大型化すると占有面積および
重量の増大が問題となる。そこで、次世代ディスプレイ
として、液晶ディスプレイやプラズマディスプレイ等、
薄型化および軽量化が可能なフラットパネルディスプレ
イ（ＦＰＤ）に対する期待が高まっている。
【０００３】これらのフラットパネルディスプレイにお
いては、画素セルへの電界強度を制御する電界駆動基板
の製造工程において、プラズマを制御するための数百Ｖ
の高耐圧を有する電界駆動回路を半導体基板に形成する
必要がある。図２１（ａ）および（ｂ）に従来の高耐圧
ＭＯＳトランジスタの基本構造を表した断面図を示す。
図２１に示すような高耐圧ＭＯＳトランジスタはＬＯＤ
（ＬＯＣＯＳ ｏｆｆｓｅｔ ｄｒａｉｎ）型ＬＤ（ｌ
ａｔｅｒａｌ ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯ
Ｓトランジスタと呼ばれている。
いては、画素セルへの電界強度を制御する電界駆動基板
の製造工程において、プラズマを制御するための数百Ｖ
の高耐圧を有する電界駆動回路を半導体基板に形成する
必要がある。図２１（ａ）および（ｂ）に従来の高耐圧
ＭＯＳトランジスタの基本構造を表した断面図を示す。
図２１に示すような高耐圧ＭＯＳトランジスタはＬＯＤ
（ＬＯＣＯＳ ｏｆｆｓｅｔ ｄｒａｉｎ）型ＬＤ（ｌ
ａｔｅｒａｌ ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯ
Ｓトランジスタと呼ばれている。
【０００４】ＬＯＤ型ＬＤＭＯＳトランジスタにおいて
は、高い接合降伏電圧（ＢＶds；Ｂｒｅａｋｄｏｗｎ
Ｖｏｌｔａｇｅ）を確保するため、ｎ+ 型ドレイン領域
８は素子分離層（ＬＯＣＯＳ）５によりｐウェル３から
隔てられて形成されている。一方、ｎ+ 型ソース領域６
とｐ+ 型ｐウェル電位取り出し領域７はソース電極１３
によって短絡されているため、ソース／ドレイン間に逆
バイアスが印加されるとｐウェル３とｎ型ドリフト領域
２６の接合からｎ型ドリフト領域２６へ空乏層が延び
る。このｎ型ドリフト領域２６への空乏層の延びを利用
して電界集中を抑制（電界緩和）することにより、トラ
ンジスタの耐圧が確保されている。
は、高い接合降伏電圧（ＢＶds；Ｂｒｅａｋｄｏｗｎ
Ｖｏｌｔａｇｅ）を確保するため、ｎ+ 型ドレイン領域
８は素子分離層（ＬＯＣＯＳ）５によりｐウェル３から
隔てられて形成されている。一方、ｎ+ 型ソース領域６
とｐ+ 型ｐウェル電位取り出し領域７はソース電極１３
によって短絡されているため、ソース／ドレイン間に逆
バイアスが印加されるとｐウェル３とｎ型ドリフト領域
２６の接合からｎ型ドリフト領域２６へ空乏層が延び
る。このｎ型ドリフト領域２６への空乏層の延びを利用
して電界集中を抑制（電界緩和）することにより、トラ
ンジスタの耐圧が確保されている。
【０００５】さらに、図２１に示すトランジスタにおい
てはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅ Ｆ
ｉｅｌｄ）技術、すなわち、ｐ型基板１とｎ型エピタキ
シャル層２の接合における表面方向への空乏層の延びを
利用した電界緩和によっても高耐圧化が図られている。
ＲＥＳＵＲＦ構造は、ｐｎ接合分離と簡単に組み合わせ
ることが可能であり、また、ドリフト領域長さの調節に
より耐圧の制御が可能であることから、高耐圧トランジ
スタの構造として有利である。
てはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅ Ｆ
ｉｅｌｄ）技術、すなわち、ｐ型基板１とｎ型エピタキ
シャル層２の接合における表面方向への空乏層の延びを
利用した電界緩和によっても高耐圧化が図られている。
ＲＥＳＵＲＦ構造は、ｐｎ接合分離と簡単に組み合わせ
ることが可能であり、また、ドリフト領域長さの調節に
より耐圧の制御が可能であることから、高耐圧トランジ
スタの構造として有利である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の高耐圧半導体装置において、ＢＶdsは通常、トラ
ンジスタがオフ状態（ゲート電位ＶG ＝０Ｖ）の耐圧で
あり、実際にゲートに高電圧が印加された場合の耐圧は
それよりも低下することが知られている。ゲートに正の
高電圧が印加されるとゲート酸化膜１０直下のｐウェル
３表面にチャネルが形成される。これと同時に、素子分
離層５まで張り出した形状のゲートポリシリコン電極９
により、素子分離層５直下のｎ型ドリフト領域２６表面
に電子が集中する。
従来の高耐圧半導体装置において、ＢＶdsは通常、トラ
ンジスタがオフ状態（ゲート電位ＶG ＝０Ｖ）の耐圧で
あり、実際にゲートに高電圧が印加された場合の耐圧は
それよりも低下することが知られている。ゲートに正の
高電圧が印加されるとゲート酸化膜１０直下のｐウェル
３表面にチャネルが形成される。これと同時に、素子分
離層５まで張り出した形状のゲートポリシリコン電極９
により、素子分離層５直下のｎ型ドリフト領域２６表面
に電子が集中する。
【０００７】ｎ型ドリフト領域２６に電子が蓄積された
状態においては、見かけ上ｐウェル３とｎ型ドリフト領
域２６との接合濃度が上がるため、これによりトランジ
スタの耐圧が低下すると考えられている。したがって、
トランジスタを高耐圧化するには、ｎ型ドリフト領域２
６における電子の蓄積を抑制する目的で、ｎ型ドリフト
領域２６の不純物濃度を極力下げる必要がある。しかし
ながら、ｎ型ドリフト領域２６の不純物濃度が下がる
と、それに伴ってシート抵抗は増加し、オン抵抗が増加
することになる。以上のように、トランジスタの高耐圧
化とオン抵抗の低減とは両立させることが困難となって
いる。
状態においては、見かけ上ｐウェル３とｎ型ドリフト領
域２６との接合濃度が上がるため、これによりトランジ
スタの耐圧が低下すると考えられている。したがって、
トランジスタを高耐圧化するには、ｎ型ドリフト領域２
６における電子の蓄積を抑制する目的で、ｎ型ドリフト
領域２６の不純物濃度を極力下げる必要がある。しかし
ながら、ｎ型ドリフト領域２６の不純物濃度が下がる
と、それに伴ってシート抵抗は増加し、オン抵抗が増加
することになる。以上のように、トランジスタの高耐圧
化とオン抵抗の低減とは両立させることが困難となって
いる。
【０００８】図２１（ｂ）に示すように、トランジスタ
をオン状態とした場合の抵抗を低減させるため、ｎ型ド
リフト領域にｎ型不純物拡散層２６’を形成することに
よりｎ型ドリフト領域を低抵抗化させた高耐圧ＭＯＳト
ランジスタもある。この場合、上記のようなゲートに高
電圧が印加された場合の耐圧低下は、より顕著になる。
をオン状態とした場合の抵抗を低減させるため、ｎ型ド
リフト領域にｎ型不純物拡散層２６’を形成することに
よりｎ型ドリフト領域を低抵抗化させた高耐圧ＭＯＳト
ランジスタもある。この場合、上記のようなゲートに高
電圧が印加された場合の耐圧低下は、より顕著になる。
【０００９】また、ＬＯＤ型ＬＤＭＯＳトランジスタに
は、耐圧低下を防止するためにｎ型ドリフト領域２６の
不純物濃度を下げると、電流駆動能力が制限されるとい
う重大な問題がある。図２１（ａ）および（ｂ）に示す
半導体装置においては、通常、ソース電極１３とドレイ
ン電極１４との間に、ある一定の逆バイアス電圧（ソー
ス・ドレイン間電圧、あるいはドレイン電圧（ＶDS））
が印加されている。
は、耐圧低下を防止するためにｎ型ドリフト領域２６の
不純物濃度を下げると、電流駆動能力が制限されるとい
う重大な問題がある。図２１（ａ）および（ｂ）に示す
半導体装置においては、通常、ソース電極１３とドレイ
ン電極１４との間に、ある一定の逆バイアス電圧（ソー
ス・ドレイン間電圧、あるいはドレイン電圧（ＶDS））
が印加されている。
【００１０】ゲートポリシリコン電極９に正電圧が印加
されると、ゲート酸化膜１０直下のｐウェル３表面にチ
ャネルが形成され、電子がｎ+ 型ソース領域６からチャ
ネルを通ってｎ型ドリフト領域２６へ流れ、ｎ+ 型ドレ
イン領域８に到達する。これに伴い、ドレイン電極１４
からソース電極１３へドレイン電流（ＩD ）が流れる。
したがって、ゲートポリシリコン電極９に印加する正電
圧（ゲート電圧（ＶG ））を大きくすることにより、ド
レイン電流（ＩD ）を増加させることができる。
されると、ゲート酸化膜１０直下のｐウェル３表面にチ
ャネルが形成され、電子がｎ+ 型ソース領域６からチャ
ネルを通ってｎ型ドリフト領域２６へ流れ、ｎ+ 型ドレ
イン領域８に到達する。これに伴い、ドレイン電極１４
からソース電極１３へドレイン電流（ＩD ）が流れる。
したがって、ゲートポリシリコン電極９に印加する正電
圧（ゲート電圧（ＶG ））を大きくすることにより、ド
レイン電流（ＩD ）を増加させることができる。
【００１１】しかしながら、上記のようなＬＯＤ型ＬＤ
ＭＯＳトランジスタは、高耐圧化のためｎ型ドリフト領
域２６が低不純物濃度となっており、ｎ型ドリフト領域
２６の抵抗成分が大きい。特に、ゲート電圧（ＶG ）が
大きいほど接合降伏電圧の降下が顕著になるため、ゲー
ト電圧（ＶG ）を大きくしてもドレイン電流（ＩD ）が
増加しなくなる。すなわち、電流駆動能力が制限される
という現象が起こる。
ＭＯＳトランジスタは、高耐圧化のためｎ型ドリフト領
域２６が低不純物濃度となっており、ｎ型ドリフト領域
２６の抵抗成分が大きい。特に、ゲート電圧（ＶG ）が
大きいほど接合降伏電圧の降下が顕著になるため、ゲー
ト電圧（ＶG ）を大きくしてもドレイン電流（ＩD ）が
増加しなくなる。すなわち、電流駆動能力が制限される
という現象が起こる。
【００１２】上記のような電流駆動能力の問題につい
て、図２２を参照して説明する。図２２は、図２１に示
すような従来構造のＬＯＤ型ＬＤＭＯＳトランジスタの
電圧電流特性（静特性）を表したグラフであり、ソース
・ドレイン間電圧（ＶDS）−ドレイン電流（ＩD ）特性
を、ゲート電圧（ＶG ）をパラメータにプロットしてあ
る。図２２は、ゲート電極が素子分離層上を被覆する長
さが１．４μｍの場合の例である。図２２に示すよう
に、ゲート電圧（ＶG ）が１０Ｖ以上になると、ゲート
電圧（ＶG ）を大きくしても、ドレイン電流（ＩD ）の
変化量（増加量）が小さくなる。このように、図２２の
例では、ゲート電圧（ＶG ）が１０Ｖを超えると電流駆
動能力の限界がみられる。
て、図２２を参照して説明する。図２２は、図２１に示
すような従来構造のＬＯＤ型ＬＤＭＯＳトランジスタの
電圧電流特性（静特性）を表したグラフであり、ソース
・ドレイン間電圧（ＶDS）−ドレイン電流（ＩD ）特性
を、ゲート電圧（ＶG ）をパラメータにプロットしてあ
る。図２２は、ゲート電極が素子分離層上を被覆する長
さが１．４μｍの場合の例である。図２２に示すよう
に、ゲート電圧（ＶG ）が１０Ｖ以上になると、ゲート
電圧（ＶG ）を大きくしても、ドレイン電流（ＩD ）の
変化量（増加量）が小さくなる。このように、図２２の
例では、ゲート電圧（ＶG ）が１０Ｖを超えると電流駆
動能力の限界がみられる。
【００１３】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ＬＯＣＯＳオフセット
ドレインを有する高耐圧トランジスタにおいて、ドレイ
ン領域近傍のドリフト領域面におけるキャリア蓄積層の
形成を促進させることによりドリフト領域抵抗が低減さ
れ、電流駆動能力が改善された、高耐圧と高速性が両立
する高耐圧半導体装置およびその製造方法を提供するこ
とを目的とする。
のであり、したがって本発明は、ＬＯＣＯＳオフセット
ドレインを有する高耐圧トランジスタにおいて、ドレイ
ン領域近傍のドリフト領域面におけるキャリア蓄積層の
形成を促進させることによりドリフト領域抵抗が低減さ
れ、電流駆動能力が改善された、高耐圧と高速性が両立
する高耐圧半導体装置およびその製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め本発明の半導体装置は、第１導電型半導体基板と、該
第１導電型半導体基板上に形成された第２導電型半導体
層と、該第２導電型半導体層上に形成された絶縁膜と、
前記第２導電型半導体層の表面領域に形成された第１導
電型不純物拡散層と、該第１導電型不純物拡散層の表面
領域に形成された第２導電型ソース領域と、前記第２導
電型半導体層の表面領域に、前記第１導電型不純物拡散
層と所定の間隔をあけて形成された第２導電型ドレイン
領域と、前記第２導電型ソース領域と前記第２導電型ド
レイン領域との間の前記第２導電型半導体層の表面領域
に形成された、絶縁物からなる素子分離層と、前記第２
導電型ソース領域、前記第１導電型不純物拡散層および
前記第２導電型半導体層の上部に前記素子分離層を介し
て形成された、導電体からなるゲート電極とを少なくと
も有する半導体装置において、前記ゲート電極は、前記
第２導電型半導体層を、前記第１導電型不純物拡散層と
前記第２導電型半導体層との接合面から、少なくとも２
μｍ離れた領域まで被覆するように形成されていること
を特徴とする。
め本発明の半導体装置は、第１導電型半導体基板と、該
第１導電型半導体基板上に形成された第２導電型半導体
層と、該第２導電型半導体層上に形成された絶縁膜と、
前記第２導電型半導体層の表面領域に形成された第１導
電型不純物拡散層と、該第１導電型不純物拡散層の表面
領域に形成された第２導電型ソース領域と、前記第２導
電型半導体層の表面領域に、前記第１導電型不純物拡散
層と所定の間隔をあけて形成された第２導電型ドレイン
領域と、前記第２導電型ソース領域と前記第２導電型ド
レイン領域との間の前記第２導電型半導体層の表面領域
に形成された、絶縁物からなる素子分離層と、前記第２
導電型ソース領域、前記第１導電型不純物拡散層および
前記第２導電型半導体層の上部に前記素子分離層を介し
て形成された、導電体からなるゲート電極とを少なくと
も有する半導体装置において、前記ゲート電極は、前記
第２導電型半導体層を、前記第１導電型不純物拡散層と
前記第２導電型半導体層との接合面から、少なくとも２
μｍ離れた領域まで被覆するように形成されていること
を特徴とする。
【００１５】本発明の半導体装置は、好適には、前記ゲ
ート電極の前記ドレイン領域側の端部と、前記第２導電
型ドレイン領域との距離は、４μｍ以内であることを特
徴とする。また、本発明の半導体装置は、好適には、前
記第２導電型半導体層の表面領域に、前記第１導電型不
純物拡散層と接合面を介して形成された第２導電型不純
物拡散層を有し、前記第２導電型ドレイン領域は、前記
第２導電型不純物拡散層の表面領域に、前記第１導電型
不純物拡散層と所定の間隔をあけて形成され、前記ゲー
ト電極は、前記第２導電型不純物拡散層を、前記第１導
電型不純物拡散層と前記第２導電型不純物拡散層との接
合面から、少なくとも２μｍ離れた領域まで被覆するよ
うに形成されていることを特徴とする。
ート電極の前記ドレイン領域側の端部と、前記第２導電
型ドレイン領域との距離は、４μｍ以内であることを特
徴とする。また、本発明の半導体装置は、好適には、前
記第２導電型半導体層の表面領域に、前記第１導電型不
純物拡散層と接合面を介して形成された第２導電型不純
物拡散層を有し、前記第２導電型ドレイン領域は、前記
第２導電型不純物拡散層の表面領域に、前記第１導電型
不純物拡散層と所定の間隔をあけて形成され、前記ゲー
ト電極は、前記第２導電型不純物拡散層を、前記第１導
電型不純物拡散層と前記第２導電型不純物拡散層との接
合面から、少なくとも２μｍ離れた領域まで被覆するよ
うに形成されていることを特徴とする。
【００１６】本発明の半導体装置は、好適には、前記ゲ
ート電極を構成する前記導電体は、ポリシリコンである
ことを特徴とする。また、本発明の半導体装置は、好適
には、前記第１導電型はｐ型であることを特徴とする。
本発明の半導体装置は、好適には、前記第２導電型半導
体層は、エピタキシャル層であることを特徴とする。本
発明の半導体装置は、好適には、前記絶縁膜は、酸化シ
リコン膜であることを特徴とする。本発明の半導体装置
は、さらに好適には、前記第１導電型不純物拡散層に拡
散されている不純物は、ホウ素であることを特徴とす
る。本発明の半導体装置は、さらに好適には、前記第２
導電型不純物拡散層に拡散されている不純物は、リンで
あることを特徴とする。
ート電極を構成する前記導電体は、ポリシリコンである
ことを特徴とする。また、本発明の半導体装置は、好適
には、前記第１導電型はｐ型であることを特徴とする。
本発明の半導体装置は、好適には、前記第２導電型半導
体層は、エピタキシャル層であることを特徴とする。本
発明の半導体装置は、好適には、前記絶縁膜は、酸化シ
リコン膜であることを特徴とする。本発明の半導体装置
は、さらに好適には、前記第１導電型不純物拡散層に拡
散されている不純物は、ホウ素であることを特徴とす
る。本発明の半導体装置は、さらに好適には、前記第２
導電型不純物拡散層に拡散されている不純物は、リンで
あることを特徴とする。
【００１７】本発明の半導体装置によれば、ゲート電極
は、第２導電型半導体層（好適には第２導電型不純物拡
散層）上部を、前記第１導電型不純物拡散層と前記第２
導電型不純物拡散層との接合面から、少なくとも２μｍ
離れた領域まで被覆するように形成される。上記の被覆
部分が２μｍに満たない場合、ドリフト領域の抵抗（オ
ン抵抗）は著しく増大する。被覆部分を２μｍ以上確保
することにより、ゲート電極直下のドリフト領域表面に
キャリア蓄積層を積極的に形成し、ドリフト領域の抵抗
を低減させることができる。
は、第２導電型半導体層（好適には第２導電型不純物拡
散層）上部を、前記第１導電型不純物拡散層と前記第２
導電型不純物拡散層との接合面から、少なくとも２μｍ
離れた領域まで被覆するように形成される。上記の被覆
部分が２μｍに満たない場合、ドリフト領域の抵抗（オ
ン抵抗）は著しく増大する。被覆部分を２μｍ以上確保
することにより、ゲート電極直下のドリフト領域表面に
キャリア蓄積層を積極的に形成し、ドリフト領域の抵抗
を低減させることができる。
【００１８】また、本発明の半導体装置において、ゲー
ト長が長い場合には、上記の被覆部分を２μｍ以上確保
し、さらに、ゲート電極端部と第２導電型ドレイン領域
との距離を４μｍ以内とすることにより、ゲート電極直
下のドリフト領域表面にキャリア蓄積層を積極的に形成
し、ドリフト領域の抵抗を低減させることができる。こ
れにより、高耐圧トランジスタ（ＬＯＤ型ＬＤＭＯＳト
ランジスタ）において、高い接合降伏電圧（ＢＶds）を
維持したまま電流駆動能力を改善することができ、高耐
圧化と高速動作とを両立させることが可能となる。
ト長が長い場合には、上記の被覆部分を２μｍ以上確保
し、さらに、ゲート電極端部と第２導電型ドレイン領域
との距離を４μｍ以内とすることにより、ゲート電極直
下のドリフト領域表面にキャリア蓄積層を積極的に形成
し、ドリフト領域の抵抗を低減させることができる。こ
れにより、高耐圧トランジスタ（ＬＯＤ型ＬＤＭＯＳト
ランジスタ）において、高い接合降伏電圧（ＢＶds）を
維持したまま電流駆動能力を改善することができ、高耐
圧化と高速動作とを両立させることが可能となる。
【００１９】上記の目的を達成するため本発明の半導体
装置の製造方法は、第１導電型半導体基板上に、第２導
電型半導体層を形成する工程と、該第２導電型半導体層
の表層に第１導電型不純物を拡散させ、第１導電型不純
物拡散層を形成する工程と、前記第２導電型半導体層の
表層に、前記第１導電型不純物拡散層と接合するように
第２導電型不純物を拡散させ、第２導電型不純物拡散層
を形成する工程と、前記第２導電型半導体層上に絶縁膜
を形成する工程と、前記第１導電型不純物拡散層と前記
第２導電型不純物拡散層との接合面上部に、絶縁物から
なる素子分離層を形成する工程と、前記第１導電型不純
物拡散層の一部を被覆し、前記第２導電型不純物拡散層
の一部を前記素子分離層を介して被覆する導電体層を形
成する工程と、前記導電体層にパターニングを行い、前
記第２導電型不純物拡散層を、前記接合面から少なくと
も２μｍ離れた領域まで被覆するゲート電極を形成する
工程と、前記第１導電型不純物拡散層表層に不純物を拡
散させ、第２導電型ソース領域を形成する工程と、前記
第２導電型不純物拡散層表層に、該第２導電型不純物拡
散層に比較して高濃度の不純物を拡散させ、第２導電型
ドレイン領域を形成する工程と、全面に層間絶縁膜を形
成し、該層間絶縁膜の前記ソース領域、前記ドレイン領
域に開口を設ける工程と、前記開口部分を含む全面に配
線金属層を堆積して所定のパターニングを行い、絶縁ゲ
ート型電界効果トランジスタを形成する工程とを有する
ことを特徴とする。
装置の製造方法は、第１導電型半導体基板上に、第２導
電型半導体層を形成する工程と、該第２導電型半導体層
の表層に第１導電型不純物を拡散させ、第１導電型不純
物拡散層を形成する工程と、前記第２導電型半導体層の
表層に、前記第１導電型不純物拡散層と接合するように
第２導電型不純物を拡散させ、第２導電型不純物拡散層
を形成する工程と、前記第２導電型半導体層上に絶縁膜
を形成する工程と、前記第１導電型不純物拡散層と前記
第２導電型不純物拡散層との接合面上部に、絶縁物から
なる素子分離層を形成する工程と、前記第１導電型不純
物拡散層の一部を被覆し、前記第２導電型不純物拡散層
の一部を前記素子分離層を介して被覆する導電体層を形
成する工程と、前記導電体層にパターニングを行い、前
記第２導電型不純物拡散層を、前記接合面から少なくと
も２μｍ離れた領域まで被覆するゲート電極を形成する
工程と、前記第１導電型不純物拡散層表層に不純物を拡
散させ、第２導電型ソース領域を形成する工程と、前記
第２導電型不純物拡散層表層に、該第２導電型不純物拡
散層に比較して高濃度の不純物を拡散させ、第２導電型
ドレイン領域を形成する工程と、全面に層間絶縁膜を形
成し、該層間絶縁膜の前記ソース領域、前記ドレイン領
域に開口を設ける工程と、前記開口部分を含む全面に配
線金属層を堆積して所定のパターニングを行い、絶縁ゲ
ート型電界効果トランジスタを形成する工程とを有する
ことを特徴とする。
【００２０】本発明の半導体装置の製造方法は、好適に
は、前記導電体層はポリシリコンからなることを特徴と
する。また、本発明の半導体装置の製造方法は、好適に
は、前記第１導電型はｐ型であることを特徴とする。本
発明の半導体装置の製造方法は、好適には、前記第２導
電型半導体層は、エピタキシャル成長により形成させる
ことを特徴とする。本発明の半導体装置の製造方法は、
好適には、前記絶縁膜は酸化シリコン膜であることを特
徴とする。本発明の半導体装置の製造方法は、さらに好
適には、前記第１導電型不純物拡散層に拡散させる不純
物は、ホウ素であることを特徴とする。本発明の半導体
装置の製造方法は、さらに好適には、前記第２導電型不
純物拡散層に拡散させる不純物は、リンであることを特
徴とする。
は、前記導電体層はポリシリコンからなることを特徴と
する。また、本発明の半導体装置の製造方法は、好適に
は、前記第１導電型はｐ型であることを特徴とする。本
発明の半導体装置の製造方法は、好適には、前記第２導
電型半導体層は、エピタキシャル成長により形成させる
ことを特徴とする。本発明の半導体装置の製造方法は、
好適には、前記絶縁膜は酸化シリコン膜であることを特
徴とする。本発明の半導体装置の製造方法は、さらに好
適には、前記第１導電型不純物拡散層に拡散させる不純
物は、ホウ素であることを特徴とする。本発明の半導体
装置の製造方法は、さらに好適には、前記第２導電型不
純物拡散層に拡散させる不純物は、リンであることを特
徴とする。
【００２１】上記の本発明の半導体装置の製造方法によ
れば、例えばポリシリコンからなる導電体層にパターニ
ングを行い、ゲート電極を形成する工程において、ゲー
ト電極が第２導電型半導体層（好適には第２導電型不純
物拡散層）を、接合面から少なくとも２μｍ離れた領域
まで被覆するようにパターニングを行う。これにより、
ゲート電極直下のドリフト領域表面にキャリア蓄積層が
積極的に形成される、ドリフト領域の抵抗が低減された
半導体装置を製造することができる。
れば、例えばポリシリコンからなる導電体層にパターニ
ングを行い、ゲート電極を形成する工程において、ゲー
ト電極が第２導電型半導体層（好適には第２導電型不純
物拡散層）を、接合面から少なくとも２μｍ離れた領域
まで被覆するようにパターニングを行う。これにより、
ゲート電極直下のドリフト領域表面にキャリア蓄積層が
積極的に形成される、ドリフト領域の抵抗が低減された
半導体装置を製造することができる。
【００２２】また、本発明の半導体装置の製造方法を、
従来の高耐圧トランジスタ（ＬＯＤ型ＬＤＭＯＳトラン
ジスタ）の製造方法と比較すると、ゲート電極のパター
ンのみ異なるため、従来の製造方法に新たな装置や製造
工程を追加することなく、実施することができる。した
がって、本発明の半導体装置の製造方法は、実施が容易
であるという利点も有する。
従来の高耐圧トランジスタ（ＬＯＤ型ＬＤＭＯＳトラン
ジスタ）の製造方法と比較すると、ゲート電極のパター
ンのみ異なるため、従来の製造方法に新たな装置や製造
工程を追加することなく、実施することができる。した
がって、本発明の半導体装置の製造方法は、実施が容易
であるという利点も有する。
【００２３】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１は本実施形態の半導体装置の断面図
である。図１の半導体装置はＬＯＤ（ＬＯＣＯＳ ｏｆ
ｆｓｅｔ ｄｒａｉｎ）型ＬＤ（Ｌａｔｅｒａｌ ｄｏ
ｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタであ
り、ｐ型基板１の上層にｎ型エピタキシャル層２が形成
されている。ｎ型エピタキシャル層２の表面にはｐウェ
ル３およびｎウェル４が形成され、ｐウェル３とｎウェ
ル４の接合面からｎウェル４上部に、素子分離層（ＬＯ
ＣＯＳ）５が形成されている。
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１は本実施形態の半導体装置の断面図
である。図１の半導体装置はＬＯＤ（ＬＯＣＯＳ ｏｆ
ｆｓｅｔ ｄｒａｉｎ）型ＬＤ（Ｌａｔｅｒａｌ ｄｏ
ｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタであ
り、ｐ型基板１の上層にｎ型エピタキシャル層２が形成
されている。ｎ型エピタキシャル層２の表面にはｐウェ
ル３およびｎウェル４が形成され、ｐウェル３とｎウェ
ル４の接合面からｎウェル４上部に、素子分離層（ＬＯ
ＣＯＳ）５が形成されている。
【００２４】ｐウェル３の表層にはｎ+ 型ソース領域６
およびｐ+ 型ｐウェル電位取り出し領域（バックゲート
取り出し領域）７が形成されている。ｎウェル４の表層
にはｎ+ 型ドレイン領域８が形成されており、ｎ+ 型ソ
ース領域６とｎ+ 型ドレイン領域８は、素子分離層５に
より隔てられている。ポリシリコンからなるゲート電極
９は、ｎ+ 型ソース領域６とｎ+ 型ドレイン領域８との
間の、ゲート酸化膜１０および素子分離層５の上部に形
成されている。ｎ+ 型ソース領域６およびｎ+ 型ドレイ
ン領域８の上部には、層間絶縁膜１１にコンタクトホー
ル１２が設けられ、ソース電極１３およびドレイン電極
１４がそれぞれ形成されている。
およびｐ+ 型ｐウェル電位取り出し領域（バックゲート
取り出し領域）７が形成されている。ｎウェル４の表層
にはｎ+ 型ドレイン領域８が形成されており、ｎ+ 型ソ
ース領域６とｎ+ 型ドレイン領域８は、素子分離層５に
より隔てられている。ポリシリコンからなるゲート電極
９は、ｎ+ 型ソース領域６とｎ+ 型ドレイン領域８との
間の、ゲート酸化膜１０および素子分離層５の上部に形
成されている。ｎ+ 型ソース領域６およびｎ+ 型ドレイ
ン領域８の上部には、層間絶縁膜１１にコンタクトホー
ル１２が設けられ、ソース電極１３およびドレイン電極
１４がそれぞれ形成されている。
【００２５】上記の本実施形態の半導体装置において、
図１に示すように、ｐウェル３とｎウェル４の接合面の
位置をＸとする。また、ゲート電極９のｎ+ 型ドレイン
領域８近傍にある端部の位置をＹとし、ｎ+ 型ドレイン
領域８のゲート電極９近傍にある端部の位置をＺとす
る。Ｘ−Ｙ間の距離、すなわち、接合面とゲートポリシ
リコン電極９端部との距離をａで表し、Ｙ−Ｚ間の距
離、すなわち、ｎ+ 型ドレイン領域８とゲートポリシリ
コン電極９との距離をｂで表すと、本実施形態の半導体
装置においてはａが２μｍ以上となっている。また、ゲ
ート長が長い場合には、ｂが４μｍ以内となるようにゲ
ート電極９を形成し、ゲート電極９が第２導電型不純物
拡散層（ｎウェル４）を被覆する部分を、十分に確保す
ることが好ましい。
図１に示すように、ｐウェル３とｎウェル４の接合面の
位置をＸとする。また、ゲート電極９のｎ+ 型ドレイン
領域８近傍にある端部の位置をＹとし、ｎ+ 型ドレイン
領域８のゲート電極９近傍にある端部の位置をＺとす
る。Ｘ−Ｙ間の距離、すなわち、接合面とゲートポリシ
リコン電極９端部との距離をａで表し、Ｙ−Ｚ間の距
離、すなわち、ｎ+ 型ドレイン領域８とゲートポリシリ
コン電極９との距離をｂで表すと、本実施形態の半導体
装置においてはａが２μｍ以上となっている。また、ゲ
ート長が長い場合には、ｂが４μｍ以内となるようにゲ
ート電極９を形成し、ゲート電極９が第２導電型不純物
拡散層（ｎウェル４）を被覆する部分を、十分に確保す
ることが好ましい。
【００２６】図２に、上記のような本実施形態の半導体
装置の電圧電流特性（静特性）を示す。図２は、ドレイ
ン電圧（ＶDS）−ドレイン電流（ＩD ）特性を、ゲート
電圧（ＶG ）をパラメータにプロットしたグラフであ
る。図２は、ゲート電極がｎウェルを被覆する部分
（ａ）が５μｍの場合の例である。
装置の電圧電流特性（静特性）を示す。図２は、ドレイ
ン電圧（ＶDS）−ドレイン電流（ＩD ）特性を、ゲート
電圧（ＶG ）をパラメータにプロットしたグラフであ
る。図２は、ゲート電極がｎウェルを被覆する部分
（ａ）が５μｍの場合の例である。
【００２７】図２２に示す従来構造の場合、ゲート電圧
（ＶG ）が１０Ｖを超えると、ゲート電圧（ＶG ）を大
きくしてもドレイン電流（ＩD ）の変化量（増加量）が
小さくなり、電流駆動能力の限界がみられるが、図２に
示す本発明の半導体装置の場合には、少なくともゲート
電圧（ＶG ）が２０Ｖ以下の範囲で、ゲート電圧
（ＶG ）にほぼ比例してドレイン電流（ＩD ）が増加す
る。本実施形態の半導体装置は、ドリフト領域表面に蓄
積層を積極的に形成することにより、ドリフト領域の抵
抗が低減されており、従来構造の半導体装置に比較して
電流駆動能力の低下が起きにくい。
（ＶG ）が１０Ｖを超えると、ゲート電圧（ＶG ）を大
きくしてもドレイン電流（ＩD ）の変化量（増加量）が
小さくなり、電流駆動能力の限界がみられるが、図２に
示す本発明の半導体装置の場合には、少なくともゲート
電圧（ＶG ）が２０Ｖ以下の範囲で、ゲート電圧
（ＶG ）にほぼ比例してドレイン電流（ＩD ）が増加す
る。本実施形態の半導体装置は、ドリフト領域表面に蓄
積層を積極的に形成することにより、ドリフト領域の抵
抗が低減されており、従来構造の半導体装置に比較して
電流駆動能力の低下が起きにくい。
【００２８】また、図２に示す本発明の半導体装置の場
合と、図２２に示す従来構造の半導体装置の場合とを比
較すると、同一のドレイン電圧（ＶDS）に対し、図２に
示す本発明の場合の方が、より大きいドレイン電流（Ｉ
D ）が得られることがわかる。このように、本実施形態
の半導体装置においては、接合降伏電圧（ＢＶds）の向
上も実現されている。
合と、図２２に示す従来構造の半導体装置の場合とを比
較すると、同一のドレイン電圧（ＶDS）に対し、図２に
示す本発明の場合の方が、より大きいドレイン電流（Ｉ
D ）が得られることがわかる。このように、本実施形態
の半導体装置においては、接合降伏電圧（ＢＶds）の向
上も実現されている。
【００２９】さらに、図２に示す本発明の半導体装置の
場合と、図２２に示す従来構造の半導体装置の場合の波
形を比較すると、図２に示す本発明の半導体装置の場
合、ドレイン電圧（ＶDS）が増加して、ある一定の値
（ピンチオフ点）を超えると、ドレイン電流（ＩD ）は
飽和し、ほぼ一定値となる。それに対し、図２２に示す
従来構造の半導体装置の場合には、ドレイン電圧
（ＶDS）の増加とともにドレイン電流（ＩD ）も漸増す
る。これは、ドレイン電圧（ＶDS）の増加により、ドレ
イン近傍の空乏層幅が増加して、実効的なチャネル長が
わずかに減少することに起因している。図２に示す本発
明の半導体装置の場合、ドレイン電圧（ＶDS）が大きい
領域において、ドレイン電流（ＩD ）の漸増が抑制され
ており、高耐圧トランジスタとして、より理想的な波形
が得られている。
場合と、図２２に示す従来構造の半導体装置の場合の波
形を比較すると、図２に示す本発明の半導体装置の場
合、ドレイン電圧（ＶDS）が増加して、ある一定の値
（ピンチオフ点）を超えると、ドレイン電流（ＩD ）は
飽和し、ほぼ一定値となる。それに対し、図２２に示す
従来構造の半導体装置の場合には、ドレイン電圧
（ＶDS）の増加とともにドレイン電流（ＩD ）も漸増す
る。これは、ドレイン電圧（ＶDS）の増加により、ドレ
イン近傍の空乏層幅が増加して、実効的なチャネル長が
わずかに減少することに起因している。図２に示す本発
明の半導体装置の場合、ドレイン電圧（ＶDS）が大きい
領域において、ドレイン電流（ＩD ）の漸増が抑制され
ており、高耐圧トランジスタとして、より理想的な波形
が得られている。
【００３０】図３に、図１の半導体装置のｎウェル４上
部のゲート電極の長さ（ａ）、あるいは、ｎ+ 型ドレイ
ン領域８とゲート電極９の距離（ｂ）を変化させた場合
の、オン抵抗（Ｒon；トランジスタが動作状態にあると
きのソース・ドレイン間の抵抗）の変化について示す。
図３から、ａが小さい程、あるいはｂが大きい程、オン
抵抗（Ｒon）は大きくなることがわかる。特に、ａが２
μｍ以下の場合、あるいはｂが４μｍ以上の場合には、
オン抵抗（Ｒon）は指数関数的に増大する。
部のゲート電極の長さ（ａ）、あるいは、ｎ+ 型ドレイ
ン領域８とゲート電極９の距離（ｂ）を変化させた場合
の、オン抵抗（Ｒon；トランジスタが動作状態にあると
きのソース・ドレイン間の抵抗）の変化について示す。
図３から、ａが小さい程、あるいはｂが大きい程、オン
抵抗（Ｒon）は大きくなることがわかる。特に、ａが２
μｍ以下の場合、あるいはｂが４μｍ以上の場合には、
オン抵抗（Ｒon）は指数関数的に増大する。
【００３１】ｎウェル４の表面において、ゲートポリシ
リコン電極９の直下には、積極的に蓄積層が形成されて
ドリフト領域の抵抗が低減されるが、ゲートポリシリコ
ン電極９により被覆されない部分では、蓄積層が形成さ
れず高抵抗ドリフト領域となる。したがって、ａが２μ
ｍ以下の場合、あるいはｂが４μｍ以上の場合には、高
抵抗ドリフト領域の比率が高くなり、ドレイン電流（Ｉ
D ）の低下が顕著になる。本実施形態の半導体装置にお
いては、ａを２μｍ以上（例えば、図２の場合は５μ
ｍ）、あるいはｂを４μｍ以内とすることにより、ドリ
フト領域の抵抗が著しく低減されている。
リコン電極９の直下には、積極的に蓄積層が形成されて
ドリフト領域の抵抗が低減されるが、ゲートポリシリコ
ン電極９により被覆されない部分では、蓄積層が形成さ
れず高抵抗ドリフト領域となる。したがって、ａが２μ
ｍ以下の場合、あるいはｂが４μｍ以上の場合には、高
抵抗ドリフト領域の比率が高くなり、ドレイン電流（Ｉ
D ）の低下が顕著になる。本実施形態の半導体装置にお
いては、ａを２μｍ以上（例えば、図２の場合は５μ
ｍ）、あるいはｂを４μｍ以内とすることにより、ドリ
フト領域の抵抗が著しく低減されている。
【００３２】（実施形態２）次に、上記の本実施形態の
半導体装置の製造方法について、図１および図４〜図２
０を参照して説明する。まず、図４に示すように、ｐ型
基板１上に抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキ
シャル層２を形成する。ｎ型エピタキシャル層２の膜厚
は、要求される耐圧に合わせて、一般的に１００Ｖ当た
り１０μｍ程度を目安として決定される。さらに、ｎ型
エピタキシャル層２の表面に９００〜１０００℃程度の
スチーム酸化により、膜厚６０〜１００ｎｍのＳｉＯ2
膜１５を形成する。
半導体装置の製造方法について、図１および図４〜図２
０を参照して説明する。まず、図４に示すように、ｐ型
基板１上に抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキ
シャル層２を形成する。ｎ型エピタキシャル層２の膜厚
は、要求される耐圧に合わせて、一般的に１００Ｖ当た
り１０μｍ程度を目安として決定される。さらに、ｎ型
エピタキシャル層２の表面に９００〜１０００℃程度の
スチーム酸化により、膜厚６０〜１００ｎｍのＳｉＯ2
膜１５を形成する。
【００３３】次に、図５に示すように、公知のフォトリ
ソグラフィ技術により、素子分離拡散層形成領域に開口
を有するフォトレジスト１７を形成する。フォトレジス
ト１７をマスクとしてホウ素（Ｂ）あるいはＡｌを１×
１０14〜１×１０15／ｃｍ2程度、イオン注入する。不
純物が注入された領域は、後述する工程でアニール化を
行うことによりｐ型基板１に接続し、ｐ−ｎ接合分離の
ための素子分離拡散層１６となる。
ソグラフィ技術により、素子分離拡散層形成領域に開口
を有するフォトレジスト１７を形成する。フォトレジス
ト１７をマスクとしてホウ素（Ｂ）あるいはＡｌを１×
１０14〜１×１０15／ｃｍ2程度、イオン注入する。不
純物が注入された領域は、後述する工程でアニール化を
行うことによりｐ型基板１に接続し、ｐ−ｎ接合分離の
ための素子分離拡散層１６となる。
【００３４】次に、図６に示すように、フォトレジスト
１７を除去し、公知のフォトリソグラフィ技術により、
ｐウェル３形成領域に開口を有するフォトレジスト１８
を形成する。フォトレジスト１８をマスクとしてホウ素
（Ｂ）を１×１０13〜１×１０14／ｃｍ2 程度、イオン
注入する。不純物が注入された領域は、後述する工程で
アニール化を行うことによりｐウェル３となる。
１７を除去し、公知のフォトリソグラフィ技術により、
ｐウェル３形成領域に開口を有するフォトレジスト１８
を形成する。フォトレジスト１８をマスクとしてホウ素
（Ｂ）を１×１０13〜１×１０14／ｃｍ2 程度、イオン
注入する。不純物が注入された領域は、後述する工程で
アニール化を行うことによりｐウェル３となる。
【００３５】次に、図７に示すように、フォトレジスト
１８を除去し、公知のフォトリソグラフィ技術により、
ｎウェル４形成領域に開口を有するフォトレジスト１９
を形成する。フォトレジスト１９をマスクとしてリン
（Ｐ）を１×１０13〜１×１０14／ｃｍ2 程度、イオン
注入する。不純物が注入された領域は、後述する工程で
アニール化を行うことによりｎウェル４となる。
１８を除去し、公知のフォトリソグラフィ技術により、
ｎウェル４形成領域に開口を有するフォトレジスト１９
を形成する。フォトレジスト１９をマスクとしてリン
（Ｐ）を１×１０13〜１×１０14／ｃｍ2 程度、イオン
注入する。不純物が注入された領域は、後述する工程で
アニール化を行うことによりｎウェル４となる。
【００３６】図８に示すように、フォトレジスト１９を
除去し、減圧ＣＶＤ法により全面に膜厚８０〜１００ｎ
ｍ程度のＳｉ3 Ｎ4 膜２０を形成する。続いて、１１０
０〜１２００℃程度の熱処理を行ってアニール化を行
い、素子分離拡散層１６、ｐウェル３およびｎウェル４
を形成する。これにより、図９に示すような構造とな
る。
除去し、減圧ＣＶＤ法により全面に膜厚８０〜１００ｎ
ｍ程度のＳｉ3 Ｎ4 膜２０を形成する。続いて、１１０
０〜１２００℃程度の熱処理を行ってアニール化を行
い、素子分離拡散層１６、ｐウェル３およびｎウェル４
を形成する。これにより、図９に示すような構造とな
る。
【００３７】本実施形態の半導体装置において、ｎウェ
ル４はｎ型ドリフト領域として作用する。したがって、
ｎウェル４を形成するかわりに、図２１（Ｂ）に示すよ
うに、チャネル形成領域にｎ型ドリフト領域としての不
純物拡散層を形成することもできる。本実施形態の半導
体装置の製造方法は、例えば、同一基板上にＰＭＯＳ
（ｐチャネル型ＭＯＳ）トランジスタを製造する場合
に、ＰＭＯＳのｎウェルと製造工程を共有化させ、同一
工程でｎウェル４を製造することができる。
ル４はｎ型ドリフト領域として作用する。したがって、
ｎウェル４を形成するかわりに、図２１（Ｂ）に示すよ
うに、チャネル形成領域にｎ型ドリフト領域としての不
純物拡散層を形成することもできる。本実施形態の半導
体装置の製造方法は、例えば、同一基板上にＰＭＯＳ
（ｐチャネル型ＭＯＳ）トランジスタを製造する場合
に、ＰＭＯＳのｎウェルと製造工程を共有化させ、同一
工程でｎウェル４を製造することができる。
【００３８】また、ｎウェル４を形成しない場合には、
高濃度の不純物を含有するｎ+ 型ドレイン領域８と、低
不純物濃度のｎ型エピタキシャル層２との間に、急峻な
濃度勾配が形成される。このため、ｐ型基板１へ空乏層
が拡がりにくくなり、電界集中によるブレークダウンが
起こりやすくなる。本実施形態の半導体装置は、ｎ型エ
ピタキシャル層２の表面に、ｎ型エピタキシャル層２よ
りも高濃度の不純物を含有するｎウェル４を介して、ｎ
+ 型ドレイン領域８を形成する。これにより、ｎ+ 型ド
レイン領域８とｐ型基板１の間の電界が緩和されるた
め、上記のようなブレークダウンが抑制される。
高濃度の不純物を含有するｎ+ 型ドレイン領域８と、低
不純物濃度のｎ型エピタキシャル層２との間に、急峻な
濃度勾配が形成される。このため、ｐ型基板１へ空乏層
が拡がりにくくなり、電界集中によるブレークダウンが
起こりやすくなる。本実施形態の半導体装置は、ｎ型エ
ピタキシャル層２の表面に、ｎ型エピタキシャル層２よ
りも高濃度の不純物を含有するｎウェル４を介して、ｎ
+ 型ドレイン領域８を形成する。これにより、ｎ+ 型ド
レイン領域８とｐ型基板１の間の電界が緩和されるた
め、上記のようなブレークダウンが抑制される。
【００３９】次に、図１０に示すように、アクティブ領
域を形成するため、公知のフォトリソグラフィ技術によ
り、アクティブ領域（ソース／ドレイン領域）上にフォ
トレジスト２１を形成する。フォトレジスト２１をマス
クとして公知のエッチング方法、例えば、リアクティブ
イオンエッチング（ＲＩＥ）によりＳｉ3 Ｎ4 膜２０の
エッチングを行う。これにより、アクティブ領域上のＳ
ｉ3 Ｎ4 膜２０のみ残して、Ｓｉ3 Ｎ4 膜２０が除去さ
れる。
域を形成するため、公知のフォトリソグラフィ技術によ
り、アクティブ領域（ソース／ドレイン領域）上にフォ
トレジスト２１を形成する。フォトレジスト２１をマス
クとして公知のエッチング方法、例えば、リアクティブ
イオンエッチング（ＲＩＥ）によりＳｉ3 Ｎ4 膜２０の
エッチングを行う。これにより、アクティブ領域上のＳ
ｉ3 Ｎ4 膜２０のみ残して、Ｓｉ3 Ｎ4 膜２０が除去さ
れる。
【００４０】図１１に示すように、フォトレジスト２１
を除去してから、９５０〜１０００℃程度のスチーム酸
化を行う。これにより、素子分離領域に膜厚５００〜７
００ｎｍ程度の酸化膜からなる素子分離層（ＬＯＣＯ
Ｓ）５が形成される。続いて、ホットリン酸によりＳｉ
3 Ｎ4 膜２０を除去する。さらに、フッ酸（ＨＦ）系薬
液を用いて、ｎ型エピタキシャル層２表面のＳｉＯ2 膜
１５を除去する。
を除去してから、９５０〜１０００℃程度のスチーム酸
化を行う。これにより、素子分離領域に膜厚５００〜７
００ｎｍ程度の酸化膜からなる素子分離層（ＬＯＣＯ
Ｓ）５が形成される。続いて、ホットリン酸によりＳｉ
3 Ｎ4 膜２０を除去する。さらに、フッ酸（ＨＦ）系薬
液を用いて、ｎ型エピタキシャル層２表面のＳｉＯ2 膜
１５を除去する。
【００４１】次に、図１２に示すように、９５０〜１０
００℃のスチーム酸化を行い、ｎ型エピタキシャル層２
の表面に、膜厚２０〜５０ｎｍのゲート酸化膜１０を形
成する。続いて、図１３に示すように、ＣＶＤ法により
膜厚４００ｎｍ程度のｎ+ 型ポリシリコン層２２を形成
する。その後、図１４に示すように、公知のフォトリソ
グラフィ技術によりゲート形成領域にフォトレジスト
（不図示）を形成し、フォトレジストをマスクとしてｎ
+ 型ポリシリコン層２２およびゲート酸化膜１０のエッ
チングを行うと、ゲートポリシリコン電極９が形成され
る。
００℃のスチーム酸化を行い、ｎ型エピタキシャル層２
の表面に、膜厚２０〜５０ｎｍのゲート酸化膜１０を形
成する。続いて、図１３に示すように、ＣＶＤ法により
膜厚４００ｎｍ程度のｎ+ 型ポリシリコン層２２を形成
する。その後、図１４に示すように、公知のフォトリソ
グラフィ技術によりゲート形成領域にフォトレジスト
（不図示）を形成し、フォトレジストをマスクとしてｎ
+ 型ポリシリコン層２２およびゲート酸化膜１０のエッ
チングを行うと、ゲートポリシリコン電極９が形成され
る。
【００４２】このエッチング工程では、ｐウェル３とｎ
ウェル４の接合面から少なくとも２μｍ離れた領域ま
で、ｎ+ 型ポリシリコン層２２が素子分離層５を被覆す
る形状となるように、ゲート電極９の加工を行う。これ
により、ゲート電極９に正電圧が印加された場合に、ゲ
ート電極９直下のｎウェル４表面に蓄積層が形成され
る。一方、素子分離層５下部のｎウェル４は不純物濃度
が低く、高抵抗となっているが、蓄積層からの横方向拡
散（ｌａｔｅｒａｌ ｄｉｆｆｕｓｉｏｎ）により、抵
抗が低減される。これらの効果により、半導体装置の電
流駆動能力が改善される。
ウェル４の接合面から少なくとも２μｍ離れた領域ま
で、ｎ+ 型ポリシリコン層２２が素子分離層５を被覆す
る形状となるように、ゲート電極９の加工を行う。これ
により、ゲート電極９に正電圧が印加された場合に、ゲ
ート電極９直下のｎウェル４表面に蓄積層が形成され
る。一方、素子分離層５下部のｎウェル４は不純物濃度
が低く、高抵抗となっているが、蓄積層からの横方向拡
散（ｌａｔｅｒａｌ ｄｉｆｆｕｓｉｏｎ）により、抵
抗が低減される。これらの効果により、半導体装置の電
流駆動能力が改善される。
【００４３】次に、図１５に示すように、８００〜９０
０℃程度のスチーム酸化を行い、ｎ型エピタキシャル層
２の表面およびゲート電極９の上部に、膜厚１０〜２０
ｎｍ程度の酸化膜（ＳｉＯ2 膜）２３を形成する。続い
て、図１６に示すように、公知のフォトリソグラフィ技
術により、ｐ+ 型ｐウェル電位取り出し領域（バックゲ
ート領域）７を形成する領域に開口を有するフォトレジ
スト２４を形成する。フォトレジスト２４をマスクとし
て、１×１０15〜１×１０16／ｃｍ2 程度のホウ素
（Ｂ）をイオン注入する。その後、フォトレジスト２４
を除去する。
０℃程度のスチーム酸化を行い、ｎ型エピタキシャル層
２の表面およびゲート電極９の上部に、膜厚１０〜２０
ｎｍ程度の酸化膜（ＳｉＯ2 膜）２３を形成する。続い
て、図１６に示すように、公知のフォトリソグラフィ技
術により、ｐ+ 型ｐウェル電位取り出し領域（バックゲ
ート領域）７を形成する領域に開口を有するフォトレジ
スト２４を形成する。フォトレジスト２４をマスクとし
て、１×１０15〜１×１０16／ｃｍ2 程度のホウ素
（Ｂ）をイオン注入する。その後、フォトレジスト２４
を除去する。
【００４４】次に、図１７に示すように、公知のフォト
リソグラフィ技術により、ｎ+ 型ソース領域６およびｎ
+ 型ドレイン領域８を形成する領域に開口を有するフォ
トレジスト２５を形成する。フォトレジスト２５をマス
クとして、１×１０15〜１×１０16／ｃｍ2 程度のヒ素
（Ａｓ）をイオン注入する。その後、フォトレジスト２
５を除去する。続いて、図１８に示すように、ＣＶＤ法
により全面に膜厚６００ｎｍ程度のＳｉＯ2 膜（層間絶
縁膜）１１を堆積させる。
リソグラフィ技術により、ｎ+ 型ソース領域６およびｎ
+ 型ドレイン領域８を形成する領域に開口を有するフォ
トレジスト２５を形成する。フォトレジスト２５をマス
クとして、１×１０15〜１×１０16／ｃｍ2 程度のヒ素
（Ａｓ）をイオン注入する。その後、フォトレジスト２
５を除去する。続いて、図１８に示すように、ＣＶＤ法
により全面に膜厚６００ｎｍ程度のＳｉＯ2 膜（層間絶
縁膜）１１を堆積させる。
【００４５】その後、図１９に示すように、８５０〜９
５０℃程度の熱処理を行って不純物を拡散させ、ｎ+ 型
ソース領域６、ｐウェル電位取り出し領域７およびｎ+
型ドレイン領域８を形成する。次に、図２０に示すよう
に、公知のフォトリソグラフィ技術により層間絶縁膜１
１のソース、ゲート、ドレインの各電極形成領域に開口
を有するフォトレジスト（不図示）を形成し、フォトレ
ジストをマスクとして公知のエッチング方法、例えばＲ
ＩＥにより層間絶縁膜１１のエッチングを行ってコンタ
クトホール１２を形成する。
５０℃程度の熱処理を行って不純物を拡散させ、ｎ+ 型
ソース領域６、ｐウェル電位取り出し領域７およびｎ+
型ドレイン領域８を形成する。次に、図２０に示すよう
に、公知のフォトリソグラフィ技術により層間絶縁膜１
１のソース、ゲート、ドレインの各電極形成領域に開口
を有するフォトレジスト（不図示）を形成し、フォトレ
ジストをマスクとして公知のエッチング方法、例えばＲ
ＩＥにより層間絶縁膜１１のエッチングを行ってコンタ
クトホール１２を形成する。
【００４６】フォトレジストを除去後、層間絶縁膜１１
に形成された各コンタクトホール１２に、ＡｌまたはＴ
ｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ等、バリアメタル層を
含む配線金属層を蒸着させる。その後、公知のフォトリ
ソグラフィ技術およびＲＩＥにより、配線金属層のパタ
ーニングを行って、図１に示すように、ソース電極１３
およびドレイン電極１４を形成する。これにより、図１
に示す構造の本実施形態の半導体装置が得られる。
に形成された各コンタクトホール１２に、ＡｌまたはＴ
ｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ等、バリアメタル層を
含む配線金属層を蒸着させる。その後、公知のフォトリ
ソグラフィ技術およびＲＩＥにより、配線金属層のパタ
ーニングを行って、図１に示すように、ソース電極１３
およびドレイン電極１４を形成する。これにより、図１
に示す構造の本実施形態の半導体装置が得られる。
【００４７】上記の本発明の実施形態の半導体装置の製
造方法によれば、オフセットドレインを有する高耐圧半
導体装置（ＬＯＤ型ＬＤＭＯＳトランジスタ）のゲート
電極９を、ｐウェル３とｎウェル４の接合面から少なく
とも２μｍ離れた位置までｎウェル４を被覆するように
形成する。これにより、ゲート電極９直下のドリフト領
域表面に蓄積層が積極的に形成され、ドリフト領域の抵
抗が低減された高耐圧トランジスタを製造することが可
能となる。また、本発明の半導体装置の製造方法は、従
来の高耐圧トランジスタの製造方法に新たな装置や製造
工程を追加する必要がなく、ゲート電極のパターニング
（レジストパターン）のみ変更すればよいため、容易に
実施することが可能である。
造方法によれば、オフセットドレインを有する高耐圧半
導体装置（ＬＯＤ型ＬＤＭＯＳトランジスタ）のゲート
電極９を、ｐウェル３とｎウェル４の接合面から少なく
とも２μｍ離れた位置までｎウェル４を被覆するように
形成する。これにより、ゲート電極９直下のドリフト領
域表面に蓄積層が積極的に形成され、ドリフト領域の抵
抗が低減された高耐圧トランジスタを製造することが可
能となる。また、本発明の半導体装置の製造方法は、従
来の高耐圧トランジスタの製造方法に新たな装置や製造
工程を追加する必要がなく、ゲート電極のパターニング
（レジストパターン）のみ変更すればよいため、容易に
実施することが可能である。
【００４８】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、ｐ型基
板１の表面領域に、ｐ型素子分離拡散層１６と接続す
る、ｐ型不純物が拡散されたｐ型埋め込み層を形成し
て、素子間のｐ−ｎ接合分離を行うこともできる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
は、上記の実施の形態に限定されない。例えば、ｐ型基
板１の表面領域に、ｐ型素子分離拡散層１６と接続す
る、ｐ型不純物が拡散されたｐ型埋め込み層を形成し
て、素子間のｐ−ｎ接合分離を行うこともできる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
【００４９】
【発明の効果】本発明の半導体装置によれば、ドレイン
領域近傍のゲート電極直下に蓄積層が積極的に形成さ
れ、ドリフト領域の抵抗（オン抵抗）が低減される。こ
れにより、半導体装置の電流駆動能力が改善され、高耐
圧と高速動作の両立が可能となる。また、本発明の半導
体装置の製造方法によれば、従来の高耐圧トランジスタ
の製造方法に新たな装置や製造工程を追加せずに、高耐
圧・高速動作が実現された高耐圧トランジスタを製造す
ることが可能となる。
領域近傍のゲート電極直下に蓄積層が積極的に形成さ
れ、ドリフト領域の抵抗（オン抵抗）が低減される。こ
れにより、半導体装置の電流駆動能力が改善され、高耐
圧と高速動作の両立が可能となる。また、本発明の半導
体装置の製造方法によれば、従来の高耐圧トランジスタ
の製造方法に新たな装置や製造工程を追加せずに、高耐
圧・高速動作が実現された高耐圧トランジスタを製造す
ることが可能となる。
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の静特性を表すグラフであ
る。
る。
【図３】本発明の半導体装置のゲート電極構造とオン抵
抗の相関を表すグラフである。
抗の相関を表すグラフである。
【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図５】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図７】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図８】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図９】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図１０】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１１】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１２】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１３】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１４】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１５】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１６】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１７】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１８】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図１９】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図２０】本発明の半導体装置の製造方法の製造工程を
示す断面図である。
示す断面図である。
【図２１】（ａ）および（ｂ）は従来の半導体装置の断
面図である。
面図である。
【図２２】従来の半導体装置の静特性を表すグラフであ
る。
る。
１…ｐ型基板、２…ｎ型エピタキシャル層、３…ｐウェ
ル、４…ｎウェル、５…素子分離層（ＬＯＣＯＳ）、６
…ｎ+ 型ソース領域、７…ｐ+ 型ｐウェル電位取り出し
領域（バックゲート領域）、８…ｎ+ 型ドレイン領域、
９…ゲート電極（ゲートポリシリコン電極）、１０…ゲ
ート酸化膜（ＳｉＯ2 膜）、１１…層間絶縁膜、１２…
コンタクトホール、１３…ソース電極、１４…ドレイン
電極、１５、２３…酸化膜（ＳｉＯ2 膜）、１６…素子
分離拡散層、１７、１８、１９、２１、２４、２５…フ
ォトレジスト、２０…窒化膜（Ｓｉ3 Ｎ4 膜）、２２…
ｎ+ 型ポリシリコン層、２６…ｎ型ドリフト領域、２
６’…ｎ型ドリフト領域不純物拡散層。
ル、４…ｎウェル、５…素子分離層（ＬＯＣＯＳ）、６
…ｎ+ 型ソース領域、７…ｐ+ 型ｐウェル電位取り出し
領域（バックゲート領域）、８…ｎ+ 型ドレイン領域、
９…ゲート電極（ゲートポリシリコン電極）、１０…ゲ
ート酸化膜（ＳｉＯ2 膜）、１１…層間絶縁膜、１２…
コンタクトホール、１３…ソース電極、１４…ドレイン
電極、１５、２３…酸化膜（ＳｉＯ2 膜）、１６…素子
分離拡散層、１７、１８、１９、２１、２４、２５…フ
ォトレジスト、２０…窒化膜（Ｓｉ3 Ｎ4 膜）、２２…
ｎ+ 型ポリシリコン層、２６…ｎ型ドリフト領域、２
６’…ｎ型ドリフト領域不純物拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡 修一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F040 DA00 DA01 DA05 DA22 EB01 EC07 EC19 EF18 EH01 EH02 EH05 EJ02 EJ03 EK00 EK01 EM01 FC05
Claims (16)
- 【請求項１】第１導電型半導体基板と、 該第１導電型半導体基板上に形成された第２導電型半導
体層と、 該第２導電型半導体層上に形成された絶縁膜と、 前記第２導電型半導体層の表面領域に形成された第１導
電型不純物拡散層と、 該第１導電型不純物拡散層の表面領域に形成された第２
導電型ソース領域と、 前記第２導電型半導体層の表面領域に、前記第１導電型
不純物拡散層と所定の間隔をあけて形成された第２導電
型ドレイン領域と、 前記第２導電型ソース領域と前記第２導電型ドレイン領
域との間の前記第２導電型半導体層の表面領域に形成さ
れた、絶縁物からなる素子分離層と、 前記第２導電型ソース領域、前記第１導電型不純物拡散
層および前記第２導電型半導体層の上部に前記素子分離
層を介して形成された、導電体からなるゲート電極とを
少なくとも有する半導体装置において、 前記ゲート電極は、前記第２導電型半導体層を、前記第
１導電型不純物拡散層と前記第２導電型半導体層との接
合面から、少なくとも２μｍ離れた領域まで被覆するよ
うに形成されている半導体装置。 - 【請求項２】前記ゲート電極の前記ドレイン領域側の端
部と、前記第２導電型ドレイン領域との距離は、４μｍ
以内である請求項１記載の半導体装置。 - 【請求項３】前記第２導電型半導体層の表面領域に、前
記第１導電型不純物拡散層と接合面を介して形成された
第２導電型不純物拡散層を有し、 前記第２導電型ドレイン領域は、前記第２導電型不純物
拡散層の表面領域に、前記第１導電型不純物拡散層と所
定の間隔をあけて形成され、 前記ゲート電極は、前記第２導電型不純物拡散層を、前
記第１導電型不純物拡散層と前記第２導電型不純物拡散
層との接合面から、少なくとも２μｍ離れた領域まで被
覆するように形成されている請求項１記載の半導体装
置。 - 【請求項４】前記ゲート電極を構成する前記導電体は、
ポリシリコンである請求項１記載の半導体装置。 - 【請求項５】前記第１導電型は、ｐ型である請求項１記
載の半導体装置。 - 【請求項６】前記第２導電型半導体層は、エピタキシャ
ル層である請求項１記載の半導体装置。 - 【請求項７】前記絶縁膜は、酸化シリコン膜である請求
項１記載の半導体装置。 - 【請求項８】前記第１導電型不純物拡散層に拡散されて
いる不純物は、ホウ素である請求項５記載の半導体装
置。 - 【請求項９】前記第２導電型不純物拡散層に拡散されて
いる不純物は、リンである請求項５記載の半導体装置。 - 【請求項１０】第１導電型半導体基板上に、第２導電型
半導体層を形成する工程と、 該第２導電型半導体層の表層に第１導電型不純物を拡散
させ、第１導電型不純物拡散層を形成する工程と、 前記第２導電型半導体層の表層に、前記第１導電型不純
物拡散層と接合するように第２導電型不純物を拡散さ
せ、第２導電型不純物拡散層を形成する工程と、 前記第２導電型半導体層上に絶縁膜を形成する工程と、 前記第１導電型不純物拡散層と前記第２導電型不純物拡
散層との接合面上部に、絶縁物からなる素子分離層を形
成する工程と、 前記第１導電型不純物拡散層の一部を被覆し、前記第２
導電型不純物拡散層の一部を前記素子分離層を介して被
覆する導電体層を形成する工程と、 前記導電体層にパターニングを行い、前記第２導電型不
純物拡散層を、前記接合面から少なくとも２μｍ離れた
領域まで被覆するゲート電極を形成する工程と、 前記第１導電型不純物拡散層表層に不純物を拡散させ、
第２導電型ソース領域を形成する工程と、 前記第２導電型不純物拡散層表層に、該第２導電型不純
物拡散層に比較して高濃度の不純物を拡散させ、第２導
電型ドレイン領域を形成する工程と、 全面に層間絶縁膜を形成し、該層間絶縁膜の前記ソース
領域、前記ドレイン領域に開口を設ける工程と、 前記開口部分を含む全面に配線金属層を堆積して所定の
パターニングを行い、絶縁ゲート型電界効果トランジス
タを形成する工程とを有する半導体装置の製造方法。 - 【請求項１１】前記導電体層は、ポリシリコンからなる
請求項１０記載の半導体装置の製造方法。 - 【請求項１２】前記第１導電型は、ｐ型である請求項１
０記載の半導体装置の製造方法。 - 【請求項１３】前記第２導電型半導体層は、エピタキシ
ャル成長により形成させる請求項１０記載の半導体装置
の製造方法。 - 【請求項１４】前記絶縁膜は、酸化シリコン膜である請
求項１０記載の半導体装置の製造方法。 - 【請求項１５】前記第１導電型不純物拡散層に拡散させ
る不純物は、ホウ素である請求項１２記載の半導体装置
の製造方法。 - 【請求項１６】前記第２導電型不純物拡散層に拡散させ
る不純物は、リンである請求項１２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23195298A JP4378781B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23195298A JP4378781B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068500A true JP2000068500A (ja) | 2000-03-03 |
| JP4378781B2 JP4378781B2 (ja) | 2009-12-09 |
Family
ID=16931645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23195298A Expired - Lifetime JP4378781B2 (ja) | 1998-08-18 | 1998-08-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4378781B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313948A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| JP2004072829A (ja) * | 2002-08-01 | 2004-03-04 | Renesas Technology Corp | 半導体集積回路および電源回路 |
| KR100596752B1 (ko) * | 2004-11-15 | 2006-07-05 | 매그나칩 반도체 유한회사 | 고전압소자의 형성방법 |
| JP2013187263A (ja) * | 2012-03-06 | 2013-09-19 | Canon Inc | 半導体装置、記録装置及びそれらの製造方法 |
| CN103378137A (zh) * | 2012-04-24 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 带有凹口的栅电极及其形成方法 |
-
1998
- 1998-08-18 JP JP23195298A patent/JP4378781B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313948A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| JP4660004B2 (ja) * | 2001-04-13 | 2011-03-30 | 三洋電機株式会社 | Ｍｏｓ半導体装置の製造方法 |
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| KR100596752B1 (ko) * | 2004-11-15 | 2006-07-05 | 매그나칩 반도체 유한회사 | 고전압소자의 형성방법 |
| JP2013187263A (ja) * | 2012-03-06 | 2013-09-19 | Canon Inc | 半導体装置、記録装置及びそれらの製造方法 |
| US9472648B2 (en) | 2012-03-06 | 2016-10-18 | Canon Kabushiki Kaisha | Semiconductor device, printing apparatus, and manufacturing method thereof |
| CN103378137A (zh) * | 2012-04-24 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 带有凹口的栅电极及其形成方法 |
| KR101436215B1 (ko) * | 2012-04-24 | 2014-09-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 노치를 갖는 게이트 전극 및 노치를 갖는 게이트 전극을 형성하는 방법 |
| TWI493717B (zh) * | 2012-04-24 | 2015-07-21 | Taiwan Semiconductor Mfg Co Ltd | 元件與其形成方法 |
| US10510542B2 (en) | 2012-04-24 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate electrodes with notches and methods for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4378781B2 (ja) | 2009-12-09 |
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