KR101436215B1 - 노치를 갖는 게이트 전극 및 노치를 갖는 게이트 전극을 형성하는 방법 - Google Patents

노치를 갖는 게이트 전극 및 노치를 갖는 게이트 전극을 형성하는 방법 Download PDF

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쥬 잉 첸
둔 니안 야웅
젠 청 리우
테 슨 슈
펭 치 흥
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Abstract

장치는 반도체 기판, 및 반도체 기판의 탑 표면으로부터 반도체 기판 내로 확장되는 장치 분리(DI) 영역을 포함한다. 게이트 유전체가 반도체 기판의 활성 영역 위에 배치되고, 게이트 유전체는 DI 영역 위로 확장된다. 게이트 전극은 게이트 유전체 위에 배치되고, 게이트 전극의 노치는 DI 영역의 일부를 오버랩한다.

Description

노치를 갖는 게이트 전극 및 노치를 갖는 게이트 전극을 형성하는 방법{Gate Electrodes with Notches and Methods for Forming the Same}
본 출원은 2012년 4월 24일자 출원한 발명의 명칭이“Gate Electrodes with Notches and Methods for Forming the Same”인 미국 가출원 제61/637,701호를 우선권 주장하며, 이 출원은 참조에 의해 본 명세서에 통합된다.
집적 회로의 제조에서, 집적 회로 장치의 크기는 점점 축소되고 있다. 예를 들어, 상보성 금속 산화물 반도체(CMOS) 이미지 센서 칩(CMOS Image Sensor; CIS)은 점점 더욱 작은 픽셀 크기를 갖는다. 따라서, CIS 칩의 DC 및 노이즈 성능의 요건이 점점 더 엄격하게 된다. 웰 주입(well implantation)에 의해 형성되는 장치 분리(Device Isolation; DI) 영역은 장치들을 분리하기 위해 종래의 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 영역을 대신하고 있다. STI 영역 보다는 주입을 이용한 DI 영역의 형성으로, STI 영역의 형성에 의해 야기되는 실리콘 표면에 대한 손상이 제거된다.
DI 영역은 기판의 일부에 불순물을 주입함으로써 형성되고, 이 일부분은 분리될 직접 회로 장치의 활성 영역을 둘러싼다. 주입된 불순물은 장치가 형성되는 웰 영역과 동일한 전도성 유형을 갖는다. 그러나, DI 영역으로 집적 회로 장치들의 구성요소들의 오버레이의 정확성을 제어하는 것이 어렵다. 예를 들어, DI 영역과 위에 놓여 있는 게이트 전극 간의 오버레이의 정확성은 제어하기 어렵다. 게이트 전극이 DI 영역에 정렬되지 않은 경우, 게이트 전극은 DI 영역에 형성된 MOS 장치들의 소스 영역과 드레인 영역 사이의 채널을 완전히 분리할 수 없다. 누설 전류가 소스 영역과 드레인 영역 사이에 발생할 수 있다.
본 발명의 목적은, 노치를 갖는 게이트 전극 및 노치를 갖는 게이트 전극을 형성하는 방법을 제공하는 것이다.
장치는 반도체 기판, 및 반도체 기판의 탑 표면으로부터 반도체 기판 내로 확장되는 장치 분리(DI) 영역을 포함한다. 게이트 유전체가 반도체 기판의 활성 영역 위에 배치되고, 게이트 유전체는 DI 영역 위로 확장된다. 게이트 전극은 게이트 유전체 위에 배치되고, 게이트 전극의 노치는 DI 영역의 일부를 오버랩한다.
본 발명에 따르면, 노치를 갖는 게이트 전극 및 노치를 갖는 게이트 전극을 형성하는 방법을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 8c는 일부 예시적인 실시예에 따른 금속 산화물 반도체(MOS) 장치의 제조에 있어서 중간 단계들의 횡단면도 및 평면도를 나타낸다.
도 9는 도 8a 내지 도 8c에 도시된 바와 같이 MOS 장치를 포함하는 상보성 금속 산화물 반도체(CMOS) 이미지 센서(CIS) 칩의 횡단면도를 나타낸다.
도 10은 예시적인 이미지 센서 및 이미지 센서를 서빙하는 각각의 트랜지스터들의 레이아웃을 나타낸다.
도 11은 도 10에 도시된 장치의 회로도를 나타낸다.
이하에서는 본 개시의 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예들은 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 예시적인 것으로, 본 개시의 범위를 한정시키려는 것은 아니다.
주입된 장치 분리(DI) 영역 및 DI 영역에 인접한 활성 영역에 금속 산화물 반도체(MOS) 장치를 형성하는 방법이 다양한 예시적인 실시예들에 따라 제공된다. 주입된 DI 영역 및 MOS 장치를 형성하는 중간 단계들이 나타난다. 본 실시예의 변형이 기술된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1을 참조하면, 기판(20)을 포함하는 웨이퍼(2)가 제공된다. 일부 실시예들에서, 기판(20)은 벌크 실리콘 기판이다. 대안적인 실시예들에서, 기판(20)은 실리콘 탄화물, 실리콘 게르마늄, III-V족 화합물 반도체 물질 등과 같은 다른 반도체 물질들로 형성된다. 기판(210)은 또한 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판일 수도 있다. 일부 실시예들에서, 웰 영역(21)은 예를 들어 기판(20) 내에 p형 불순물 또는 n형 불순물의 주입을 통해, 기판(20)에 형성된다.
게이트 유전층(24) 및 게이트 전극층(26)은 기판(20) 위에 형성된다. 게이트 유전층(24)은 산화물, 질화물, 산화질화물, 탄화물, 이들의 조합, 및/또는 이들의 다층을 포함할 수 있다. 게이트 전극층(26)은 전도성이고, 폴리실리콘으로 형성될 수 있다. 대안적으로, 게이트 전극층(26)은 금속, 금속 실리사이드, 금속 질화물, 및 이들의 조합과 같은 다른 전도성 물질들로 형성된다.
도 2를 참조하면, 하드 마스크(28)가 게이트 전극층(26) 위에 형성된다. 일부 실시예들에서, 하드 마스크(28)는 실리콘 질화물을 포함한다. 대안적인 실시예들에서, 하드 마스크(28)는 산화질화물(SiON), 실리콘 탄화물 또는 실리콘 산화물과 같은 다른 유전체로 형성된다. 다음으로, 각각 횡단면도 및 평면도인 도 3a 및 도 3b에 도시된 바와 같이, 하드 마스크(28)는 패턴화되어 개구부(30)를 형성한다. 개구부(30)는 도 3a에서 분리된 개구부처럼 보이지만, 연속 개구부(30)(도 3b)의 일부일 수 있다. 일부 실시예들에서, 도 3b에 도시된 바와 같이, 개구부(30)는 풀링(full ring)을 형성한다. 대안적인 실시예들에서, 개구부(30)는 분리될 장치의 형태에 따라, 다른 레이아웃 및 형태를 갖는다.
개구부(30)의 형성 이후에, 에칭 단계가 추가로 수행되어 게이트 전극층(26) 내로 개구부(30)를 확장하고 게이트 전극층(26)에 노치(31)를 형성한다. 개구부(30)의 형성 및 노치(31)의 형성은 동일한 에천트 또는 상이한 에천트를 이용하여 수행될 수 있다. 예를 들어, 개구부(30)의 에칭은 에천트로서 사플루오르화 탄소를 이용하여 수행될 수 있고, 게이트 전극층(26)의 에칭은 에천트로서 염소를 이용하여 수행될 수 있다. 노치(31)의 깊이(D1)는 대략 50 Å보다 클 수 있고, 또는 대략 150 Å보다 클 수 있다. 깊이(D1)는 예를 들어, 대략 50 Å과 950 Å 사이일 수 있다. 노치(31)의 깊이(D1)는 노치(31)가 명확히 구별되도록 충분히 크고, 후속 공정 단계들에서 정렬 마크로서 이용될 수 있다. 게이트 전극층(26)의 깊이(D1) 및 두께(T1)는 비율(D1/T1)을 갖고, 이 비율은 일부 실시예들에 따라 대략 0.05와 대략 0.95 사이일 수 있다. 비율(D1/T1)은 또한 대략 0.2와 대략 0.8 사이일 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 개구부(30)가 풀링을 형성할 때, 노치(31)도 풀링을 형성한다.
다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 주입된 DI 영역(32)이 기판(20)에 형성된다. 그 결과, MOS 장치를 형성하는데 이용될 수 있는 활성 영역(33)이 주입된 DI 영역(32)에 의해 둘러싸인다. 주입(화살표로 나타남)은 주입된 불순물이 노치(31) 아래의 게이트 유전층(24) 및 게이트 전극층(26)의 부분을 관통할 수 있는 충분히 높은 에너지 레벨을 이용하고, 하드 마스크(28) 및 밑에 있는 게이트 전극층(26)의 부분을 관통하기에는 충분히 높지 않은 에너지 레벨을 이용하여 수행된다. 일부 실시예들에서, 주입된 불순물은 예를 들어 붕소, 인듐 등을 포함하는 p형 불순물이다. 대안적인 실시예들에서, 주입된 불순물은 예를 들어 인, 비소, 안티모니 등을 포함하는 n형 불순물이다. 주입된 DI 영역(32)의 전도성 유형은 또한 웰 영역(21)의 전도성 유형과 동일하다.
도 4a에서, 주입된 DI 영역(32)을 형성하기 위한 주입은 하드 마스크(28)에서 노치(31)를 통해 수행된다. 대안적인 실시예들에서, 도 4b에 도시된 바와 같이, 추가적인 하드 마스크(29)가 하드 마스크(28) 위에 형성되고, 노치(31) 내에 충진(fill)된다. 노치(31)의 충진되지 않은 부분은 노치(31')로 나타난다. 하드 마스크(29)의 형성의 결과로서, 노치(31')의 폭(W2)은 노치(31)의 폭(W1)(도 4a를 참조)보다 작다. 하드 마스크(29)는 컨포멀층(conformal layer)으로 형성될 수 있어서, 개구부(30)의 측벽 상의 하드 마스크(29)의 두께가 실질적으로 하드 마스크(28)의 탑 표면 상의 하드 마스크(29)의 두께와 동일하도록 한다. 하드 마스크(29)는 일부 실시예들에서 하드 마스크(28)와 동일한 물질로 형성될 수 있다. 대안적으로, 하드 마스크(29) 및 하드 마스크(28)는 상이한 물질을 포함한다. 노치(31)의 폭(W1)보다 감소된 폭(W2)을 갖는 노치(31')를 이용하면, 도 4b에서 주입된 DI 영역(32)의 폭(W4)은 도 4a에서 주입된 DI 영역(32)의 폭(W3)보다 작게 축소된다. 따라서, DI 영역(32)에 의해 점유되는 칩 영역은 하드 마스크(29)의 형성으로 인해 축소된다.
도 5a 및 도 5b는 하드 마스크(28)(그리고, 만약 있다면 하드 마스크(29))의 제거 이후에, 웨이퍼(2)의 횡단면도 및 평면도를 각각 나타낸다. 도 5b는 노치(31)(예시적인 실시예에서 링을 형성함)가 활성 영역(33)을 둘러싸는 주입된 DI 영역을 오버랩하는 것을 나타낸다. 노치(31)의 에지는 또한 실질적으로 DI 영역(32)의 에지에 정렬된다.
도 6에서, 포토 레지스트(34)가 형성되고 패턴화된다. 패턴화된 포토 레지스트(34)는 에지(34A 및 34B)를 포함한다. 에지(34A 및 34B) 중 하나 또는 둘 다가 노치(31)에서 정렬된다. 노치(31)는 구별 가능하고, 활성 영역(33)의 경계를 찾기 위한 정렬 마크로 이용될 수 있다. 따라서, 노치(31)는 포토 레지스트(34)의 에지(34A 및 34B)를 밑에 있는 활성 영역(33)과 주입된 DI 영역(32)에 정확하게 정렬시키기 위한 정렬 마크로서 이용된다. 노치(31)의 일부, 예를 들어, 예시된 왼쪽 노치(31)의 오른쪽 반은 포토 레지스트(34)에 의해 커버되고, 왼쪽 노치(31)의 다른 부분(예를 들어, 예시된 왼쪽 노치(31)의 왼쪽 반)은 포토 레지스트(34)에 의해 커버되지 않는다.
그리고 나서, 패턴화가 수행되어 포토 레지스트(34)에 의해 커버되지 않은 게이트 전극층(26)의 일부가 제거되어 게이트 전극(126)이 형성되도록 한다. 결과 구조는 도 7a 및 도 7b에 도시된다. 다시 도 6을 참조하면, 노치(31)의 각각은 서로 마주보는 두 개의 에지(31A 및 31B)를 포함한다. 일부 실시예들에서, 도 7a에 도시된 바와 같이, 에지(31A)는 게이트 전극층(26)의 일부와 함께 제거되고, 에칭 단계 이후에 에지(31B)는 남는다. 게이트 전극층(26)의 제거된 부분 밑의 게이트 유전층(24)의 부분은 이 시기에 제거될 수도 있거나 제거되지 않을 수도 있다. 게이트 전극층(26)의 패턴화 이후에, 노치(31)의 각각은 탑 표면(26A), 탑 표면(26A) 보다 낮은 탑 표면(26B), 및 에지(31B)가 형성되는 단계를 포함한다. 탑 표면(26A 및 26B)은 실질적으로 평평할 수 있고, 서로 평행할 수 있다. 탑 표면(26B)은 일부 실시예들에서 게이트 전극(126)의 끝(126C)으로 확장된다. 에지(31B)는 실질적으로 각각의 주입된 DI 영역(32)의 측벽(32A)에 정렬되고, 이 측벽(32A)은 활성 영역(33)과 접촉한다.
도 7b는 도 7a의 평면도이고, 도 7a의 횡단면도는 도 7b의 평면 교차선(7A-7A)으로부터 획득된다. 일부 실시예들에서, 도 7b에 도시된 바와 같이, 노치(31)는 게이트 전극(126)의 반대 끝(126C)에서 형성된다. 대안적인 실시예들에서, 도 7c에서 점선으로 도시된 바와 같이, 노치(31) 중 하나는 게이트 전극(126)의 한 끝(126C)(도 7c의 상위 끝)에서 형성되고, 게이트 전극(126)은 다른 노치(31)(노치(31'')로서 표기됨) 너머로 확장된다. 따라서, 게이트 전극(126)은 노치(31'')의 대향 측면들 상의 일부를 포함한다.
도 8a, 도 8b 및 도 8c는 MOS 장치(100)의 잔여 부분의 형성에 있어서 횡단면도들 및 평면도를 나타낸다. 도 8a 및 도 8b는 도 8c의 평면 교차선(8A-8A, 8B-8B)으로부터 각각 획득된다. 도 8a를 참조하면, MOS 장치(100)의 잔여 부분들은 게이트 스페이서(38), 소스 및 드레인 확장 부분(40), 소스 및 드레인 영역(42), 소스 및 드레인 실리사이드 영역(44), 게이트 실리사이드 영역(45), 및 콘택 플러그(46)를 포함한다. MOS 장치(100)의 이러한 구성요소들의 형성 시에, 도 7a 내지 도 7c의 노치(31)는 또한 정렬 마크로서 이용될 수 있다. 도 8b에 도시된 바와 같이, 노치(31)의 확장으로 인해, 게이트 실리사이드 영역(45)은 평평하지 않고, 하나의 스텝(또는 두 개의 스텝)을 형성하고, 이러한 스텝들 각각은 상위 부분, 하위 부분, 및 측면 부분을 포함한다. 소스 및 드레인 영역(42)은 주입된 DI 영역(32)에 붙을 수 있고, 주입된 DI 영역(32)의 전도성 유형에 반대인 전도성 유형을 가질 수 있다. 예를 들어, 주입된 DI 영역(32) 및 웰 영역(21)이 p형이면, 소스 및 드레인 영역(42)은 n형이다. 반대로, 주입된 DI 영역(32) 및 웰 영역(21)이 n형이면, 소스 및 드레인 영역(42)은 p형이다.
실시예에서, 게이트 전극층에서 노치의 형성을 통해, 집적 회로 제조 공정에서 다양한 구성요소들의 오버레이(정렬)의 정확성이 향상된다. 노치는 스몰 피치(small-pitch) 장치의 형성에 이용될 수 있다. 예를 들어, 도 9는 웨이퍼(2)에 포함되는 후면 조명(Backside Illumination; BSI) 이미지 센서 칩(200)을 나타낸다. MOS 장치(100) 및 주입된 DI 영역(32)은 BSI 이미지 센서 칩(200)에서 논리 회로의 부분을 형성한다. 포토 다이오드로 형성될 수 있는 이미지 센서(50)는, 기판(20)의 전면에 형성된다. BSI 이미지 센서 칩(200)의 후면 상에(웨이퍼(2)의 부분 상에) 컬러 필터(52) 및 마이크로 렌즈(54)가 있다. 광은 이미지 센서(50)에 도달하기 위해 BSI 이미지 센서 칩(200)의 후면을 관통한다. BSI 이미지 센서 칩(200)은 MOS 장치(100)의 구성요소의 레이아웃의 정확성에 대한 높은 요건을 갖고, 실시예들이 이용될 수 있다.
도 10은 포토 다이오드(PD)일 수 있는 예시적인 이미지 센서(50)의 레이아웃을 나타낸다. 트랜스퍼 게이트 트랜지스터(TX) 및 리셋 트랜지스터(RST)가 이미지 센서(50)에 결합된다. 소스 팔로워(SF)가 이미지 센서(50)에 인접하게 형성된다. DI 영역(32)은 트랜스퍼 게이트 트랜지스터(TX) 및 리셋 트랜지스터(RST)에 붙어서 형성되고, 소스 팔로워(SF)를 둘러쌀 수 있다. 도 8a 내지 도 8c에 도시된 MOS 장치(100)는 트랜스퍼 게이트 트랜지스터(TX), 리셋 트랜지스터(RST), 및 소스 팔로워(SF) 중 어느 하나일 수 있다. 도 11은 도 10에 도시된 장치의 회로도를 나타낸다.
실시예에서, 주입된 DI 영역이 형성되고, 이것의 형성은 종래의 쉘로우 트렌치 분리(STI) 영역에 비해 기판(20)(도 1)의 표면에 손상을 덜 발생시킨다. 게이트 전극에 형성된 노치를 이용하면, 노치들은 후속 단계들에 이용되는 정렬 마크로서 이용될 수 있다. 이것은 공정 제어의 정확성을 향상시킬 수 있다. 예를 들어, 게이트 전극의 패턴화에서, 정확성이 향상되고, 게이트 전극은 DI 영역 상에서 신뢰성 있게 확장될 수 있어서, 소스 드레인 간의 누설이 제거된다. 도 4b에 도시된 바와 같이 하드 마스크 재-증착을 이용함으로써, DI 영역은 감소된 칩 영역을 점유할 수 있다. 따라서, 이미지 센서의 풀 웰 커패시티(full well capacity)가 증가된다.
일부 실시예들에 따라, 장치는 반도체 기판, 및 반도체 기판의 탑 표면으로부터 반도체 기판 내로 확장되는 DI 영역을 포함한다. 게이트 유전체가 반도체 기판의 활성 영역 위에 배치되고, 게이트 유전체는 DI 영역 위로 확장된다. 게이트 전극은 게이트 유전체 위에 배치되고, 게이트 전극의 노치는 DI 영역의 일부를 오버랩한다.
다른 실시예들에 따라, 장치는 반도체 기판, 및 반도체 기판의 활성 영역을 둘러싸는 DI 영역을 포함한다. DI 영역은 p형 불순물 또는 n형 불순물로 도핑된 반도체 기판의 일부를 포함한다. MOS 장치는 DI 영역의 제1 부분 및 제2 부분을 오버랩하고, 활성 영역 위에 있는 게이트 유전체를 포함한다. DI 영역의 제1 부분 및 제2 부분은 활성 영역의 대향 측면들 상에 배치된다. 게이트 전극은 게이트 유전체 위에 있다. 게이트 전극은 DI 영역의 제1 부분을 오버랩하는 끝, 및 게이트 전극의 그 끝에서의 노치를 갖는다.
또 다른 실시예들에 따라, 방법은, 반도체 기판 위에 게이트 전극층을 형성하는 단계, 게이트 전극층 위에 하드 마스크를 형성하는 단계, 하드 마스크에 개구부를 형성하도록 하드 마스크를 패턴화하는 단계, 및 게이트 전극층에 노치를 형성하도록 개구부를 통해 게이트 전극층을 에칭하는 단계를 포함한다. 그리고 나서, 불순물이 주입될 수 있고, 불순물은 반도체 기판에 주입된 DI 영역을 형성하도록 노치 밑에 있는 게이트 전극층의 부분을 관통한다. 게이트 전극층은 에칭되어 MOS 장치의 게이트 전극을 형성하고, 노치의 일부는 에칭 단계 이후에 게이트 전극과 함께 남는다.
본 개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다. 게다가, 각각의 청구항들은 개별 실시예들을 구성하고, 다양한 청구항 및 실시예들의 조합은 본 개시의 범위 내에 있다.
20: 기판 21: 웰 영역
24: 게이트 유전층 26: 게이트 전극층
28, 29: 하드 마스크 30: 개구부
31: 노치 32: 주입된 DI 영역
33: 활성 영역 34: 포토 레지스트

Claims (10)

  1. 장치에 있어서,
    활성 영역을 갖는 반도체 기판;
    상기 활성 영역을 둘러싸고, 상기 반도체 기판의 탑 표면(top surface)으로부터 상기 반도체 기판 내로 확장되는 장치 분리(Device Isolation; DI) 영역;
    상기 활성 영역 위에 있고, 상기 DI 영역 위로 확장되는 게이트 유전체; 및
    상기 게이트 유전체 위에 있는 게이트 전극
    을 포함하고,
    상기 게이트 전극은 상기 DI 영역의 제1 부분을 오버랩하는 제1 노치를 갖고,
    상기 제1 노치의 에지는 상기 DI 영역의 에지에 정렬되고, 상기 DI 영역의 에지는 상기 반도체 기판의 활성 영역에 접촉하는 것인, 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 게이트 전극은 상기 DI 영역의 제1 부분을 오버랩하는 제1 단부를 포함하고, 상기 제1 노치는 상기 게이트 전극의 제1 단부에 배치되는 것인, 장치.
  4. 제1항에 있어서,
    상기 게이트 전극은 상기 DI 영역을 오버랩하는 제2 노치를 더 포함하고, 상기 게이트 전극은 상기 제2 노치의 대향 측면들 상의 일부를 포함하는 것인, 장치.
  5. 제1항에 있어서,
    게이트 전극은 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 장치에 포함되고, 상기 MOS 장치의 소스 영역 및 드레인 영역과 상기 DI 영역은 반대의 전도성 유형을 갖는 것인, 장치.
  6. 장치에 있어서,
    활성 영역을 갖는 반도체 기판;
    상기 반도체 기판의 활성 영역을 둘러싸는 장치 분리(DI) 영역으로서, 상기 DI 영역은 p형 불순물 또는 n형 불순물로 도핑된 상기 반도체 기판의 일부를 포함하는 것인, 상기 DI 영역; 및
    금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 장치를 포함하고,
    상기 MOS 장치는
    상기 DI 영역의 제1 부분 및 제2 부분을 오버랩하고, 상기 활성 영역 위에 있는 게이트 유전체로서, 상기 DI 영역의 제1 부분 및 제2 부분은 상기 활성 영역의 대향 측면들 상에 배치되는 것인, 게이트 유전체; 및
    상기 게이트 유전체 위에 있는 게이트 전극으로서, 상기 게이트 전극은 상기 DI 영역의 제1 부분을 오버랩하는 제1 단부, 및 상기 게이트 전극의 제1 단부에 있는 제1 노치를 포함하고, 상기 제1 노치의 에지는 상기 DI 영역의 에지에 정렬되고, 상기 DI 영역의 에지는 상기 반도체 기판의 활성 영역에 접촉하는 것인, 상기 게이트 전극
    을 포함하는 것인, 장치.
  7. 제6항에 있어서,
    상기 게이트 전극은,
    제1 탑 표면;
    상기 제1 탑 표면보다 낮은 제2 탑 표면으로서, 상기 제2 탑 표면은 상기 게이트 전극의 제1 단부로 확장되는 것인, 상기 제2 탑 표면; 및
    상기 제1 탑 표면을 상기 제2 탑 표면에 연결시키는 측벽으로서, 상기 제1 탑 표면, 상기 제2 탑 표면, 및 상기 측벽은 스텝을 형성하는 것인, 상기 측벽
    을 포함하는 것인, 장치.
  8. 방법에 있어서,
    반도체 기판 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 하드 마스크를 형성하는 단계;
    상기 하드 마스크에 개구부를 형성하도록 상기 하드 마스크를 패턴화하는 단계;
    상기 게이트 전극층에 노치를 형성하도록 상기 개구부를 통해 상기 게이트 전극층을 에칭하는 단계;
    불순물을 주입하는 단계로서, 상기 불순물은 상기 반도체 기판에 주입된 장치 분리(DI) 영역을 형성하도록 상기 노치 밑에 있는 상기 게이트 전극층의 부분을 관통하는 것인, 상기 불순물 주입 단계; 및
    금속 산화물 반도체(MOS) 장치의 게이트 전극을 형성하도록 상기 게이트 전극층을 에칭하는 단계로서, 상기 노치의 일부는 에칭 단계 이후에 게이트 전극과 함께 남는 것인, 상기 게이트 전극층 에칭 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 노치가 형성된 이후에, 그리고 상기 불순물 주입 단계 이전에, 상기 하드 마스크 위에 추가적인 하드 마스크를 형성하는 단계; 및
    상기 불순물 주입 단계 이후에, 상기 하드 마스크 및 상기 추가적인 하드 마스크를 제거하는 단계
    를 더 포함하는 방법.
  10. 제8항에 있어서,
    상기 MOS 장치의 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 노치를 정렬 마크로서 이용하여 수행되는, 상기 소스 영역 및 드레인 영역을 각각 오버랩하는 소스 컨택 및 드레인 컨택을 형성하는 단계
    를 더 포함하는 방법.
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