CN1954409B - 注入计数掺杂质离子 - Google Patents

注入计数掺杂质离子 Download PDF

Info

Publication number
CN1954409B
CN1954409B CN2005800153646A CN200580015364A CN1954409B CN 1954409 B CN1954409 B CN 1954409B CN 2005800153646 A CN2005800153646 A CN 2005800153646A CN 200580015364 A CN200580015364 A CN 200580015364A CN 1954409 B CN1954409 B CN 1954409B
Authority
CN
China
Prior art keywords
ion
substrate
doping
hole
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2005800153646A
Other languages
English (en)
Other versions
CN1954409A (zh
Inventor
索伦·安德雷森
安德鲁·史蒂文·朱瑞克
埃里克·古扎
肖恩·赫恩
托比·费利克斯·霍夫
大卫·诺曼·贾米森
姆拉登·米提克
史蒂文·普瑞弗
常义·杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xinnan Innovation Co., Ltd.
Original Assignee
Qucor Pty Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from AU2004902661A external-priority patent/AU2004902661A0/en
Application filed by Qucor Pty Ltd filed Critical Qucor Pty Ltd
Publication of CN1954409A publication Critical patent/CN1954409A/zh
Application granted granted Critical
Publication of CN1954409B publication Critical patent/CN1954409B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566—Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Light Receiving Elements (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Measurement Of Radiation (AREA)

Abstract

本发明涉及普通类型的半导体器件，其包括一定计数数目掺杂质原子(142)，这些掺杂质原子被注入到近本征半导体的基板(158)的区域中。所述基板(158)的一个或多个掺杂表面区域(152)被涂覆金属以形成电极(150)，一定计数数目的掺杂质离子(142)被注入到所述本征半导体的区域中。

Description

注入计数掺杂质离子
技术领域
本发明涉及半导体器件，包括注入近本征半导体的基板中的一定计数数目掺杂质原子(施主或受主)。进一步地，本发明涉及生产这些器件的方法。
背景技术
理想的本征半导体应该是完全没有杂质的。而对于实际晶体，偶尔会有杂质原子存在晶格中，不过若杂质原子不影响器件的工作(“近本征(substantially intrinsic)”)，这些杂质原子也能被忍受。
把离子注入到基板中的原因有很多，例如把掺杂质离子注入半导体基板中以构建电子器件。随着电子器件的尺寸变小，尤其是它们朝利用量子效应的方向移动时，能够控制很少数目或甚至单个离子的注入是十分重要的。
具体地，在CMOS栅的尺寸降到100nm之下时，通道区域中的随机统计掺杂质波动引起不同器件中主要工作参数的不一致。对于未来的各种电子器件而言，这类问题会变得更加重要。
和本发明相关的进一步背景技术在脚注参考中有确认，它们全部被合并于此作为参考，以形成允许公开内容的一部分。
发明内容
一种半导体器件，该器件包括：
半导体基板；
所述基板的一个或多个掺杂表面区域；
覆盖在所述掺杂表面区域上以形成电极的涂覆金属；和
近本征半导体的区带，该区带中注入了一定计数数目的掺杂质离子。
由于所述可计数数目的掺杂质，在许多不同器件应用场合以及许多有用器件制造中的中间产品中，所述近本征半导体区带的可变特性是十分有用的。
在所述本征基板上具有一个以上掺杂表面区域可以产生PIN(p型、本征、n型)构造，以探测单个掺杂质离子注入。不过，本发明并不局限于PIN构造，本发明也可以是NIP、NIN和PIP探测器构造以及采用金属肖特基接触件。例如在金属肖特基接触件的情况下，所述掺杂质也可以是金属原子。可以使用这些构造以便于单个离子计数。现在给出许多具体实例：
PIN探测器构造包括一个或多个表面铝电极，所述电极位于基板中的p型(例如硼)掺杂表面阱上方，在所述基板下面是n型(例如磷)掺杂背(back)电极和金属背接触层。所述基板包括近本征半导体，在所述近本征半导体的区带中存在一定计数数目掺杂质离子。
金属氧化物半导体场效应晶体管(MOSFET)(例如CMOS)可以利用本发明，此时本发明包括两个n掺杂阱，其中每个连接到各自表面电极上，每个与另一个通过近本征半导体区域而互相分开，其中半导体区域中存在一定计数数目的掺杂质离子。所述结构可以具有p型掺杂背平面。也可以使用p型掺杂阱和n型掺杂背平面。通过准确计数n-MOS和p-MOS晶体管的通道区域中的掺杂质的数目，可以配置CMOS晶体管使其具有高度一致性的工作参数(例如阈值电压)。
一种电荷量子位(qubit)器件，其中已经注入了计数掺杂质离子。
一种掺杂质团簇(cluster)器件，其中已经注入了计数掺杂质离子团簇。
在半导体晶片上的任何这些器件的阵列。
一种用于制造半导体器件的方法，该方法包括以下步骤：
对于基板的一个或多个表面区域进行掺杂；
在所述掺杂表面区域上涂覆金属以形成电极；
通过掺杂质离子束照射所述基板中的近本征半导体的区带；
探测通过至少一个所述表面电极的电流，以对每个计数数目离子注入所述近本征半导体区带中进行记录；
当已经记录了预定数目的注入离子时，停止所述照射。
该方法可以进一步包括以下步骤：
在所述基板的表面上沉积离子阻止抗蚀层；和
在近本征半导体区域的上方，对所述离子阻止抗蚀层进行纳米成形，以在所述离子阻止抗蚀层中打开孔洞。
所述基板可以为硅或其它半导体材料。所述表面电极可以设置于所述晶片的上表面上。所述抗蚀层可以为聚甲基丙烯酸甲酯(PMMA)，该PMMA足够厚，通常为130或150nm，或对于keV重(Z＞2)离子更大，以阻止所述离子到达所述基板。所述抗蚀层可以被生成或背蚀刻以打开用于注入的一个或多个孔。所述抗蚀层中打开有注入位置阵列。
所述离子束源可以提供所需掺杂质原子的离子束，或包含所述掺杂质原子的分子的离子束。所述离子束源可以通过控制系统选通和关闭。
在所述离子束源提供包含所述掺杂质原子的分子时，需要仔细挑选所述分子中的其它原子(“旁观”离子)，使得它们不会干扰所述器件的电特性。在离子硼(B)的情况下，能够使用分子BF3。在这种情况下，每次冲击传送1个B原子和3个F原子到所述基板。所述F原子损坏基板并干扰通道处理。受损的晶体不会很容易地引导B离子，因此由于通道引起的B分布的深度后部能够被有效地抑制。经过适当处理后，F原子对所述基板的电特性没有任何影响。
使用分子可以有若干明显的优点。这是由于旁观离子在所述基板中产生明显的电离，其有助于探测所述电极中的电流。
存在两种使用所述表面电极来制造大尺寸的精确计数离子阵列的方法。第一种方法是连续方法，由此来自在原子力显微镜(AFM)悬臂中钻孔的纳米模板的聚焦离子束(FIB)，或校准离子束，瞄准每个注入位置并对每个传送一定计数数目离子。这种方法只需要监测通过整个所述基板的一个离子冲击(impact)信号。
第二种方法是并行方法，其中注入是经由“精确(smart)孔阵列”、并行地到每个位置而完成的，所述精确孔阵列被限定为能根据命令各个关闭地、可各个设定地址的孔阵列。这种方法需要利用每个注入位置的各个探测器和适合的控制系统。
精确孔阵列可以位于所述离子束源和所述基板之间，该阵列中的孔可以通过所述控制系统选通和关闭。所述孔可以在所述抗蚀层中通过离子注入位置来记录。该孔阵列可利用DLP技术、静电式电动机或倾斜孔。
所述离子可以通过电气绝缘SiO2薄势垒(barrier)层，其厚度通常小于10nm而被注入，尽管更厚层可以提供更高的离子束能量。
所述表面电极可以从需要注入位置往回设置50微米以上，并仍具有充分电荷聚集效率。
背电极可以形成在基板的与至少一个所述其它制造电极对立的表面上。
所述背表面电极可以关于至少一个所述其它制造的前表面电极被反向偏置，以基本耗尽电荷载体的本征区域并用电场来填充构建区带。通过离子冲击，“电离”产生的自由带电体能够在所述构建区带中的电场中漂移，并且可以感应所述电极中的瞬时电流。
所述背电极可以较大并可以，例如覆盖所述半导体晶片的整个背表面。如果所述基板的电阻率足够高，所述表面电极之间的间隔可以大到100微米。由于期望所述基板非常纯并且高电阻率是纯基板的特征，所以期望所述基板的电阻率很高。在表面电极和背电极之间可以施加10V以上的反向偏置电压，以耗尽所述本征区域。所述感应电荷漂移的冲击可以感应所述电极中的瞬时电流，其被结合用来产生每次离子冲击的单个脉冲。
所述基板可以冷却到，例如接近液氮的温度。所述部分控制系统，特别地为前置放大器，也可以被冷却以提高信噪比。
在离子注入之后，具有在450-950℃的温度范围内并且几秒数量级的退火(annealing)和激活处理。
可以进一步采取电子束光刻(EBL)步骤，以制造控制栅(gate)以及读出SET。所述控制栅可以用于校准。记录标记是相对栅或SET结构而设置的，以有助于制造。
所述基板可以关于所述离子束源而倾斜，以减少注入离子的阻止距离。
附图说明
现在将参照附图来描述本发明的各实施例，在附图中：
图1示出了通过具有一个表面电极的PIN结构的截面；
图2示出了通过具有二个表面电极的PIN结构的截面；
图3[未使用]；
图4示出了通过n-MOS晶体管中间器件结构的截面；
图5(a)和图5(b)示出了通过平面n-MOS晶体管器件的横截面，其显示了两阶段制造；
图6示出了通过平面n-MOS晶体管器件的横截面、图示插入和曲线，其显示了可选的制造过程；
图7(a)示出了通过三维三栅MOSFET的横截面，其显示了另一种可选择的制造技术；
图7(b)是三栅MOSFET的图示视图；
图8(a)示出了通过由计数掺杂质原子阵列制造的MOSFET的横截面；
图8(b)是图8(a)中的MOSFET的平面视图；
图9(a)是电荷量子位测试器件图；
图9(b)是可选择的电荷量子位测试器件图；
图10[未使用]；
图11(a)是电荷量子位测试器件运行的一系列示意图；
图11(b)是CNOT运行的一系列示意图；
图11(c)是CPHASE运行的一系列示意图；
图12是用于把计数离子注入基板中的器件的局部截面示意图；
图13是随着时间记录的电子脉冲图，其显示了进入基板的离子的记录；
图14是用于把平行计数掺杂质注入基板中的器件的示意图；
图15示出了DLP镜像阵列的图像(来自德州仪器公司)；
图16(a)是处于打开结构的精确孔示意图；图16(b)示出处于关闭结构的情况；
图17是倾斜孔的示意图；
图18[未使用]；
图19[未使用]；
图20示出了通过计数掺杂质器件的横截面，其显示了使用聚焦离子束以在通道中产生掺杂质原子的准确阵列；
图21是显示离子到达的读取时序的设置示意图。
具体实施方式
可在很宽范围的探测器构造和制造的计数掺杂质器件中，对本发明举例说明：
PIN离子探测器结构
研究了两种PIN探测器的结构。第一种10显示于图1中，其包括覆盖p型(例如硼)掺杂表面阱14的表面铝电极12，绝缘层16，基板18，背(back)接触层20和n型(例如磷)掺杂背电极22。一定计数数目的p型掺杂质离子24，在被导入到基板18中从电极边缘延伸出大约25微米的构建区带(zone)中。
第二种结构如图2所示，其包括由绝缘层32隔开的两个表面电极28和30。这种器件具有比前一种器件更大的构建区带。每个电极被置于覆盖p型(例如硼)掺杂表面阱34。还有背接触层38和n型(例如磷)掺杂背电极40。而且，一定计数数目的掺杂质离子24被导入到基板18。
PIN器件被制造为具有高重复性的低的漏电流。它们兼容电荷瞬时探测电子装置，而且其产生的探测脉冲形状接近于期望的理想形状。该系统对于前置放大器系统的预设参数不敏感，从而显著简化了器件操作。它们在很宽的操作参数范围内提供了接近理想的性能。探测器对于微音扩大也不敏感，使得随机噪声事件将噪声引入系统中。与肖特基金属氧化物半导体(MOS)探测器相比较，PIN探测器可以承受相当高的偏置电压而不会毁坏。这扩展了高电荷聚集有效区域。使用标准方法的测试显示了在所述结构的位置有高的电荷聚集效率。
计数掺杂质金属氧化物半导体场效应晶体管(MOSFET)的装配
如果在生产线中的栅制造处理阶段之前移除或者不存在栅结构，则前面所述的PIN离子探测系统类似于n-MOS或者p-MOS场效应晶体管的结构；如图4所示，n-MOS晶体管包括两个n掺杂阱52和54，其分别连接到电极56和58，并由掺杂p型掺杂质的区域24隔开，图4中还示出了p掺杂背平面32。因此，通过使用本发明在制造的中间阶段作为离子探测系统以记录掺杂质离子冲击(strike)所述区域的情况，能够将本发明结合到制造真实器件的过程中。一定计数数目的掺杂质离子被导入所述基板的区域24处。
TCAD仿真显示，电场分布与前述的标准PIN器件十分相似。另外更重要的是，器件的电荷聚集效率显示为接近100％。
首先参考图5(a)，平面MOSFET 60包括在只有几纳米厚的薄氧化层64下面的激活硅基板62。在Si-SiO2界面质量(quality)的变化应该比任何预计掺杂质相关变化小得多。两个欧姆接触件66穿透氧化层64，并位于N+漏电极和源电极区域68之上。P+掺杂背接触层70位于晶片的背面。
厚的抗蚀层72覆盖所述结构的顶部，并在悬垂孔(aperture)74处穿透。该器件被平行掺杂质离子束76照射，一些硼离子穿入孔74并穿透表面氧化层进入硅基板78处。每个离子的到达感应产生在N+电极68与P+背接触层70之间流动的电流。该电流流过前置放大器80，以当每次有一个硼离子进入到基板62时记录电流尖峰82。该电流尖峰用于控制离子束，使得一定计数数目的硼离子能被导入到区域78中。
在注入步骤之后，多晶硅或者金属栅84被沉积在区域78之上的氧化层64的顶部，如图5(b)所示。如图5(b)中箭头所示，栅材料竖直地沉积并且在86处覆盖抗蚀层72的表面，以及进入孔74以形成栅84。在沉积栅84之前，所述抗蚀层基本上被修剪以扩大孔74而使栅的尺寸合适。应注意的是，通过使用相同的孔74，所述栅自动地对准在注入离子上方。
图6示出了一种可选的排列，其中没有背平面或者抗蚀层，而是在制造末期通过形成于已经制造在MOSFET上的栅结构92中的孔90将离子注入。在这种情况下，在两个N+电极区域之间建立电路，以确认与每个离子冲击事件相关的电流瞬变82并从而控制注入。
图7(a)示出了另一可选择排列，其中硅基板位于通常为200nm厚的掩埋氧化(BOX)层100之下。在这之上是有源硅通道区域102和多晶硅三栅104，其穿过本征硅通道区域102以形成薄桥106。氧化层107把通道102和栅104分隔开。抗蚀层108覆盖该栅结构，而悬垂孔110允许离子束竖直向下地被导入到所述结构上，一些B+离子会进入通过孔110，而其中的一些会穿透桥106以进入硅通道区域102。图7(b)示出了通常称为FINFET的最终器件。厚栅允许通过MOSFET器件制造低阻抗接触件。所述过程可用于对FINFET的中央通道进行准确掺杂，或者，对于与通道最靠近的源或漏接触件的区域进行准确掺杂(后者称为“源-漏外延”)。
图8示出了进一步的一个实例，其中本征硅基板62具有制造在氧化层12下面的P+源112和P+漏114，而栅结构116制造在所述氧化层的顶部。单个磷原子通过栅116和氧化层在118处注入，以在118处基板中形成规则的掺杂质原子阵列。
在所有这些器件的制造中，使用源电极和漏电极来提供显示离子冲击的电流，避免了额外分集成片上组件的需要。
电荷量子位(qubit)器件
这些器件需要两种掺杂质原子。在60nm的平均距离间隔，使用可获得的B-栅电压，计算[11]约200ps的量子位旋转时间，其中使用更小的间隔会变得更快。对于初始两掺杂质器件，P-P对的大约40％会被分开小于60nm，这提供了有效的量子位。利用EBC可制造小到15nm的抗蚀层孔，并期望能够达到30nm的中心-中心间距。在这样的结构中，所有的对间距会小于70nm，这为大型系统提供了高产量的操作量子位。
电荷量子位和掺杂质团簇(dopant cluster)器件
现在叙述本方法如何兼容包括两种掺杂质的电荷量子位器件以及包括掺杂质团簇的器件的制造。已经制造了团簇(cluster)器件，其中所述两种掺杂质被替代以磷施主的注入团簇，这有效创造了两个埋入(buried)金属岛。图9(a)显示的器件包括两种这样的团簇，其在120处埋入表面以下20nm，并精确地对准控制栅122，124，126，128和130，以及双读出SET 132和134。计算出，在每团簇中需要大约600施主，以创建由势垒分开的状态的金属密度，从而在表面控制栅之间的不同差分偏置(differential bias)应用下，实现团簇之间的周期连续隧穿(tunneling)。然后，两个读出SET可以用来探测该周期电荷运功。在测试器件中出现周期输出信号，提供了受控电子传输的明确的实证，而大量的注入掺杂质使得在i-Si基板或者在Si/SiO2界面处的任何陷阱(trap)有害影响最小化。
电荷量子位器件使用两个对称的SET 132和134以在单个P-P+量子位内读出电子位置。同时在理论上，单个SET就足够了，通过将输出与两个SET关联，有可能拒绝由硅基板或SiO2势垒层中的电荷随机运动或者与SET自身相关的电荷随机运动所引起的错误事件。这样的电荷噪声拒绝已得到验证[13]，其中使用全铝双SET结构，在该结构中，磷施主通过由隧道结隔开的两个铝岛进行仿真。
在图9(a)所示的器件中，每个SET被设计为与其最近的施主团簇进行最强的电容耦合(capacitively couple)。然而，初步的测量显示，在SET间的明显交叉耦合使信号辨别困难，并且有必要将器件重配置为具有互相隔开约1微米的两个SET，如图9(a)所示。
在图9(b)所示的可选排列中，每个SET岛132和134具有各自的耦合电极136和138，以将其电容耦合到施主位置。长中央势垒“B”栅106用来控制施主之间的隧穿。
图9中器件的制造包括许多高分辨率的电子束光刻(EBL)步骤，每个步骤必须与其它对准，其具有20nm或者更高的精度，以保证可靠的栅控和在施主和读出SET之间的足够电容耦合。该处理流程如下进行：
首先，通过在1012cm-3的背景n掺杂水平下在近本征硅晶片上热生长5nm的SiO2层，而在控制栅和施主之间提供势垒。
如果需要控制单个离子注入，则微米级的铝探测器电极150和152然后使用UV光刻被沉积在基板上，见图12。所述电极彼此分隔距离50微米，这足够近以保证高效的电荷聚集，而且足够远以允许在其间构建所有的纳米电路。我们注意到，对于大量P原子的测试器件的制造，由于团簇的尺寸可以通过入射离子流和抗蚀层的孔直径而被足够精确地确定，所以不需要单个的离子计数。
为了在所述器件的所有部件之间提供低于20nm的记录，EBL于是用来成形(pattern)许多的片上Ti/Pt校准标志。在第二EBL步骤，在离子阻止聚甲基丙烯酸甲酯层(PMMA)中，两个低于30nm的孔被打开，如图12所示。涂覆金属和剥离结果确认了这些孔的尺寸。
下一步使用14keV的P+离子束来进行施主注入。模型[12]显示，这些离子位于PMMA中平均深度为38nm处，其标准差为10nm，因此，超过100nm的层厚度足以阻塞磷离子并避免构成抗蚀层的原子的前向反弹(recoil)。通过所述孔并且进入所述基板中的磷离子位于自由表面以下平均深度为20nm处。
通过热处理可以去除由注入处理而造成对基板的损坏。我们使用950℃的快速热退火(annealing)(RTA)5秒钟，这足以激活磷施主[5]，但基于标准的体速率(bulk rate)限制其扩散为大约1nm[6]。也可采用在毫秒(ms)时间级上的脉冲激光退火以进一步限制磷扩散并使加热区域局部化。
在离子注入和激活之后，使用另外两个EBL步骤来完成在芯片表面上其余的纳米电路。首先，在单个PMMA层EBL成形之后沉积Ti/Au控制栅。我们常规使用这种处理[7]来制造20-30nm的栅宽度，并已展示了12nm宽的连续栅。最后，使用双角度涂覆金属处理和双层抗蚀层来制造所述的两个Al/Al2O3 SET[8]。从图9(a)看出，在该处理的所有水平的整体校准，优于控制栅的宽度(大约20nm)。
大型量子位阵列(array)
如图11(c)所示，电荷量子位的长度为L的线性阵列，能够通过“CPHASE”耦合而实现[11]。这样的器件需要聚焦磷离子束，并结合EBL限定的抗蚀层孔掩膜，以在步骤和重复(step-and-repeat)处理中将每种掺杂质定位在合适的阵列位置。
将有必要最小化在Si/SiO2表面的缺陷，其可捕获量子位中的单独电子。小于109cm-2的界面陷阱密度已有报导[19]，其对应超过300nm的陷阱间隔，这足以用于量子位操作。在氧化物生长期间，这种界面需要高水平的纯度。用于构造计数掺杂质器件的装置(apparatus)
图12描述了用于将单个的磷原子142定位在期望的量子位阵列位置的通用化器件140。该器件的结构与图2的结构类似。纳米成形的离子阻止抗蚀层144，例如PMMA。限定离子注入位置的抗蚀层中的纳米成形打开孔洞(hole)146。掺杂质离子束，例如低能量的14keV31P+离子束148，可以用来提供P掺杂质，和穿过孔阵列(aperture array)156中可关闭的孔155的传输(pass)154。可关闭的孔155对准在抗蚀层144的孔洞146的上方。P掺杂质20能够通过任何表面氧化层，例如厚度小于7nm的薄SiO2势垒层157，被注入基板158中，其平均深度为20nm。有两种表面电极150覆盖在p掺杂区域152和背电极160上。控制系统162连接在电极150、152和160以及源148或孔阵列156之间，从而当期望数目的离子已经注入到抗蚀层144时，通过关闭相应的孔155来阻止进一步照射基板；对于量子计算机而言，将是每个孔有一个离子通过。
偏置结构
两个表面电极150被连接在一起并之后相对背电极160进行偏置。电场在基于本页面法向的平面中扩展，其结果是，所述器件构建区带的整个空间充满电场，如场线164所示。这使得所有的离子感应电荷漂移到电极而导致电荷聚集率接近100％；在表面氧化层157中仍然出现小的损耗。可以利用核微探针扫描所述器件并描绘(map)电荷聚集效率来验证离子探测效率。
若基板158的电阻率增加，则两个表面电极150的间隔可以增加。如果基板的电阻率足够高，所述两个电极之间的间隙有可能高至100微米。
相对背电极160被偏置到最高10V的两个表面铝探测电极150，可以将暗(dark)电流(即无离子束时的电流)限制到小于10皮安(pA)。每个进入基板的离子创造约500个电子/空穴(e-/h+)对，其在由电极偏置产生的内部电场中漂移。所述e-/h+对的产生和分离机制可以使用半导体模型包SRIM[2]和TCAD[3]完成建模[1]，并可创建时间常数为40ps的电流瞬态。
注入探测
具有14keV入射能的31P+离子，由于其数量巨大，可贡献约5.8keV以创建e-/h+对。具有约100微米的横向尺寸的相互交叉电极阵列中的14keV的31P+离子束入射的数据，如图13所示。超过噪声阈值的脉冲200发生在一定的频率上，该频率与有源器件区域中的离子的量相一致，因此，脉冲200能够被确定为单一离子冲击。由于在离子轨迹中的统计变量，e-/h+对的准确数目和结果脉冲高度将在事件之间变化。
对于大量脉冲的分析显示，由大量单个离子冲击产生的峰高呈高斯分布。图13中所示信号的暂时变宽缘于探测电路的时间常数。
在一些情况下，离子注入位置将定位在材料的窄带中，该材料与其周围环境电隔离。在这种情况下，有可能使用可选的技术以记录离子冲击事件。如果材料的体积足够小，则单个离子的冲击会产生足够的破坏而显著改变其电阻率。因此，使用表面电极的材料窄带的电阻率测量，可以通过将电阻率作为在离子照射期间时间的函数的分立步骤，来显示单个离子冲击。
无论如何，所述电流被集成于外部的高效前置放大器电路162中(参看图12)，以对每个离子冲击产生单个脉冲。
孔阵列
孔阵列156(参照图12)可用于大型器件的离子注入，所述器件在相同的芯片上具有许多“计数离子注入”位置。也可使用许多个可能的孔阵列。每个孔阵列包括单个的控制孔，其能够被用于将计数离子量传输到基板上的特定位置。
精确(smart)孔阵列的基本元件如图14所示。来自高亮源148的离子束154通过聚焦透镜166聚集到精确孔排列156上。由孔168分散的离子束，通过高精度透镜系统170，例如，用于聚焦离子束(FIB)的探针形成透镜系统中的高精度透镜系统170，而被聚集在基板158上。使用单一离子探测系统的控制系统162在每个注入位置处被连线到探测器电极上。这些探测器仅对与其相关的注入位置中的注入事件敏感，而不会受到其它位置中的事件的串扰。一旦计数了正确的离子数目，则控制系统162关闭相关孔156。
DLP精确孔
在DLP芯片172中，使用数千个单个静电控制镜174，以通过将光反射到在荧光屏上或远离荧光屏来产生图像，参见来自德州仪器公司(TexasInstrument，TI)的图15。TI的DLP芯片通常具有可在+/-7度范围内倾斜的表面安装镜。通过使用FIB在每个镜面上钻孔，或采用其他方式，该芯片可适于用作精确孔。该镜面也需要蚀刻掉其下面的基板。旋转镜面可以打开或者关闭相关的孔。这些镜面可以相当厚，达到50微米，这使得系统对于离子注入损坏非常结实，其在预计应用场合下通常仅影响顶部的几十纳米。这些镜面铰接在也相当结实的单晶硅铰链上。然而，这些精确孔需要在离子注入造成操作不可靠之前定时替换。
其它
磁性翻转(flipped)的镜阵列也在文献中有报道，其操作在全90度，并可不经过大的修改而用于制造精确孔。
有很多种可选的MEMS器件，其具有单个的可设定地址的微米或纳米级元件，以形成精确孔阵列的基本部分。例如图16(a)和图16(b)所示，其中孔176通过两个相互交叉的阵列176和180进行的控制静电引力和斥力被打开和关闭。
倾斜孔
这里我们提出一种精确孔的设计，即可以通过在硅厚片184(例如TI公司DLP芯片的一个像素(pixel))中钻孔洞182而形成的精确孔，其中硅厚片184可以倾斜一个小的角度，参见图17。对于具有大的纵横比的孔，切断束需要的倾斜角很小，可为几度，因此可快速完成，这正是精确孔方法所希望的。实际上TI公司的DLP芯片在千赫兹(kHz)频率下倾斜镜面约7度，表明这是一种成熟技术。
在图17中，离子束射线的轨迹显示为倾斜的。在实际中，离子束方向可以保持固定，而带孔厚片可以通过静电力的外部控制而倾斜。该图显示了通过所述孔的三种离子轨迹，其为倾角θ的函数。当孔关闭时，通过孔壁的路径长度x大于材料中离子束的范围。在孔壁中离子束的范围x为壁厚t、孔直径w和倾角θ的函数，具体为：
x = t · tan ( θ ) - w sin ( θ )
束遮挡(occultation)的起动特定角(图17中的“临界”所示)对应于x＝0，该角度为：
θ＝tan-1(w/t)
试样(example)
  试样1   试样2   试样3
 孔直径w(nm)   50   20   50
 厚度t(μm)   10   1   1
 倾角θ(度)   x(μm)   x(μm)   x(μm)
 0.286   0.00
 0.300   0.45
 0.500   4.27
 1.000   7.14
 1.146   7.50   0.00
 1.500   8.09   0.24
 2.000   8.57   0.43
  试样1   试样2   试样3
 2.862   9.01   0.60   0.00
 4.000   9.31   0.72   0.29
 5.000   9.46   0.77   0.43
 7.000   9.66   0.84   0.60
 10.000   9.87   0.90   0.73
为了比较，在硅中的14keV31P的范围大约是20nm，其标准差为7nm。因此大于100nm的路径长度可以足以阻止14keV31P离子。这些条件显示在表中。
大电场(field)无掩膜光刻
大电场制造的实现可以使用并行排列以在单个芯片或子区域上的所有位置进行掺杂。离子源发出离子束，其在通过多孔模板掩膜之前，穿过入射单元和多静电离子光学单元。然后，具有小于50微弧度分散的单个束向下传输到基板上。基板可以被安装在X-Y背景(stage)上，用于在X-Y平面中进行指示(index)，以在相邻的芯片或基板区域中注入离子。
也可以采用一系列的方法。在该排列中，离子源被设置在电容光学装置和可编程的孔盘上方。200倍还原级(reduction stage)位于孔下方，并且在这下面是晶片和晶片级(stage)。使用这种排列，单个离子能够通过孔一个接一个地沉积在抗蚀层掩膜上，如图20中位置216、218和220所示。单个离子的每次注入通过使用图222中的电流尖峰识别，并且触发控制系统以向器件指示下一个注入位置。可能有许多种排列，包括使用无透镜的聚焦离子束，或者线聚焦一维透镜，静电离子或者透镜，宽电场(field)二维，和包括缩小静电透镜的任何其它透镜。可选的偏置结构可以用于在表面电极150被接地并且信号从背电极160中引出的情况。
参考图21，典型的晶体管结构的栅226和228之间的注入位置224在矩形的栅格范围被重复。从栅格的X和Y方向采集信号以能够解码(decode)每个离子冲击。例如，在位置230的离子冲击由Y3和X2中的电流来识别。这两个电流的并发(coincidence)可用来产生并发信号，其触发将器件指示(index)到下一位置。如果最大计数率为200kHz，则每个电荷聚集占用10ps，而包括并发信号全部过程占用0.5微秒。
器件比特线可用于提供在X和Y方向的离子冲击信号。这使用了器件涂覆金属以及制造过程中某种程度上的自检。这种方法的准确度能够统计地确定以提供一个且仅一个离子被注入到每个位置的概率。
冷却基板
基板也冷却到115K以将探测器噪声减少到低于约1keV的等价能量，0.2keV是目标值。这能够实现探测到所有注入离子的高确定性。最优温度是接近于液氮温度，并且许多商用的高灵敏度的X射线探测器也冷却到这样的温度。
由于聚集时间远远小于再结合时间，接近100％的电荷聚集是可能的。为了测量探测器的效率，对通过各种电极形状的聚焦MeV离子束光栅化(raster)并在每个点处监测电荷聚集效率[4]，发现约99％的电荷聚集效率是在距离电极不超过50微米处。因此，能够在量子位和控制栅所在的中央纳米结构区域往后很多微米的位置制造探测器电极。
电流被集成到外部高效冷却的前置放大器电路中，以约40ps为每个离子冲击产生一个信号脉冲。这种探测器中和离子探测电子装置的第一级中的热噪声的减少，允许来自单个离子冲击的信号被探测到。
退火
由于前述的核阻止过程，离子冲击引起缺陷。这种缺陷在室温下是相对移动的，并能够连接以形成延伸的缺陷，其难以用退火来修复。不过，低温注入意味着这些缺陷是相对不移动的。所以在冷注入之后的退火更容易全面修复离子感应损坏。
由注入过程引起的基板损坏可以通过5秒的950℃快速热退火(RTA)来去除。这种处理也足以激活磷施主[5]，但是基于标准体速率而限制其扩散为大约1nm[6]。也可使用在毫秒时间级的脉冲聚焦激光退火，以进一步限定磷扩散以及使加热区域局部化。退火期间掺杂质的横向漂移被限制在与在注入过程中的散射(straggle)相同的量级。
注入位置
为了估计在测试器件中的间距，使用注入模型包[2]来计算期望的离子散射(straggle)。对于具有5nm SiO2栅氧化物的硅基板上的14keV31P+离子入射，我们发现离子位于自由表面以下20nm处，其在束方向具有10nm的标准差，而在横向具有7nm的标准差。
探测器测试
对于例如构造量子计算机的应用，其需要31p的浅阵列，其有必要使用小于15keV的初始动能。因此，有必要知道该能量的硅中的这些离子的阻止能量。不幸的是，用于SRIM2003中的阻止能量的数据库不能扩展到所述低能量。结果，需要从具有能量远远大于15keV的离子所测到的已知阻止能量进行外推。目前完成的实验测试的概况如下表所示。注意，对于每个离子，实验离子化远小于外推值。
Figure B2005800153646D00181
为了估计在测试器件中的间距，使用注入模型包[2]来计算期望的离子散射(straggle)。对于具有5nm SiO2栅氧化物的硅基板上的14keV31P+离子入射，我们发现离子位于自由表面以下20nm处，其在束方向具有10nm的标准差，而在横向具有7nm的标准差。
注入轻离子
硼(B)注入可用于在半导体器件中产生p型区域。假设B是轻离子，单个离子很容易导入到晶体基板并且一直深入到基板中才停止。如通常情况下，当期望制造浅结时，这是一个问题。有两种方案可以解决该问题：
首先，在注入阶段离轴倾斜基板，使得离子以基本随机的方向进入基板，并且不会被捕获进入晶体通道。
其次，注入包括轻离子原子的分子离子。需要仔细挑选在该分子中的其它原子(“旁观”离子)，使得它们不干扰器件的电性能。在B的情况下，可使用分子BF3。这种情况下，每个冲击将一个B原子和三个F原子传送到基板。F原子损坏基板并且干扰通道(channeling)过程。受损的晶体不会很容易地引导B离子，因此由于通道引起的B分布中的深度后部(deep tail)能够被有效抑制。F原子对所述基板的电性能没有影响。
第二种方法提供了几个对于单个离子探测系统的显著优点。这是因为旁观离子在基板中产生了能够通过探测系统探测到的明显的离子化。下表给出了通过旁观离子的出现而获得明显优点的实例。可注意到，需要显著增加离子动能，这是因为所述分子的动能由与所关注的离子(B)和旁观离子(3F)共享。
93keV BF3分子离子注入，其提供有用的15keV B离子
Figure B2005800153646D00191
该方法也可以用于量子计算机的构造。目前，注入15keV31p+离子引起基板中约5keV的离子化。而如果注入30keV31PSi+分子，则在离开31P离子的相同范围，可以有效地得到两倍的离子化。这将使每个离子冲击在探测器的噪声水平之上而更容易被探测到。旁观Si离子可以容易地被容纳在退火后的基板晶格中。
器件末期过程(finalisation)
在注入过程开始之前，使用电子束光刻(EBL)在芯片上成形许多Ti/Pt校准标记。也在这时，在第二EBL步骤中，在离子阻止PMMA抗蚀层打开两个30nm以下的孔。
在离子注入和激活以后，使用进一步的两个EBL步骤完成在芯片表面上的其余的纳米电路。首先，Ti/Au控制栅在EBL成形单一PMMA层之后被沉积。通常使用该过程制造宽度为20-30nm的栅[7]，也有显示宽度达到12nm的连续栅。
最后，为了探测电子传输，使用双角度涂覆金属过程和双层抗蚀层来制造Al/Al2O3 SET[8]。在该过程的所有水平的整体校准，优于控制栅的宽度(约20nm)。
由于每个注入的离子通过基板所采用的路径各不相同，因此，每个注入离子的空间结构中都会有变化。这种变化可通过在成品器件中控制栅电压的适当校准进行校正。
最新实验结果
最新实验结果证实了单一离子注入，其采用高纯度有源基板以计数单一离子的到达，并兼容纳米级表面掩膜的使用。
这种方法可基于适合于keV重离子(Z＞2)体系的离子束感应电荷(IBIC)技术。通过探测由离子注入引起的离子化，这种方法已用于计数单一的在15-30keV范围中注入硅表面势垒探测器中的1H+和4He+，和在内部产生的具有能量高于20keV的28Si离子的中子感应反弹。由于脉冲高度缺陷，计数单一的低于20keV的注入重离子是有挑战的。这是因为一部分离子能量通过路径(pathways)而非离子化而被消散。
实验采用了高纯度硅基板(＞1800Ωcm)自身作为离子注入探测器。在临近注入位置处制造两个表面铝探测器电极，其与两个硼掺杂P阱(约1020cm-3)接触(参照图12)。中央注入区域被限定为5nm厚度的表面氧化物(由透射电子显微镜证实)和200nm厚的场氧化物的周围区域。与传统的表面势垒探测器不同，在注入位置不必有前接触，而扫射角的IBIC测量证实死层(dead layer)厚度有7nm的上限，因此在名义上与氧化层的厚度相同。由n型磷扩散层(1020cm-3)和Al接触件组成的背接触件完成PIN结构。所述基板耗尽电荷载体，确保当这两个表面电极被偏置在-20v时的高电荷聚集效率。这导致当基板被冷却到低于120K时产生小于20pA的漏电流，以减小载体的随机热产生。
当以SRIM建模时，注入Si(具有5nm的SiO2表面层)的14keV31P+离子有20nm的平均深度，其横向和纵向散射(straggle)分别为8nm和11nm。只有34％的初始动能产生离子化(其中包括从基板Si反弹的贡献)。每个注入当使用为离子注入的模型包(SRIM)和半导体器件TCAD进行计算时，将释放约1000个e-/h+对，其在内部电场中漂移并在电极上感应维持期大约500ns的瞬时电荷。
为了记录离子冲击产生的瞬时信号，电极被连接到具有集成晶体管复位电路的冷却的MOXTEK4终端JFET MX20。外部前置放大器模块控制JFET，其被连接到ORTEC672分光镜放大器，该放大器提供时间常数约为1微秒且幅度正比于电极中感应的整体电荷的模拟脉冲。多通道分析仪或采样存储示波器(采样间隔0.04微秒)被用于对于每个瞬时进行采样以保证与离子冲击一致的正确的脉冲波形。对于低噪声操作(＜1.5keV)，需要声学隔离采样区和电子装置，并需要将基板安装在陶瓷支架上，其另外的优点是其还减少了JFET的输入电容并进而降低了噪声。对于早期的器件，聚集时间要远小于再结合时间，因此接近100％电荷聚集是可能的，即使是keV的离子冲击。注入之后，5秒钟的快速热退火到950℃是有必要的，以修复损坏并激活注入的施主。
为了最优化探测器电极设计，通过光栅化的聚焦的2MeV He+离子束对不同几何形状测量其效率，以描绘每一个点处的探测电荷聚集效率。在这种情况下，每个离子冲击产生550000个e-/h+对，允许使用传统的电子装置在室温下进行方便的测量。测得的电荷聚集效率被发现，在距离表面电极横向距离达到50微米处，大于参考Hammamatsu硅PIN光二极管(其有相对厚的死层)。因此探测器电极可以制造为比现用的从注入区域10微米更大，这允许在该注入位置上进行纳米电路的传统制造。
在用于单一离子计数之前，通过使用来自55Mn的Kα和KβX射线(分别为5.894和6.489keV)进行照射，所述探测系统被全面测试，其中，每种X射线产生相似数量的e-/h+对，作为单一的14keV31P冲击，但是对基板没有晶格损坏。多通道分析仪产生X射线脉冲高度(能量)频谱，其证明基板是足够敏感以探测单个离子。如同所期望的，该结果显示了相当大的不完全电荷聚集，这是由于与受X射线照射的大体积相比，在接近于基板电极的敏感体积为小尺寸。一些来自源的低能量X射线也加入到噪声阈值。然而，由于显示了1.1keV或更好的系统噪声阈值，频谱是用于探测单一离子注入的可行器件的特性。
使用具有10微米见方区域(具有薄的5nm的SiO2)的测试器件，14keV31P+脉冲高度频谱可以从超过6000的离子冲击的电荷瞬时获得。由于在离子轨迹中的统计变化，e-/h+对的确切数字和结果脉冲高度因事件不同而变化。不过，超过98％的信号高于噪声阈值，这显示能够可靠探测单一离子冲击。
注入区带对离子注入具有令人惊讶的结实性。基板表面20nm处的离子注入损坏预计会快速降低离子信号。与其不同地，我们发现脉冲高度地逐渐减少，具有一些信号饱和的证据，大概当表面硅层(下到离子范围)被离子冲击一致地损坏时导致了电荷势阱和再结合。在顶点质心中的移动作为离子流量(fluence)的函数满足指数关系意味着，每个离子可有效地使40±4nm直径区域无效，这能够被假定为在深度到达20nm的入射离子的范围的末端。
使用电子束光刻(EBL)和标准开发过程，通过配置有包括暴露其上的孔且厚度为150nm的PMMA掩膜，完成了深入测试。该厚度足以阻止所有的14keV31P+离子进入基板并阻止在抗蚀层中的原子反弹。掩膜包括400孔，每个直径为20nm，用于探测大约750个离子冲击(每个孔约两个冲击)，而在顶点质心没有明显的变化，这显示感应电荷能避开由第一离子冲击导致的受损区域，以产生来自之后离子冲击的可测量信号。
这种技术可以用于与配置有两个20nm孔的掩膜器件相结合，以制造出两施主器件。这种器件然后经受宽区束(使用200微米直径)的离子轰击，直到两离子冲击通过电极信号中被计数。被掩膜所阻止的离子不会产生任何电极信号。
目前将一致的表面离子量应用于掩膜基板，使得离子被随机置于孔间。对于将用于实现Si:P电荷量子位的测试器件3，这导致50％的可能性将器件正确配置为每个位置一个P原子，这足够用于原理验证性实验。然而，对于大尺寸施主阵列，有必要在其使用FIB的阵列位置导引每个离子到其合适的EBL机加工孔，具体地为具有20nm焦距的一对束FIB/SEM。因为每个注入离子通过基板所采取的路径由于散射原因而不同，所以每个P原子在其空间结构中将有所变化，不过，这在理论上能够通过相关栅电压的合适的校准来进行校正。
目前，能够被可靠探测到的离子能量的下限，被探测电路中的噪声控制，该噪声是探测器电容、漏电流和外部感应声学噪声的函数。通过电极结构的最优化以减少漏电流，以及探测器与前置放大器电子装置之间的更好的电容匹配，预计噪声水平可以低于0.5keV，允许低于14keV的31P离子被可靠地计数。

Claims (37)

1.一种半导体器件，该器件包括：
半导体基板；
所述基板的一个或多个掺杂表面区域；
覆盖在所述掺杂表面区域上以形成电极的涂覆金属；和
近本征半导体的区带，该区带中注入了一定计数数目的掺杂质离子。
2.根据权利要求1所述的半导体器件，其中所述器件具有用于计数掺杂质离子的PIN、NIP、PIP或NIN探测器结构。
3.根据权利要求1所述的半导体器件，其中所述器件采用在一个以上电极中包含肖特基接触的探测器结构。
4.根据权利要求2所述的半导体器件，其中所述器件具有PIN探测器结构，该PIN探测器结构具有覆盖在基板中的p型掺杂表面阱上的表面铝电极，和在所述基板下面的n型掺杂背电极和背接触层；其中所述基板包括近本征半导体，在所述近本征半导体的区带中存在一定计数数目的掺杂质离子。
5.根据权利要求2所述的半导体器件，其中所述器件具有PIN探测器结构，该PIN探测器结构具有位于近本征半导体基板中相应的P型掺杂表面阱上面的两个表面电极；其中在所述基板下面是n型掺杂背电极和背接触层；并且其中所述基板包括所述表面阱之间的存在一定计数数目的掺杂质离子的区带。
6.根据权利要求2或3所述的半导体器件，包括：金属氧化物半导体场效应晶体管，该金属氧化物半导体场效应晶体管具有近本征半导体的通道区域，在该通道区域中存在一定计数数目的掺杂质离子。
7.根据权利要求1所述的半导体器件，其中所述结构具有n掺杂或p掺杂背平面。
8.一种电荷量子位器件，包括：根据权利要求1所述的半导体器件，所述半导体器件中注入了计数的掺杂质离子。
9.一种掺杂团簇器件，包括：根据权利要求1所述的半导体器件，所述半导体器件中注入了计数掺杂质离子。
10.一种以阵列方式布置在半导体晶片上的多个半导体器件，所述器件为根据权利要求1所述的器件。
11.一种用于制造半导体器件的方法，该方法包括以下步骤：
对于基板的一个或多个表面区域进行掺杂；
在所述表面区域上涂覆金属以形成电极；
通过掺杂质离子束照射所述基板中的近本征半导体的区带；
探测通过至少一个所述电极的电流，以对每个计数数目离子注入所述近本征半导体区带中进行记录；
当已经记录了预定数目的注入离子时，停止所述照射。
12.根据权利要求11所述的方法，进一步包括以下步骤：
在所述基板的表面上沉积离子阻止抗蚀层；和
对所述离子阻止抗蚀层进行纳米成形，以在所述离子阻止抗蚀层中打开向下延伸到所述基板的孔洞。
13.根据权利要求11或12所述的方法，其中所述基板为硅基板。
14.根据权利要求11所述的方法，其中所述电极位于所述基板的上表面上。
15.根据权利要求12所述的方法，其中所述抗蚀层为聚甲基丙烯酸甲酯层，该聚甲基丙烯酸甲酯层足够厚以阻止掺杂质离子到达所述基板。
16.根据权利要求15所述的方法，其中所述抗蚀层足以阻止注入的离子和构成所述抗蚀层的原子的前向反弹。
17.根据权利要求15所述的方法，其中所述抗蚀层被显影为打开用于注入的一个或多个孔。
18.根据权利要求15或16的方法，其中所述抗蚀层被背刻蚀以打开用于注入的一个或多个孔。
19.根据权利要求12所述的方法，其中在所述抗蚀层中打开注入位置的阵列。
20.根据权利要求11所述的方法，其中所述掺杂质离子束的源提供包含所述掺杂质原子的分子的离子束。
21.根据权利要求11所述的方法，其中所述掺杂质离子束的源通过控制系统来选定导通和关闭。
22.根据权利要求19所述的方法，其中所述掺杂质为硼(B)，所述离子束的源提供三氟化硼(BF3)分子的离子束。
23.根据权利要求12-22中的任一权利要求所述的方法，其中在所述抗蚀层中存在多个孔洞；进一步包括以下步骤：聚焦或校准所述离子束以顺次瞄准每个孔洞，并通过每个孔洞传输一定计数数目的离子。
24.根据权利要求23所述的方法，其中单个探测器监测整个所述基板上的离子冲击信号。
25.根据权利要求12所述的方法，其中在所述抗蚀层中存在多个孔洞，其中所述注入是利用有源孔阵列通过每个孔洞并行完成的，所述有源孔阵列排列为单个可关闭孔对准每个所述孔洞。
26.根据权利要求25所述的方法，其中各个探测器在每个孔洞下面的注入位置处监测离子冲击；一旦在相应的位置处探测到离子注入，则使用控制系统关闭所述阵列中的相应的孔。
27.根据权利要求26所述的方法，其中所述孔阵列利用DLP技术，静电式电动机，或倾斜孔。
28.根据权利要求11所述的方法，其中通过电绝缘SiO2势垒层将所述离子注入到所述近本征半导体中。
29.根据权利要求28所述的方法，其中所述势垒层的厚度小于10nm。
30.根据权利要求11所述的方法，进一步包括在基板的与至少一个所述电极相对的表面上形成背电极的步骤。
31.根据权利要求11所述的方法，其中所述基板被冷却到接近液氮的温度。
32.根据权利要求31所述的方法，进一步包括用于当已经记录了预定数目的注入离子时停止所述照射的控制系统也被冷却到接近液氮的温度。
33.根据权利要求11所述的方法，进一步包括：在离子注入之后对所述半导体器件进行退火和激活。
34.根据权利要求33所述的方法，其中所述退火和激活在450-950℃的温度范围内进行5秒。
35.根据权利要求11所述的方法，进一步包括：电子束光刻以制成控制栅和读出SET。
36.根据权利要求35所述的方法，其中相对于所述栅或SET结构而设置记录标记，以助于制造。
37.根据权利要求11所述的方法，进一步包括：相对于所述掺杂质离子束的源倾斜所述基板，以减小注入离子的阻止距离。
CN2005800153646A 2004-05-18 2005-05-18 注入计数掺杂质离子 Active CN1954409B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
AU2004902661A AU2004902661A0 (en) 2004-05-18 Implanted counted ions
AU2004902661 2004-05-18
PCT/AU2005/000706 WO2005112087A1 (en) 2004-05-18 2005-05-18 Implanted counted dopant ions

Publications (2)

Publication Number Publication Date
CN1954409A CN1954409A (zh) 2007-04-25
CN1954409B true CN1954409B (zh) 2010-10-13

Family

ID=35394420

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800153646A Active CN1954409B (zh) 2004-05-18 2005-05-18 注入计数掺杂质离子

Country Status (5)

Country Link
US (1) US7834422B2 (zh)
EP (1) EP1747579B1 (zh)
JP (1) JP5189359B2 (zh)
CN (1) CN1954409B (zh)
WO (1) WO2005112087A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008015211B4 (de) * 2008-03-20 2011-01-05 Infineon Technologies Ag Messanordnung und Verfahren zum Betreiben der Messanordnung
KR101525590B1 (ko) * 2008-10-08 2015-06-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US8409908B2 (en) * 2009-07-30 2013-04-02 General Electric Company Apparatus for reducing photodiode thermal gain coefficient and method of making same
US9263272B2 (en) 2012-04-24 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Gate electrodes with notches and methods for forming the same
US9355888B2 (en) 2012-10-01 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
US9673245B2 (en) * 2012-10-01 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
US8972921B2 (en) 2013-03-14 2015-03-03 International Business Machines Corporation Symmetric placement of components on a chip to reduce crosstalk induced by chip modes
US9159033B2 (en) 2013-03-14 2015-10-13 Internatinal Business Machines Corporation Frequency separation between qubit and chip mode to reduce purcell loss
US8865537B2 (en) 2013-03-14 2014-10-21 International Business Machines Corporation Differential excitation of ports to control chip-mode mediated crosstalk
CN104867834A (zh) * 2015-04-22 2015-08-26 中国科学院半导体研究所 基于soi衬底的单杂质原子无结硅纳米线晶体管及制备方法
CN114765224A (zh) * 2020-12-30 2022-07-19 苏州阿特斯阳光电力科技有限公司 背接触电池及其制备方法
CN112820613B (zh) * 2021-01-04 2021-12-03 长江存储科技有限责任公司 离子注入设备及离子注入方法
DE102021117027A1 (de) * 2021-07-01 2023-01-05 Universität Leipzig Vorrichtung und Verfahren zur Bestimmung des Eindringens eines Teilchens in ein Material

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1329338A (zh) * 1999-11-12 2002-01-02 日新电机株式会社 控制静电透镜的方法和离子注入装置
CN1404159A (zh) * 2001-08-30 2003-03-19 联华电子股份有限公司 具有基体触发效应的硅控整流器
CN1414606A (zh) * 2001-10-26 2003-04-30 日新电机株式会社 离子注入的方法和设备
CN1419708A (zh) * 2000-03-17 2003-05-21 瓦里安半导体设备联合公司 通过激光退火和快速加温退火形成超浅结的方法
CN1423312A (zh) * 2001-12-03 2003-06-11 旺宏电子股份有限公司 利用减少漏极植入范围而缩小器件尺寸的方法
CN1424867A (zh) * 2001-12-04 2003-06-18 日新电机株式会社 用于扼制基底电荷累积的离子速辐照装置和方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3996655A (en) * 1973-12-14 1976-12-14 Texas Instruments Incorporated Processes of forming insulated gate field effect transistors with channel lengths of one micron in integrated circuits with component isolated and product
US4744616A (en) * 1985-02-25 1988-05-17 California Institute Of Technology Monolithic electro-optic modulator array
JPH05326437A (ja) * 1992-05-22 1993-12-10 Nec Yamagata Ltd イオン注入装置の注入量カウント方法
JP4044176B2 (ja) * 1996-07-11 2008-02-06 株式会社半導体エネルギー研究所 半導体装置
JP2001023917A (ja) * 1999-07-06 2001-01-26 Univ Waseda ゆらぎを抑制した半導体装置
JP2002368252A (ja) * 2001-06-06 2002-12-20 Sanyo Electric Co Ltd Ｐｉｎダイオード
AUPR728901A0 (en) 2001-08-27 2001-09-20 Unisearch Limited Method and system for introducing an ion into a substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1329338A (zh) * 1999-11-12 2002-01-02 日新电机株式会社 控制静电透镜的方法和离子注入装置
CN1419708A (zh) * 2000-03-17 2003-05-21 瓦里安半导体设备联合公司 通过激光退火和快速加温退火形成超浅结的方法
CN1404159A (zh) * 2001-08-30 2003-03-19 联华电子股份有限公司 具有基体触发效应的硅控整流器
CN1414606A (zh) * 2001-10-26 2003-04-30 日新电机株式会社 离子注入的方法和设备
CN1423312A (zh) * 2001-12-03 2003-06-11 旺宏电子股份有限公司 利用减少漏极植入范围而缩小器件尺寸的方法
CN1424867A (zh) * 2001-12-04 2003-06-18 日新电机株式会社 用于扼制基底电荷累积的离子速辐照装置和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CN 1329338 A,全文.
JP特开2001-23917A 2001.01.26

Also Published As

Publication number Publication date
JP5189359B2 (ja) 2013-04-24
CN1954409A (zh) 2007-04-25
JP2008502161A (ja) 2008-01-24
WO2005112087A1 (en) 2005-11-24
EP1747579A4 (en) 2009-09-02
US7834422B2 (en) 2010-11-16
EP1747579A1 (en) 2007-01-31
US20070252240A1 (en) 2007-11-01
EP1747579B1 (en) 2017-07-26

Similar Documents

Publication Publication Date Title
CN1954409B (zh) 注入计数掺杂质离子
US7002166B2 (en) Method and system for single ion implantation
Van Donkelaar et al. Single atom devices by ion implantation
Clark et al. Progress in silicon-based quantum computing
Pellegrini et al. 3D double sided detector fabrication at IMB-CNM
AU2002322184A1 (en) Method and system for single ion implantation
Snoeys et al. PIN detector arrays and integrated readout circuitry on high-resistivity float-zone silicon
Forcolin et al. Development of 3D trenched-electrode pixel sensors with improved timing performance
AU2005242730B2 (en) Implanted counted dopant ions
Koybasi et al. Design, simulation, fabrication, and preliminary tests of 3D CMS pixel detectors for the Super-LHC
CN109786198A (zh) 一种制备单原子固态器件和阵列的原子掺杂方法及系统
Breese A review of ion beam induced charge microscopy for integrated circuit analysis
Yang et al. Integration of single ion implantation method in focused ion beam system for nanofabrication
Gkougkousis Recent achievements of the ATLAS upgrade Planar Pixel Sensors R&D project
Fourches et al. Beyond the CMOS sensors: the DoTPiX pixel concept and technology for the International Linear Collider A
DE102004047307B4 (de) Verfahren zur Untersuchung einer strukturierten Probenoberfläche
Horn et al. Verification of three-dimensional charge transport simulations using ion microbeams
Colladant et al. Charge collection studies of SOI diodes
Breese et al. Advances of nuclear microscopy in microelectronics analysis
Jamieson et al. Novel detectors for single atom doping of quantum computer devices
Mattiazzo Performances of the Ion Electron Emission Microscope at SIRAD
Bielejec et al. Path Forward to Deterministic Single Ion Donor Devices using Top-Down Implantation.
Rossi et al. The Sensor
Yazdi Towards electron holography of working transistors
Wellard et al. Progress in silicon-based quantum

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20191029

Address after: New South Wales, Australia

Patentee after: Xinnan Innovation Co., Ltd.

Address before: New South Wales, Australia

Patentee before: Qucor Pty Ltd.

TR01 Transfer of patent right