JP5189359B2 - 注入され計数されたドーパントイオン - Google Patents

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Description

本発明は、実質的真性半導体の基板に注入された多量のドーパント原子（ドナーやアクセプタ）で構成された半導体装置に関する発明である。また、このような装置を製造する方法に関する発明でもある。
理想としては、真性半導体には不純物が完全に含まれるべきではない。実在結晶において、時折空間格子に不純物原子が存在するが、この不純物原子が装置の稼働に影響を及ぼさない（実質的真性）のであれば、装置は稼働に耐えうる。
イオンを基板に注入する理由は多数ある。例えば、電子装置を製造するために、ドーパントイオンを半導体の基板に注入する。電子装置が小さくなるにつれ、そして、特に量子効果の活用に近づくにつれ、少数の、または一つでもイオンの注入の操作ができることが重要になってくる。
特に、ＣＭＯＳゲートの大きさが１００ナノミリメートルを下回ると、装置から装置への主要なパラメータにおいて、チャンネル領域における任意の統計的なドーパント変動が増加して無定見なものとなる。このような問題は、これからの世代の様々な電子装置にとって大変重要なものになってくる。
更に、本発明に関する背景技術は、脚注の引用文献によって認知されている。また、それらは全て、参照することにより本願に援用され、情報開示の一部を構成する。
半導体基板、
前記基板の、不純物がドープされた一つ以上の表面領域、
前記ドープされた表面領域上を金属化して形成された表面電極、及び、
計数された数のドーパントイオンが注入された実質的な真性半導体の領域、
からなる半導体装置。
計数された数のドーパントにより、実質的に真性な半導体の領域の変化した特性は、多数の有用な装置の製造における中間産物であるばかりか、多数の異なった装置に適用する際に有用なものである。
真性半導体内の一つ以上のドープされた領域を持つことは、単一のドーパントイオンを検出する目的のＰＩＮ（ｐ−タイプ、真性、ｎ−タイプ）構造に進歩を与える。しかしながら、本発明は、ＰＩＮ構造に限定されるものではなく、これら金属ショットキー接続を用いる構造ばかりか、ＮＩＰ、ＮＩＮ及びＰＩＰ検出器構造にも限定されない。ドーパント原子は、金属ショットキー接続の場合には、金属原子をも取りうる。そうした構造は、単一イオン計数を容易にするために用いられる。多数の個々の例をここに述べる。
基板内のｐ−タイプ（ボロンのような）がドープされた表面ウエル上に重なった一つ以上のアルミニウム表面電極を有し、さらに該基板の下には、ｎ−タイプ（リンのような）がドープされた背面電極及び金属背面接続層を有する、ＰＩＮ検出器構造である。前記基板は、計数された数のドーパントイオンがある領域を有する実質的に真性な半導体を有する。
金属−酸化物−半導体−電界効果トランジスタ（ＭＯＳＦＥＴ）（たとえば、ＣＭＯＳ）は、それぞれが表面電極に接続された二つのｎ−ドープされたウエルを構成することで本発明を利用することが出来る。それぞれのウエルは、計数された数のドーパントイオンが存在する実質的に真性な半導体領域により互いに分離されている。この構造は、ｐ−ドープされた背面平面を有することが出来る。ｐ−ドープされたウエルを逆極性構成としたりｎ−ドープされた背面平面を用いたりすることが出来る。ｎ−ＭＯＳ及びｐ−ＭＯＳトランジスタのチャネル領域のドーパントの数を正確に数えることで、高いしっかりした運転パラメータ（たとえば、閾電圧）を有するＣＭＯＳトランジスタを構成することが出来る。
計数された数のドーパントイオンが注入された電荷量子ビット装置。
計数された数のドーパントイオンのクラスタが注入されたドーパントクラスタ装置。
半導体ウエハ上の何らかのそうした装置のアレイ。
基板の一つ以上の表面領域をドープし、
前記ドープされた表面領域上を金属化して電極を形成し、
前記基板の実質的に真性な半導体領域に、ドーパントイオンビームを照射し、
前記表面電極の少なくとも一つを介して電流を検知して、計数された数のイオンのそれぞれについて、前記実質的に真性な半導体領域内への注入を記録し、
所定数の注入イオンが記録されたところで、前記照射を停止する、
ステップから構成される、半導体装置の製造方法。
該方法は、さらに、
前記基板の表面上に、イオン停止レジスト層を配置し、
前記イオン停止レジスト層をナノパターニングして、実質的に真性な半導体の領域上の前記イオン停止レジスト層に穴を開ける、
ステップを有してもよい。
基板は、シリコンまたは他の半導体材料でよい。表面電極は、ウエハの上部表面上に配置される。レジストは、イオンが基板に到達することを防止できる程度に十分に厚い、ポリメチルメタクリレート（ＰＭＭＡ）であるとよい。典型的には、１３０または１５０ナノメートルであるか、またはｋｅＶ重（Ｚ＞２）イオンに対するものよりも大きくする。注入位置のアレイは、レジストに開口していてもよい。
イオンビームソースは、要求されるドーパント原子またはドーパント原子を含む分子のイオンビームを供給することが出来る。イオンビームソースは、制御システムによりゲートが開閉されるようにしてもよい。
イオンビームがドーパントイオンを含んだ分子を供給する場合、該分子内の他のイオン（“バイスタンダー（傍観者）”イオン）は、装置の電気的な特性を乱さないように慎重に選択されなければならない。ボロンイオン“Ｂ”の場合、ＢＦ３の分子を使用することが出来る。この場合、各衝突は、一つのＢと３つのＦ原子を基板にもたらす。Ｆ原子は基板を損傷させ、チャネリング行程を混乱させる。損傷を受けた結晶はＢイオンを通すことはなく、それゆえ、簡単に、チャネリングによるＢの配置が深い軌跡となることが効果的に抑圧される。適宜な行程の後、Ｆ原子が基板の電気的な特性に影響を与えることはない。
分子を使用することには、いくつかの重要な利点がある。これは、バイスタンダーイオンが、電極内の電流を検知する助けとなることが出来る、基板内の十分なイオン化を生成するからである。
正確に計数されたイオンの大規模なアレイを作るために表面電極を使用する二つの方法がある。第１の方法は、連続的な方法であり、原子力顕微鏡（ＡＦＭ）に穴の開けられたナノステンシルから、収束イオンビーム（ＦＩＢ）または平行イオンビームが、各注入位置を目標にして、それぞれに計数された数のイオンを分配する。この方法は、基板を完全に横切ることから生じる一つのイオンの衝突信号だけを監視する方法が要求される。
二つ目の方法は、並行的な方法であり、これは注入が各位置に対して“スマート開口部アレイ”を介して平行に行われるものである。“スマート開口部アレイ”は、各開口部がコマンドで個々に閉塞することが出来る、個々にアクセス可能な開口部のアレイとして定義される。この方法は、各注入位置についてそれぞれ検出器を用いなければならないのと適宜な制御システムが必要となる。
スマート開口部アレイは、イオンビームソースと基板の間に設けられており、このアレイの開口部は、制御システムによりゲートが開閉される。開口部は、レジスト内でそれぞれのイオン注入位置に登録されている。開口部は、ＤＬＰ技術、静電モータまたは傾斜装置を利用している。
イオンは、薄い、典型的には１０ナノメートルの電気的に絶縁されたＳｉＯ２バリア層を介して注入されるが、より高いイオンビームエネルギーの場合、より厚い層でも可能である。
表面電極は、所望する注入位置から５０ミクロン以上セットバックしているが、十分な電化収集効率を発揮する。
背面電極は、少なくと一つの他の製造された電極に対して基板の反対側の表面に形成されている。
背面電極は、少なくと一つの他の製造された表面電極に関して逆バイアスされており、荷電キャリアの真性領域を実質的に減少させ、構築領域を電場で満たす。イオン衝突により生成された自由キャリア、“イオン化”、は、構築領域の電場内を移動することが出来、電極内に一時的な電流を生じさせる。
背面電極は、大きくてもよく、たとえば、半導体ウエハの背面全部をカバーするものでもよい。表面電極の間隔は、基板の抵抗率が十分に高ければ、１００ミクロン程度の大きさでもよい。基板の抵抗率は、基板がとても純粋であることが期待でき、そして高い抵抗率が純粋な基板の性質なので、高いことが期待される。表面電極と背面電極の間に適用される逆バイアス電圧は、真性領域を空にするためには１０Ｖ以上である。電荷の移動が引き起こされた衝突は、電極内に一時的な電流を引き起こし、それは集約されて各イオン衝突の信号パルスを生成する。
基板は、冷却され、例えば、液体窒素の温度近くまで冷却されて、ディダクションノイズを減少させる。制御システム部分、特にプリアンプはＳＮ比を改善するために冷却される。
注入後、４５０°Ｃ〜９５０°Ｃの温度範囲で、出来れば５秒間アニーリングと活性化プロセスを行うとよい。
さらなる電子ビームリソグラフィ（ＥＢＬ）ステップを用いて、制御ゲートや読み出しＳＥＴを作ってもよい。制御ゲートは、使用に際して校正してもよい。製造を助けるために、登録マーカをゲートやＳＥＴに対応して配置させることが出来る。
基板は、イオンビームソースに対して傾けて、注入イオンの停止距離を減らすことが出来る。
本発明は、広い範囲での検出器の構造及び製造された重要なドーパント装置の広範な領域において実証される。
＜ＰＩＮイオン検出器構造＞
二つのＰＩＮ検出器構造が検証された。はじめに、図１で示されている符号１０の装置は、Ｐタイプ（例えばボロン）がドープされた表面ウェル（ｗｅｌｌ）１４を上を覆う表面アルミニウム電極１２と、絶縁層１６と、基板１８と、後部接続層２０と、Ｎタイプ（例えばリン）でドープされた後部電極２２を有している。計数されたＰタイプのドーパントイオン２４は、基板１８の、電極の端から約２５ミクロンまで広がる構築領域に導入される。
次に、図２で示されている装置は、絶縁層３２によって分けられている二つの電極２８、３０を有するものである。この装置は、先の装置より拡大された大きさを有する構築領域を供給できる。各々の電極は、Ｐタイプ（例えばボロン）がドープされた表面ウェル（ｗｅｌｌ）３４、３６をそれぞれ覆う形で位置づけられている。また、後部接続層３８とＮタイプ（例えばリン）がドープされた後部電極４０もある。更に、計数されたドーパントイオン２４は、基板１８に導入される。
ＰＩＮ装置は、高い再生産性があり、漏洩電流が少なくなるように製造された。ＰＩＮ装置は、電荷過渡検出機器と互換性があり、期待された理想的形態により近い検出パルス形態を実現した。このシステムは、装置の操作を大いに簡素化したプリアンシステムのプリセット・パラメータに対しては非感受性の性質を持つ。それらは、幅広い操作を経て、理想的な作動に近づくことができた。検出器もまた、マイクロフォニック雑音に非感受性の性質を持つので、実験室の任意のノイズ事象が、システムにおけるノイズを誘発しない。ＰＩＮ検出器は、故障のしないショットキ（Ｓｃｈｏｔｔｋｙ）ＭＯＳ検出器と比較して、相当の高いバイアス電圧に耐えることができる。これは、高い電荷収集効率範囲を広げることができる。原子核マイクロプローブを用いた実験によって、製造現場での高い電荷収集効率が明らかになった。
＜計数されたドーパントＭＯＳＦＥＴの組立＞
前述のＰＩＮイオン検出システムは、ゲート構造が、除去されるか又は製造ラインにおけるゲート製造処理段階の前で欠けている（図４参照）場合、ｎ−ＭＯＳ又はｐ−ＭＯＳ電界効果トランジスタの構造に似ている。図４は、それぞれ電極５６、５８に接続され、Ｐタイプドーパントでドープされる領域２４で分けられた二つのＮドープウェル５２、５４と、Ｐドープされた背面３２とで構成されている、ｎ−ＭＯＳトランジスタを示している。そのため、本発明は、実際の装置製造の中間段階において、ドーパントイオンが当該領域に注入されることを記録するイオン検出システムとして、それを使用することにより、当該行程中に組み入れることが出来る。計数された数のドーパントイオン２４は、基板に導入される。
ＴＣＡＤシミュレーションにより、電場分布が、先に述べた標準ＰＩＮ装置における領域と酷似していることが分かった。更に重要なこととして、装置の電荷収集効率が１００％に近づいたと見られたことである。
図５（ａ）を参照すると、平面ＭＯＳＦＥＴ６０は、厚さ数ナノメートルの薄い酸化被膜６４の下にある活性化されたシリコン基板６２有している。Ｓｉ−ＳｉＯ２のインターフェース性質の変動は、予期されるドーパントに関する変動に対してずっと小さくならなければならない。二つのオーム接続６６は、酸化被膜６４を貫通し、Ｎ＋ドレーンとソース電極領域６８上に位置する。Ｐ＋ドープ背面接続層７０は、ウェファの背面にある。
厚いレジスト層７２は、構造体の頂部にあり、７４でオーバーハングした開口によって貫通されている。装置は、ドーパントイオン７６の平行ビームで照射される。すると、ボロンイオンのいくつかが開口部７４を通過し、表面酸化被膜を貫通して７８のシリコン基板に達する。到達した各々のイオンは、Ｎ＋電極６８とＰ＋背面接続層７０の間に電流を引き起こす。この電流は、プリアンプ８０を通って、ボロンイオンの一つが基板６２に入る度毎に電流スパイク８２を記録する。この電流スパイクは、イオンビームを制御するために利用され、計数された数のボロンイオンが領域７８に導入されるようになる。
注入段階の後、ポリシリコン又は金属ゲート８４は、図５（ｂ）に示すように、領域７８上の酸化被膜６４の上に配置される。ゲートの材料は、図５（ｂ）にて示している矢印に対して垂直方向に配置され、ゲート８４を形成する開口部７４を介して入り込むのと同様に、レジスト７２の表面である８６を覆う。レジストは、ゲートを適当な大きさにするため、ゲート８４の配置の前に切除されて開口７４を拡張させる。注目すべきは、ゲートが、同じ開口部７４を使用することによって注入イオン上に自動的に配列される、ということである。
図６では、背面又はレジスト層を有さず、ＭＯＳＦＥＴ上に組み立てられたゲート構造９２に形成されている開口部９０を介して製造物の端部に注入されたイオンがある、別の装置を示している。この場合、電気回路は二つのＮ＋電極領域の間に設置されて、それぞれのイオンの注入事態に関連した電流スパイク８２を識別し、注入を制御する。
図７（ａ）では、一般的に２００ナノメートルの厚さであるＢＯＸ層１００の下にシリコン基板を配置した、更に別の装置を示している。この上は、活性シリコンチャンネル領域１０２及び、真性シリコンチャンネル領域１０２の上部を横断して薄いブリッジ部１０６を形成しているポリシリコン三重ゲート１０４である。酸化物層１０７は、チャンネル１０２とゲート１０４を隔てている。レジスト層１０８は、このゲート構造を覆っており、オーバーハングした開口部１１０は、Ｂ＋イオンビームの構造内への縦の照射を可能とする。Ｂ＋イオンの中には、開口部１１０を通過するものもあり、中にはブリッジ１０６を貫通しシリコンチャンネル領域１０２に入るものもある。図７（ｂ）では、最終的な装置、一般的にはＦＩＮＦＥＴと呼ばれる装置を示している。この厚いゲートは、低い抵抗値の接続がＭＯＳＦＥＴ装置で作られるのを可能とする。この処理は、ＦＩＮＦＥＴの中心チャンネル、又は、該チャンネルに最も近接しているソースとドレーン接続の領域に、正確にドープするために使用されうる（後者は「ソース・ドレーン拡張」と呼ばれる）。
図８では、真性シリコン基板６２は、酸化被膜６４の下部に組立てたＰ＋ソース１１２とドレーン１１４を有し、ゲート構造１１６は該酸化膜の上に組立てられている、という更なる例を示している。単一リン原子は、ゲート１１６と酸化膜を通り１１８に注入され、基板の１１８にドーパント原子の規則的配列を形成する。
これら全ての装置の組立てにおいて、ソースとドレーン電極を使用することにより、イオン注入の信号となる電流を供給することで、基板上に更に部品を配置する必要性を回避することができる。
＜電荷量子ビット（Charge Quibit）装置＞
これらの装置は、二つのドーパント原子が必要となる。６０ナノメートル離れた平均距離において、アクセス可能なＢゲート電圧を使用して、量子ビットの回転時間~２００ピコセカンドを算出し[文献11]、より小さな間隔で早く回転するようになった。冒頭の二つのドーパント原子装置に関して、ＰとＰの組の〜４０％が、６０ナノメートル未満で離れており、機能的量子ビットを作る。１５ナノメートルのレジスト開口部を組立て、中心から中心まで３０ナノメートルの間隔が実現することと予想する。このような構造において、全ての組の間隔は、７０ナノメートルを下回り、大規模システム用の多収率の操作上の量子ビットを供給する。
＜電荷量子ビットとドーパントクラスタ装置＞
以下、この方法が二つのドーパントを有する電荷量子ビット装置及びドーパントクラスタを有する装置の組み立てとどのように互換性があるかを説明する。クラスタ装置は、二つのドーパントがリンドナーの注入されたクラスタによって取って代わり、効果的に二つの埋込まれた金属製アイランドを作り出す中に、組立てられている。図９（ａ）では、二つのこうしたクラスタは１２０で表面から下方に２０ナノメートルの位置に埋設され、制御ゲート１２２、１２４、１２６、１２８、１３０と二重読み取りＳＥＴ１３２、１３４が正確に位置づけられている。各々のクラスタが、境界によって隔たれた状態の金属密度を作り出すのには、およそ６００個のドナーがそれぞれ必要であることが計算され、それによって、表面制御ゲート間に異なったバイアスを適用することでクラスター間の断続的順次的トンネル現象が発生する。そのとき、二つの読み取りＳＥＴは、この断続的電荷運動を検知するために使用される。テスト装置での断続的な出力信号により、制御された電子移動を証明することが出来る。また、それと同時に、多数の注入されたドーパントが、ｉ−Ｓｉ基板内又はＳｉ／ＳｉＯ２インターフェースにおけるトラップの有害な影響を最小限にする。
電荷量子ビット装置は、二つの対称的なＳＥＴ１３２、１３４を使用し、単一Ｐ−Ｐ＋量子ビット内の電子位置を読み取る。原則として、単一ＳＥＴで十分なのであるが、更に、二つのＳＥＴからの出力を相互に関連付けることにより、Ｓｉ基板やＳｉＯ２の境界層でのランダムな電荷運動、または二つのＳＥＴそのものが関連することによって起こる疑似事象を排除することができる。このような電荷ノイズ除去は、リンドナーが、トンネル接合で隔たれた二つのアルミニウムアイランドによってシミュレーションされるという、全アルミニウムツインＳＥＴアーキテクチャを使用して［文献１３］が証明している。
図９（ａ）の装置では、各々のＳＥＴが、その最も近いドナークラスタと強固に容量結合するように設計されている。しかし、予備測定では、二つのＳＥＴ間の重大な容量結合が信号識別を困難にしてしまい、図９（ｂ）に示すように、それぞれ１μｍ程度互いに隔たれた二つのＳＥＴのある装置を再設定する必要があった。
図９（ｂ）の異なった配列では、各々のＳＥＴアイランド１３２、１３４には、それぞれ結合電極１３６、１３８がありドナーサイトと容量結合する。長い中心境界の“Ｂ”ゲート１０６は、ドナー間のトンネル現象を制御するために使用される。
図９の装置の製造は、多くの高分解能電子ビームリソグラフィ（ＥＢＬ）ステップがあり、それぞれのステップは、確実なゲート制御とドナーと読み取りＳＥＴ間の十分な容量結合を保証するために、２０ナノメートルかそれ以上の精度を伴った他のステップと調整されなければならない。この工程は、以下の通りである。
まず、制御ゲートとドナー間の境界は、５ナノメートルのＳｉＯ２層、つまり、１０１２ｃｍ−３のバックグランドｎ−ドーピングレベルでほぼ真性なシリコンウェファ上で熱成長させたＳｉＯ２層によって作られている。
もし単一イオン注入操作が必要な場合、ミクロン規模のアルミニウム検知電極１５０、１５２が、紫外線リソグラフィを使用して基板上に配置される（図１２参照）。電極は、互いに５０μｍ隔たっており、それは高効率な電荷収集を行うには十分であるが、全てのナノ回路をそれら電極間に構築するには、遠すぎる距離である。多くのＰ原子を伴うテスト装置の製造にとって、単一イオンの計数は、クラスタサイズが投入イオン量とレジストの開口部の直径から十分に正確に決定することができるので、必須ではないことに注意したい。
装置の全ての機能において、２０ナノメートル未満の登録を行うためには、ＥＢＬ（電子描画）を用いてチップ上に多くのＴｉ／Ｐｔ位置決めマークをパターニングする。ＥＢＬの二段階目では、二つの３０ナノメートル未満の開口部が、図１２に模式的に示すように、イオン停止ＰＭＭＡレジストに形成される。金属化とリフトオフによって、これらの開口部の寸法が確認される。
１４ｋｅＶ Ｐ＋イオンビームを使用して、ドナー注入は、次のステップに進む。文献［１２］によるモデリングは、これらのイオンが標準偏差の１０ナノメートルの状態で平均深度３８ナノメートル地点のＰＭＭＡ内に留まることを示しているので、１００ナノメートル以上の厚さの層であれば、リンイオンをブロックしレジストを構成している原子の反跳を回避をするのに十分である。開口部を貫通し基板に入ったリンイオンは、自由表面下の平均深度２０ナノメートルの深さに留まる。
注入工程が引き起こす基板への損傷は、熱処理を通して排除する。９５０℃の高速熱アニール（ＲＴＡ）を５秒間実施する。これは、十分にリンドナーを活性化させるが［文献５］、標準容積率（standard bulk rates）に基づいて〜１ナノメートルまでに拡散は制限される［文献６］。ミリ秒時間のパルスレーザーアニーリングは、リン拡散の更なる制限と加熱領域を局所化するためにも使用される。
イオンの注入と活性化に続いて、チップの表面への残りのナノ回路は、更に二つのＥＢＬステップを使用して完成する。最初に、Ｔｉ／Ａｕ制御ゲートが、単一ＰＭＭＡ層のＥＢＬパターニング後に配置される。我々は、日常的に、この工程［文献７］を使用して幅２０〜３０ナノメートルのゲートを製造しており、また１２ナノメートルの狭さの連続ゲートも実践している。最後に、二つのＡ１／Ａ１２Ｏ３のＳＥＴは、ダブルアングル金属化工程と二層レジストを使用して製造される［文献８］。図９（ａ）に示すように、この工程の全段階の間の全ての配列は、制御ゲート（〜２０ナノメートル）の幅よりよい。
＜多数の量子ビット配列＞
電荷量子ビットの長い線形配列は、図１１（ｃ）に示すように、“ＣＰＨＡＳＥ”結合と想定される［文献１１］。このような装置は、ステップアンドリピートの工程でそれぞれのドーパントを適切な配列場所に置くために、ＥＢＬで定義されたレジスト開口部と組み合わされた形の集束リンイオンビームを必要とする。。
量子ビット中の単独電子を捕捉しうるＳｉ／ＳｉＯ２の接合部分での欠陥を最小限にする必要がある。３００ナノメートルを超過している欠陥間隔と対応し、量子ビット操作に十分な、１０９ｃｍ−２以下の接合部分での欠陥密度（interface trap densities）が報告されている［文献１９］が、このような接合部分は酸化物成長の間に高い純度レベルを要する。
＜計数されたドーパントを有する装置を構築する装置＞
図１２では、量子ビット配列の望ましい位置に個々のリン原子１４２を配置するために使用される汎用装置１４０を表している。その装置の構造は、図２のそれと類似している。１４４は、ポリメチルメタクリレート（ＰＭＭＡ）のようなナノパターンが描かれたイオン停止レジストである。１４６は、イオン注入位置を規定するレジスト中のナノパターニング開放穴である。ドーパントイオンのビーム、例えば低エネルギー１４ｋｅＶ３１Ｐ＋イオンビーム１４８が、Ｐドーパントを供給するために使用され、開口部配列１５６中の閉鎖可能な開口部１５５を通って１５４を通過させる。閉鎖可能な開口部１５５は、レジスト層１４４中の穴１４６の上に位置づけられている。Ｐドーパント２０は、例えば、７ナノメートル以下の厚さのＳｉＯ２境界層１５７などの表面酸化被膜を通過して、基板１５８内に平均深度２０ナノメートルで注入される。Ｐドープ領域１５２を覆う二つの表面電極１５０と、背後電極１６０が有る。制御システム１６２が電極１５０、１５２、１６０とソース１４８又は開口部配列１５６の間で接続されており、所望した数のイオンが、レジスト１４４を通過して注入されると、それぞれの開口部１５５を閉鎖することにより、基板への更なる放射を停止させる。量子コンピュータ用としては、所望数のイオンは、それぞれの開口部を介して一つのイオンである。
＜バイアス構造＞
二つの表面電極１５０は、共に接続されており、背面電極１６０に対してバイアスがかけられている。電界は、ページの法線面内にて伸長し、結果として、装置構築領域のボリューム全体が、力線１６４で表すように、電界で満たされる。これによって、イオン誘起電荷が、１００％に近い電荷収集効率をもたらす電極へと流れていく。但し、依然として小規模な損失は、表面酸化膜１５７において発生している。イオン検出効率は、原子核マイクロプローブを用いて装置をスキャニングし、電荷収集効率をマッピングすることによって、実証される。
二つの表面電極１５０の距離が増加すると、基板１５８の抵抗率が増加する。もし基板の抵抗率が十分に高ければ、電極間で１００ミクロンほどの高さの差を生むこともできる。
背面電極１６０に対して１０ボルト以下のバイアスがかけられている二つの表面アルミニウム検出電極１５０は、暗電流（イオンビームのない時に流れる電流）を１００ピコアンペア以下まで制限する。基板に入った各々のイオンは、バイアス電圧によって作り出された内部電場へ流れ込む〜５００ｅ-／ｈ＋のペアを作り出す。このｅ／ｈ＋のペアの発生と分離のメカニズムは、半導体モデリングパッケージＳＲＩＭ［文献２］とＴＣＡＤ［文献３］を用いてモデル化される［文献１］。また、このメカニズムは、４０ピコセカンドの時定数を有する電流の過渡現象を引き起こすことが分かった。
＜注入検出＞
入射エネルギー１４ｋｅＶを伴う３１Ｐ＋イオンは、それ自身が大量にあるため、約５．８ｋｅＶをｅ-／ｈ＋のペアの構築に寄与する。図１３は、横方向の寸法が〜１００ミクロンの互いに入り込んだ電極アレイに入射する１４ｋｅＶ３１Ｐ＋イオンビームのデータを示している。ノイズ閾値以上のパルス２００は、動作中の装置領域を超えて、イオン線量と同じ周波数で引き起こされる。そのため、単一イオン注入として識別される。イオン軌道上の統計的な変動のために、ｅ-／ｈ＋のペアの正確な数と結果として起こるパルスの高さは、その度に異なる。
数多くのパルスの解析では、ピーク高さのガウス分布は、多くの単一イオンの衝突から生じることを示している。図１３の信号の一時的な広がりは、検出器の時定数によって生じる。
場合によっては、イオン注入位置が、周囲から電気的に絶縁された物質の小さな一片に位置づけられることもある。この場合、イオンの衝突を記録する別の技術を用いることができる。もし、物質の容積が十分に小さいものであるなら、単一イオンの衝突は、大きな損傷を引き起こし、当該容積の抵抗率を大幅に変えてしまう。その結果として、表面電極を用いて小さな一片の物質の抵抗率を測定することで、イオン照射の間の時間関数として抵抗率の個々の変化により単一イオン衝突を明らかにすることができる。
いずれにしても、電流は、外部の高性能プリアンプ回路１６２（図１２参照）に集積され、各のイオン注入について単一のパルスを作り出す。
＜開口部配列＞
開口部配列１５６（図１２参照）は、同じチップ上の多数の「計数されたイオン注入」場所を有する大型装置のイオン注入に使用される。多数の開口部配列が使われることとなる。各々の配列は、基板上の特定の部位に計数されたイオン量を与えるために使用することのできる、個別に制御可能な開口部を有する。
高性能開口部配列の基本的要素は、図１４で示している。高輝度ソース１４８から出るイオンビーム１５４は、コンデンサレンズ１６６によって集束され、高性能開口部配列１５６に照射される。開口部から発散されたビーム１６８は、集束イオンビーム（ＦＩＢ）のプローブ形成レンズシステムで使用されるような高精度レンズシステム１７０によって基板１５８上に集束される。単一イオン検出システムを使用した制御システム１６２は、各々の注入位置の検出電極に配線されている。これらの検出器は、関連する注入位置における注入事態がある場合のみ反応し、他の位置で起こった事態によるクロストークを被ることはない。一度正しい数のイオンを計数すると、制御システム１６２は関連した開口部１５６を閉鎖する。
＜ＤＬＰ高性能開口部＞
本発明による開口部配列を構成するＤＬＰチップ１７２において、本発明の傾斜開口部を構成する何千もの単一静電的制御ミラー１７４は、光をスクリーン上又はスクリーンから離れて反射させることによって像を生成するために使用される（図１５（テキサスインスツルメンツより）参照）。このＴＩ
ＤＬＰチップは通常、＋／−７°の幅以上傾斜可能なミラーを取り付けた面を備えている。ＦＩＢを使用して、または他の方法で、各々のミラーに穴を開けることによって、このチップを本発明の開口部配列における傾斜開口部である高性能開口部として使用に適したものとする。ミラーの真下にある基板をエッチング処理することも必要である。ミラーの回転により、関連する開口部が開閉する。ミラーは、極めて厚く、最大５０ミクロンはあり、想定されるアプリケーションの数十ナノメートルを超える影響を通常及ぼすだけのイオン注入衝撃に対して、システムを強固にする役目がある。ミラーは、こちらも極めて強固である単一結晶シリコンヒンジによって連結される。しかし、高性能開口部は、イオン注入がその操作を不安定にしてしまう前に、時々取り替える必要がある。
＜その他＞
最大９０°以上で操作することができ、大きな変更をせずに高性能開口部を製造するために用いることのできる、磁気反転式のミラー配列が、文献で報告されている。
マイクロスケール又はナノスケールの個別配置が可能な、高性能開口部の基礎を形成することのできる素子を備えたＭＥＭＳ装置がいくつかある。例えば図１６（ａ）、（ｂ）に示すように、開口部１７６が、二つのかみ合った配列１７8、１８０が、静電気による引力と反発力を制御することで、開閉する。
＜傾斜開口部＞
小さな角度で傾斜することのできるシリコン１８４（例えば図１５に示す、ＴＩ ＤＬＰチップの１ピクセル（単一静電的制御ミラー１７４に対応する）のスラブにある穴１８２を開けることによって形成される、本発明の傾斜開口部である高性能開口部の設計について説明する（図１７参照）。大きなアスペクト比を伴う開口部にとって、ビームを遮断するのに必要な傾斜角度は、小さく、数度である。従って、高性能開口部のコンセプトに望ましい形になるよう、角度を設定しなければならない。事実、ＴＩ
ＤＬＰチップは、キロヘルツ周波数で約７°ミラーを傾斜させる。これは十分に確立された技術ということが出来る。
図１７では、イオンビーム光線軌跡が傾いて示されている。実際には、イオンビームの方向は、固定されたままで、開口部スラブは、静電気力の外的制御を用いて傾斜する。この図は、三つのイオン光線軌跡が、傾斜角度θに応じて開口部を貫通する様子を示している。開口部が閉鎖されている時、開口部の障壁を通過するパスの長さχは、当該物質中でのイオンビームの存在範囲より大きい。スラブの厚さt、開口部の直径ω、傾斜角度θに応じて、開口部の壁におけるイオンビームの存在範囲は、以下の式で示される。
Figure 0005189359
 χ＝０と一致するビーム掩蔽開始の特別角度（図１７で「限界」と表示）は、
Figure 0005189359
Figure 0005189359
 ちなみに、シリコン中の１４ｋｅＶ３１Ｐの範囲は、７ナノメートルの標準偏差で約２０ナノメートルである。従って、１００ナノメートル以上の長さのパスは、１４ｋｅＶ３１Ｐイオンを停止させるのに十分なのである。これらの状態が、表において太字で示される。
＜広範囲マスクレスリソグラフィー＞
広範囲にわたる制作は、単一チップや副領域（sub-region）上の全ての位置にドープする、並列配置を用いて行われる。イオンソースがビームを発射し、そのビームは、マルチアパーチャステンシルマスクを通過する前に、射出ユニット及びマルチ静電気イオン光学ユニットを通過する。それぞれ５０ミクロンラジアン未満の発散を備えているビームは、ついで、基板上へと下行する。基板は、Ｘ−Ｙ面にインデックスするためのＸ−Ｙステージ上に装着されてもよく、近接したチップ又は基板の領域内にイオンを注入する。
連続的な方法も、導入することが出来る。この装置において、イオンソースは、コンデンサ光学装置とプログラム動作可能な開口面の上に位置づけられる。２００回の段階は、開口部下、及び該開口部下のウェファ、ウェファステージの下で行われている。この装置を用いて、単一イオンは、開口部を通過して図２０の位置２１６、２１８、２２０で示しているように次々とレジストマスク内に配置される。単一イオンの注入は、それぞれグラフ２２２の電流スパイクによって識別され、制御システムが次の注入位置へと装置をインデックスする引き金となる。多数の変形が可能である。それらは、レンズなしの集束イオンビーム、又はライン集束一次元レンズ、静電気イオン又はレンズ、広視野二次元レンズ、および収束静電気レンズ（demagnifying electrostatic lens）などの他のレンズの使用も可能である。逆のバイアス配置は、表面電極１５０が接地されていて、信号を背面電極１６０から取る場合に使用可能である。
図２１を参照すると、標準的なトランジスタ配列であるゲート２２６と２２８間の注入位置は、四角形の格子に交差する形で繰り返される。信号は、ＸとＹ方向の格子から取り出され、各々のイオン注入を認識することができる。例えば、位置２３０でのイオン注入は、Ｙ３とＸ２内の電流によって識別される。これらの電流の一致は、次の場所へと装置をインデックスする引き金となる一致信号を生成するために使用することが出来る。各々の電荷収集は、１０ピコセカンドかかり、一致信号の収集を含む全体過程には、２００キロヘルツの最大計数率（count rate）で、０．５マイクロセカンドかかる。
装置ビット線は、ＸとＹ方向のイオン注入信号を供給するために使用される。これには、装置の金属化が使用され、それ故に、ある程度まで製造過程を自分で確認することができる。この方法の精度は、各々の位置での一つでしかも一つだけのイオン注入の可能性を提供することで、統計的に決定することが出来る。
＜基板冷却＞
基板も１１５Ｋまで冷却される。これにより検出ノイズを、〜１ｋｅＶまで以下のエネルギーにまで低減させる。０．２ｋｅＶが目標である。これによって、全ての注入イオンが検出されることがかなり確実となる。最適温度は、液体窒素の温度に近く、多数の業務用好感度Ｘ線検出器は、この液体窒素の温度まで冷却される。
収集時間が、再結合時間よりも短いので、１００％に近い電荷収集が可能となる。検出器の効率を計測するために、様々な電極形状に交差さて集束されたＭｅＶイオンビームをラスターし、各々のポイントで電荷収集効率をモニターした［文献４］。そして、電極から最大５０μｍまでの距離で〜９９％の電荷収集効率を発見した。従って、量子ビットや制御ゲートがある中央のナノ構造領域からたくさんのマイクロンを戻した検出器電極を製造することができる。
電流は、外部の高性能冷却-プリアンプ回路に集積され、約４０ピコセカンド内で各々のイオン注入の際の単一パルスを作り出す。この検出器における熱雑音の低減とイオン検出器電極の第１ステージによって、単一イオン衝撃からの信号が検出されるようになる。
＜アニーリング＞
イオン注入は、前述の核阻止行程によって欠陥を引き起こしてしまう。これらの欠陥は、比較的室温によって変化しやすく、この変化性異常は、アニーリングによる修復が困難となるような大きな異常に繋がってしまう。しかし、低い温度で注入することは、これらの欠陥が比較的変化しにくいことを意味する。そこで、低温度注入後のアニーリングが、より容易により十分に、イオン誘起された損傷を修復する。
注入過程によって引き起こされた基板への損傷は、５秒間の９５０℃での高速熱アニール（ＲＴＡ）によって除去される。これはまた、十分にリンドナーを活性化させるが［文献５］、標準容積率に基づいて〜１ナノメートルまでに拡散は制限される［文献６］。ミリ秒時間のパルス集束レーザーアニーリングは、リン拡散の更なる制限と加熱領域を局所化するためにも使用される。アニーリング中のドーパントの横方向のドリフトは、注入過程での散らばりと同じ規模まで制限される。
＜注入位置＞
試験装置での間隔を予測するために、予想されるイオンの散らばりを算出する注入モデリングパッケージ［文献２］を使用する。５ナノメートルのＳｉＯ２ゲート酸化物のあるシリコン基板における、１４ｋｅＶ３１Ｐ＋イオンの事例で、イオンが、ビーム方向に１０ナノメートル、横方向に７ナノメートルの標準偏差で、自由表面下２０ナノメートルで休止することを見いだした。
＜検出器試験＞
３１Ｐの浅い配列が必要とされる量子コンピュータ構造のような装置にとって、１５ｋｅＶ未満の初期運動エネルギーを使うことが必要となる。従って、このエネルギーでシリコン中のこれらのイオンの阻止能力を知る必要がある。残念なことに、ＳＲＩＭ２００３で使用された阻止能力のデータベースは、この低いエネルギーまで及ばない。その結果、１５ｋｅＶより大幅に大きいエネルギーを伴ったイオンで測定された既知の阻止能力からの外挿法が必要となる。今まで行った実験の要約は、以下の表に示している。各々のイオンにとって、実験的なイオン化は、外挿法よりもかなり小さいことに注目したい。
Figure 0005189359
 試験装置での間隔を予測するために、予想されるイオンの散らばりを算出する注入モデリングパッケージ［文献２］を使用する。５ナノメートルのＳｉＯ２ゲート酸化物のあるシリコン基板における１４ｋｅＶ３１Ｐ＋イオンの事例で、イオンが、ビーム方向に１０ナノメートル、横方向に７ナノメートルの標準偏差で自由表面下２０ナノメートルで休止することを見いだした。
＜軽イオン注入＞
ボロン（Ｂ）の注入は、半導体装置内にｐタイプ領域を作り出すため使用される。もしＢが軽イオンならば、単一イオンは結晶基板へと容易に伝わり、停止する前に基板の奥深いところまで移動することができる。これが、浅い接合点を作り出したい時には問題となる。通常ではそれがよくあるケースである。この問題の解決は二つの方法がある。
一つ目は、イオンが原則的に任意の方向で基板に入り、結晶チャネルへと引きつけられぬよう、注入段階中に基板を軸から離れるように傾斜させることである。
二つ目は、軽イオン原子を含んだ分子イオンを注入することである。分子中の他のイオン（「バイスタンダー」イオン）は、装置の電気特性を妨げないよう、注意深く選択する必要がある。Ｂの場合は、分子ＢＦ３の使用が可能である。この場合、各々の衝突は、一つのＢ原子と三つのＦ原子を基板へと運ぶ。Ｆ原子は、基板に衝撃を与え、チャネリング過程に混乱を及ぼす。衝撃を受けた結晶は、すぐさまＢイオンを導かず、従って、チャネリングによるＢ分布の深い進入を効果的に食い止めることができる。Ｆ原子は、基板の電気特性上に影響を与えないと思われる。
二番目の方法は、単一イオン検出システムにとっていくつかの重要な利点をもたらす。これは、バイスタンダーイオンが、検出システムによって検出することの出来る、基板内での重大なイオン化をもたらすからである。以下の表は、バイスタンダーイオンの存在によって得られた重要な利点の一例を示したものである。分子の運動エネルギーが、重要なイオン（Ｂ）とバイスタンダーイオン（３ Ｆ）とで共有されるため、イオンの運動エネルギーが大幅に増加してしまうことに注目したい。
有効な１５ｋｅＶ Ｂイオンを与える、９３ｋｅＶ
ＢＦ３分子イオンの注入
Figure 0005189359
 この見解は、量子コンピュータの構築に対しても適応する。現在、１５ｋｅＶ３１Ｐ＋のイオンを注入して、基板に約５ｋｅＶのイオン化を導いている。もし、代わりに３０ｋｅＶ
ＰＳ１ ＋分子を注入したら、３１Ｐイオン範囲をそのままにする一方で、効果的にイオン化を倍加することになる。これによって、各々のイオン衝突の、検出器のノイズレベル以上での検出をより容易にすることができる。バイスタンダーＳｉイオンは、アニーリングによって、基板の格子内に容易に受け入れられる。
＜装置の完成＞
電子ビームリソグラフィ（ＥＢＬ）は、注入過程が始まる前に、多数のＴｉ／Ｐｔ位置決めマークをチップ上にパターン化させるのに使用される。同時に、ＥＢＬの二段階目として、二つの約３０ナノメートルの開口部が、イオン停止ＰＭＭＡレジストに開口される。
イオン注入と活性化に続いて、チップの表面への残りのナノ回路は、更に二つのＥＢＬステップを使用して完成する。最初に、Ｔｉ／Ａｕ制御ゲートが、単一ＰＭＭＡ層のＥＢＬパターニング後に配置される。我々は、日常的に、この工程［文献７］を使用して幅２０〜３０ナノメートルのゲートを製造しており、また、１２ナノメートルの狭さの連続ゲートも実践している。
最後に、電子移動を検出するため、Ａｌ／Ａｌ２Ｏ３のＳＥＴは、ダブルアングル金属化工程と二層レジストを使用して製造される［文献８］。この工程の全段階の間の全ての配列は、制御ゲート（〜２０ナノメートル）の幅よりよい。
各々の注入イオンによって基板を通るパスが異なるため、各々の注入イオンの空間配置に偏差が出てくる。この偏差は、完成装置における制御ゲート電圧の適切な較正によって、修正される。
＜最新実験結果＞
最新の実験では、単一イオンの到達をカウントするための高純度活性基板を使用し、ナノスケール表面マスクの使用と互換性がある単一イオン注入を行った。
この方法は、ｋｅＶ重イオン（Ｚ＞２）型に適応しているイオンビーム誘導電荷（ＩＢＩＣ）技法に基づいている。イオン注入によって引き起こされたイオン化を検出することによって、この方法は、シリコン表面境界検出器（surface barrier detectors）への幅１５〜３０ｋｅＶの１Ｈ＋と４Ｈｅ＋の注入をカウントするのに使用され、２０ｋｅＶ以上ものエネルギーを伴った２８Ｓｉイオンの中性子誘導反跳(neutron-induced recoils)を内部に引き起こしている。２０ｋｅＶ程度の単一注入重イオンをカウントすることは、パルスの波高が不足して、困難である。イオン運動エネルギーの一部が、イオン化以外のパスウェイによって消散することで、この現象が起こる。
この実験は、イオン注入検出器として、高純度シリコン基板（＞１８，０００Ωｃｍ）そのものを使用する。注入位置に隣接して、二つのボロンドープｐウェル（〜１０２０ｃｍ−３）と接続された二つの表面アルミニウム検出電極が作られる（図１２の概略図参照）。中心の注入範囲は、５ナノメートル厚さ（透過電子顕微鏡法にて確認）の表面酸化物と、２００ナノメートル厚さのフィールド酸化物を伴った周辺領域により規定される。従来の表面障壁検出器とは違って、注入位置での前面接触は必要ではなくなり、視射角ＩＢＩＣ測定によって、デッドレイヤ（dead layer）の厚さは、７ナノメートルの厚さの上部領域を有し、従って通常は酸化膜の厚さと同じであることが確認された。ｎタイプリン拡散層（１０２０ｃｍ−３）で構成されるバック接点とＡｌ接点は、ＰＩＮ構造を完成させる。基板は、電荷担体を消耗し、二つの表面電極が−２０Ｖでバイアスされた時に高電荷収集効率を確立する。これによって結果的に、基板が担体のランダムな熱的生成を低減させるため１２０Ｋまで冷却された時に、１０ピコアンペア未満の漏洩電流をもたらす。
ＳＲＩＭによってモデリングされたように、Ｓｉ（５ナノメートルのＳｉＯ２表面層を伴う）に注入された１４ｋｅＶ３１Ｐ＋イオンは、２０ナノメートルの平均深度があり、それぞれ横に８ナノメートル、縦に１１ナノメートルの範囲で散在している。初期の運動エネルギーの３４％だけが、イオン化（基板のＳｉの反跳からの働きも含む）を引き起こす。各々の注入は、約１０００ｅ−／ｈ＋組に作用し、内部電場で流れ、イオン注入（ＳＲＩＭ）と半導体装置ＴＣＡＤのモデリングパッケージを用いて算出されたように、持続時間５００ナノセカンドの電極上の過渡電荷を誘発する。
イオン衝撃からの過渡信号の登録を行うためには、電極は、統合トランジスタ再設定回路で冷却されたＭＯＸＴＥＫ４ターミナルＪＦＥＴ ＭＸ２０と連結している。外部のプリアンプモジュールは、ＪＦＥＴを制御している。ＪＦＥＴは、〜１μｓの時定数のアナログパルスと、電極内に生じる統合電荷に比例する振幅を供給するＯＲＴＥＣ６７２スペクトロスコピーアンプと連結している。多チャンネル分析装置又はサンプリング保存オシロスコープ（サンプル間隔は０．０４μｓ）は、正確なパルス波形とイオン衝撃との合致を確認するための各々の過渡電流を、サンプリングするために使用される。低ノイズ操作（＜１．５ｋｅＶ）にとって、サンプリングステージと電子機器を音響的に分離し、雑音を低減させ、ＪＦＥＴの入力容量も低減させる付加利点のある、セラミックホルダー上に基板を取り付けることが必要である。初期の装置においては、収集時間が再結合時間よりずっと短いので、１００％に近い電荷収集が、ｋｅＶイオン衝撃でさえも可能となる。注入後、つまり９５０℃への５秒間の高速熱アニールは、損傷を修復し、注入ドナーを活性化するのに必要である。
検出器の電極デザインを最適化するためには、効率を、ラスターされた集束状態の２ＭｅＶ Ｈｅ＋イオンビームで様々な形状について測定し、各々のポイントでの電荷収集効率をマッピングする。この場合、各々のイオン衝撃は、５５０，０００ｅ−／ｈ＋組（pairs）を引き起こし、従来の電子技術を用いて室温で都合よく計測ができる。計測された電荷収集効率は、表面電極から５０μｍまでの横方向の距離において、参考の浜松シリコンピンフォトダイオード（比較的厚いデッド層がある）の収集効率より大きいということがわかった。従って、検出電極は、われわれの現在の、注入領域から１０μｍ以上で製造することができ、注入位置上にナノ回路を都合よく製造することが出来るようになる。
単一イオン計数の使用に先だって、検出システムは、５５ＭｎからのＫαとＫβＸ線（それぞれ５．８９４ｋｅＶ、６．４８９ｋｅＶ）での照射によって十分にテストされる。そして、それぞれのＸ線は、単一１４ｋｅｖ３１Ｐ衝撃に近い数のｅ−／ｈ＋組を作りだすが、その他の面では、基板に格子損傷を与えない。多チャンネル分析装置は、基板が単一イオン検出するに十分な感度があることを立証する、Ｘ線パルス高（エネルギー）スペクトラムを作り出す。この結果、予想通り、Ｘ線に照射されたより大容積のものと比べて、基板の電極近くの小規模な感応容積のせいで、かなりの量の不十分な電荷収集が起こってしまう。ソースからの低エネルギーＸ線の中にも、ノイズ閾値に寄与すものがある。それでもなお、スペクトラムは、単一イオン注入の検出のための有効な装置の特徴を示している。なぜなら、このスペクトラムは、１．１ｋｅＶかそれより良好なシステムノイズ閾値を示しているからである。
１０μｍ平方の構築領域（５ナノメートルの薄さのＳｉＯ２を含む）を持つテスト装置を使用することで、１４ｋｅＶ３１Ｐ＋パルス高スペクトラムが、６０００以上のイオン衝突による電荷過渡より得られた。イオン軌道における統計的変動によって、ｅ−／ｈ＋組の正確な数と結果として生じる波高は、注入事象によって変化する。しかし、信号の９８％以上は、単一イオン注入を確実に検出できることを示すノイズ閾値を超えている。
注入領域は、イオン注入に対し、意外にも頑強である。基板の表面２０ナノメートルにおけるイオン注入衝撃は、イオン信号を急速に低下させると思われる。その代わり、おそらく表面シリコン層（イオン範囲に至るまで）が、電荷トラップや再結合を引き起こすイオン衝撃によって均一に損傷する時、信号がサチュレートする徴候と共に、パルス波高の段階的減少を見いだした。イオンフルエンスの機能として、指数関数をピーク重心における変動に適応させることで、各々のイオンは、注入イオン範囲の端２０ナノメートルの深さまで広がると考えられる直径４０±４ナノメートル領域を、効果的に停止状態にするものと考えられる。
ｅビームリソグラフィ（ＥＢＬ）と標準的な現像プロセスを使用して、開口部が開けられた１５０ナノメートル厚さのポリメチルメタクリレート（ＰＭＭＡ）マスクで構成された装置を使って、更なるテストが行われた。この厚さは、レジスト中の原子からの前方への反跳だけではなく、全ての１４ｋｅＶ３１Ｐ＋イオンの基板進入を停止させるのに十分である。各々直径２０ナノメートルの４００個の開口部を含んだマスクは、ピーク重心における分離不能な変化を除き、〜７５０のイオン衝突（一つの開口部につき〜２の衝突）を検出するために使用された。これによって、誘導電荷は、続いて起こるイオン衝撃から計測可能な信号を引き起こすための、一番目のイオン衝撃によって作り出される損傷領域を、避けることが出来ることが示された。
この技術は、二つの直径２０ナノメートルの開口部を有するマスク装置と連動して、二つのドナー装置を製造するために使用することが出来る。この装置は、二つのイオン衝突が電極信号から計数されるまで、広範ビーム（直径２００μｍを使用）によるイオン照射を受ける。マスクによって停止されたイオンは、電極信号をもたらさない。
現在、我々は、イオン配置が開口部間でランダムになるよう、マスク基板に一定の領域のイオン線量を適用している。Ｓｉ：Ｐ電荷量子ビット３を実現することを目的としているテスト装置にとって、これは、各々の位置で一つのＰ原子を有する装置の正確な製造の可能性を５０％に導き、原理の立証をする実験に十分な可能性である。しかし、大規模なドナー配列にとっては、ＦＩＢ、特に２０ナノメートルの焦点のデュアルビームＦＩＢ／ＳＥＭを使用して、その配列位置に適切にＥＢＬ加工された開口部に、各々のイオンを導くことが必要となる。各々の注入イオンによって基板を通過したパスが、散らばりのために異なっているので、各々のＰ原子の空間配置に変動が生じる。しかしこれは、原則的に、関連したゲート電圧の適切な較正によって修正することが出来る。
現在、確実に検出されているイオンエネルギーの下限値は、検出器の電気容量、漏洩電流、外部誘導音響ノイズによる、検出回路におけるノイズによって左右される。漏洩電流を低減する電極構造の最適化と、検出器とプリアンプ機器間のよりよい静電容量のマッチングにより、我々は、１４ｋｅＶ未満の３１Ｐイオンが信頼高く計数されるようになる０．５ｋｅＶ以下ノイズレベルを落とすことができると、予測する。
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広範に述べられた本発明の範囲または精神から離脱することなく、特定の実施例に示された発明に対して多くの変形や、改変をなすことは、当業者にとって自明のことである。従って、本実施例は、あらゆる点で例示的に考えられるべきであり、限定的に考えられるべきではない。
図１は、１つの表面電極を有するＰＩＮ構造の断面図。 図２は、２つの表面電極を有するＰＩＮ構造の断面図。 なし 図４は、ｎ−ＭＯＳトランジスタ中間装置の断面図。 図５（ａ）と図５（ｂ）は、プレーナｎ−ＭＯＳトランジスタ装置の、２製造工程を示す断面図。 図６は、プレーナｎ−ＭＯＳトランジスタ装置の断面図で、挿画、グラフ、選択的な製造工程を示す図。 図７（ａ）は、他の選択的な製造技術を示した３次元トリゲートＭＯＳＦＥＴの断面図で、図７（ｂ）は、トリゲートＭＯＳＦＥＴの模式図。 図８（ａ）は、計数された数のドーパント原子のアレイを有して製造されたＭＯＳＦＥＴの断面図で、図８（ｂ）は、図８（ａ）のＭＯＳＦＥＴの平面図である。 図９（ａ）は、は電荷量子ビット試験装置の図、図９（ｂ）は、別の電荷量子ビット装置の図。 なし 図１１（ａ）は、電荷量子ビット装置の運転の一連の模式図で、図１１（ｂ）は、ＣＮＯＴ運転の一連の模式図、図１１（ｃ）は、ＣＰＨＡＳＥ運転の一連の模式図。 基板に計数された数のイオンを注入する装置の一部断面、模式図。 基板にイオンが注入された記録を示す、電気パルスの時間軸上のグラフを示す図。 基板へのドーパントの、並行的な計数された数の注入についての、模式図。 ＤＬＴミラーアレイの図（TexasInstruments より）。 図１６（ａ）は、開放状態のスマート開口部の模式図で、図１６（ｂ）は、閉鎖状態の図。 図１７は、傾斜開口部の模式図。 なし なし チャネル内に正確なドーパント原子アレイを製造するための収束イオンビームを用いた計数された数のドーパント装置の断面図。 イオン衝突読み出しタイミングの装置を示す、模式図

Claims (19)

  1. 基板（１５８）の一つ以上の表面領域をドープし、
    前記ドープされた表面領域上を金属化して電極（１５０）を形成し、
    前記基板の表面にイオン停止レジスト（１４４）を配置し、
    前記イオン停止レジストをナノパターニングして、真性な半導体の領域上の前記イオン停止レジストに穴（１４６）列を開ける、
    前記イオン停止レジスト（１４４）の各穴（１４６）の下の前記基板の真性な半導体領域に、各穴に整合した閉鎖可能な傾斜開口部（１７４）が設けられた開口部配列（１７２）を介して、イオンビームソース（１４８）から、各傾斜開口部（１７４）を通過してドーパントイオンビーム（１５４）を照射し、
    前記各穴の下の注入位置でイオン衝撃をそれぞれ検出し、前記電極の少なくとも一つを介して電流を検知して、前記真性な半導体領域内への、それぞれ計数された数のイオンの注入を記録し（１６２）、
    一旦、前記計数された数のイオンの注入が前記各注入位置で検出されると、制御システム（１６２）を使用して、前記開口部配列（１７２）の前記閉鎖可能な各傾斜開口部（１７４）を閉じて、該注入位置での前記照射を停止する、
    ステップから構成される、半導体装置の製造方法。
  2. 前記基板（１５８）は、シリコンである、請求項１記載の半導体装置の製造方法。
  3. 前記電極（１５０）は、前記基板の上部表面上に配置されている、請求項１又は２記載の半導体装置の製造方法。
  4. 前記レジスト（１４４）は、前記基板にイオンが到達することを阻止するに十分な厚さを有するポリエチル−メタクリレート（ＰＭＭＡ）である、請求項１乃至３のうち、いずれか１項記載の半導体装置の製造方法。
  5. 前記レジスト（１４４）は、注入イオンを停止させ、前記レジストから前方への反跳原子を停止させるに十分なものである、ことを特徴とする、請求項４記載の半導体装置の製造方法。
  6. 前記レジスト（１４４）は、現像またはエッチバックにより、注入用の一つ以上の穴が開けられている、ことを特徴とする、請求項４又は５記載の半導体装置の製造方法。
  7. 前記イオンビームソース（１４８）は、ドーパント原子を含む分子のイオンビームを供給する、請求項１ないし６のうち、いずれか１項記載の半導体装置の製造方法。
  8. 前記イオンビームソースは、制御システム（１６２）により前記傾斜開口部（１７４）でオンオフされる、ことを特徴とする、請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
  9. ドーパントはボロン（Ｂ）であり、前記イオンビームソース（１４８）は3フッ化ボロン（ＢＦ３）分子のイオンビーム（１５４）を供給する、請求項８記載の半導体装置の製造方法。
  10. 前記イオンビームを収束し、または平行にして、前記各傾斜開口部（１７４）を連続的に目標にして、計数された数のイオンを前記各傾斜開口部を介して分配する、ステップを更に有する、請求項１ないし９のうち、いずれか１項記載の半導体装置の製造方法。
  11. 前記イオンは、電気的に絶縁されたＳｉＯ２のバリア層（１５７）を通して前記真性半導体内に注入される、請求項１ないし１０のうち、いずれか１項記載の半導体装置の製造方法。
  12. 前記バリア層（１５７）は１０ナノメートル以下の厚さである、請求項１１記載の半導体装置の製造方法。
  13. 背面電極（１６０）が、前記電極（１５０）の少なくとも一つに対向する基板の表面上に形成される、請求項１ないし１２のうち、いずれか１項記載の半導体装置の製造方法。
  14. 前記基板（１５８）は、液体窒素の温度に近い温度まで冷却される、請求項１ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
  15. 前記制御システム（１６２）の少なくとも一部もまた、液体窒素の温度に近い温度まで冷却される、請求項１４記載の半導体装置の製造方法。
  16. イオン注入に次いで、前記半導体装置をアニーリング及び活性化するステップを有する、請求項１ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
  17. アニーリングと活性化は、４５０°Ｃ〜９５０°Ｃの温度範囲で５秒間行われる、請求項１６記載の半導体装置の製造方法。
  18. 電子ビームリソクラフィ（ＥＢＬ）で、前記イオンが注入された前記基板に対して制御ゲート及び読み出しＳＥＴを作る更なるステップを有する、請求項１ないし１７のうち、いずれか１項記載の半導体装置の製造方法。
  19. 前記イオンビームソースに対して前記基板を傾け、注入イオンの停止距離を減らすようにした更なるステップを有する、請求項１ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
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