JPS6124833B2 - - Google Patents
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- JPS6124833B2 JPS6124833B2 JP52052857A JP5285777A JPS6124833B2 JP S6124833 B2 JPS6124833 B2 JP S6124833B2 JP 52052857 A JP52052857 A JP 52052857A JP 5285777 A JP5285777 A JP 5285777A JP S6124833 B2 JPS6124833 B2 JP S6124833B2
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- semiconductor layer
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L29/78654—Monocrystalline silicon transistors
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Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタの高
耐圧化と、低オン抵抗化に関するものである。
耐圧化と、低オン抵抗化に関するものである。
元来、絶縁ゲート型電界効果トランジスタはそ
の製造工程が簡単で集積化が容易なため、近年各
種集積回路用素子として大いに発展してきた。し
かし、絶縁ゲート電界効果トランジスタは、ドレ
インゲート電極近傍での電界集中等により、ドレ
イン基板間の絶縁破壊電圧が低いため（PMOSト
ランジスタで40〜50V、NMOSトランジスタで20
〜30V）、これまでその応用範囲は、もつぱら５
〜15Vの電圧範囲で動作するデイジタル回路に限
られてきた。一方、MOSICの応用分野が拡大さ
れるに伴ない、高ドレイン電圧動作への要求も強
まり、最近絶縁ゲート電界効果トランジスタの高
耐圧化技術がいくつか開発されている。
の製造工程が簡単で集積化が容易なため、近年各
種集積回路用素子として大いに発展してきた。し
かし、絶縁ゲート電界効果トランジスタは、ドレ
インゲート電極近傍での電界集中等により、ドレ
イン基板間の絶縁破壊電圧が低いため（PMOSト
ランジスタで40〜50V、NMOSトランジスタで20
〜30V）、これまでその応用範囲は、もつぱら５
〜15Vの電圧範囲で動作するデイジタル回路に限
られてきた。一方、MOSICの応用分野が拡大さ
れるに伴ない、高ドレイン電圧動作への要求も強
まり、最近絶縁ゲート電界効果トランジスタの高
耐圧化技術がいくつか開発されている。
たとえば第１図に示すようなイオン注入したオ
フセツトゲート構造を持つシリコン高耐圧用Ｐチ
ヤンネル絶縁ゲート電界効果トランジスタでは、
これまでドレイン耐圧約250〜300V程度のものま
で得られている。
フセツトゲート構造を持つシリコン高耐圧用Ｐチ
ヤンネル絶縁ゲート電界効果トランジスタでは、
これまでドレイン耐圧約250〜300V程度のものま
で得られている。
何図において、それぞれ１１はバルクシリコン
基板、１２，１３はソースおよびドレイン電極用
拡散領域、１４はゲート絶縁酸化膜、１５はゲー
ト電極、１６は実効的MOSチヤンネル部、１７
は延長ドレイン領域、１８は金属配線を示す。
基板、１２，１３はソースおよびドレイン電極用
拡散領域、１４はゲート絶縁酸化膜、１５はゲー
ト電極、１６は実効的MOSチヤンネル部、１７
は延長ドレイン領域、１８は金属配線を示す。
このようなトランジスタでは、
ゲート電極１５と高濃度ドレイン電極拡散領域
１３との重なりが無いため同部での電界集中が緩
和されること、 さらにはイオン注入によつてオフセツトゲート
の表面部分に形成される延長ドレイン領域を構成
する低濃度不純物領域１７がドレイン電圧の増加
と共に、ピツチオフし、いわゆる飽和型抵抗とし
て働くため、実効的なMOSチヤンネル部分側１
６に加わる分割電圧が低く抑えられる。
１３との重なりが無いため同部での電界集中が緩
和されること、 さらにはイオン注入によつてオフセツトゲート
の表面部分に形成される延長ドレイン領域を構成
する低濃度不純物領域１７がドレイン電圧の増加
と共に、ピツチオフし、いわゆる飽和型抵抗とし
て働くため、実効的なMOSチヤンネル部分側１
６に加わる分割電圧が低く抑えられる。
等の理由により、ドレイン耐圧を向上させるこ
とができる。
とができる。
従つて、ドレイン側にオフセツトゲート構造を
有する絶縁ゲート電界効果トランジスタでは、オ
フセツトゲート長を充分長くすることにより、原
理的にドレイン耐圧をバルクシリコン基板１１の
不純物濃度によつて決まるPN接合耐圧近くまで
向上させることができることになる。
有する絶縁ゲート電界効果トランジスタでは、オ
フセツトゲート長を充分長くすることにより、原
理的にドレイン耐圧をバルクシリコン基板１１の
不純物濃度によつて決まるPN接合耐圧近くまで
向上させることができることになる。
しかし、本構造のトランジスタをより高耐圧化
するためには、オン抵抗（トランジスタ導通時の
ソース−ドレイン間の直列抵抗）を大巾に犠牲に
する必要があり、本トランジスタの高耐圧化と低
オン抵抗化は相矛盾する因子であつた。
するためには、オン抵抗（トランジスタ導通時の
ソース−ドレイン間の直列抵抗）を大巾に犠牲に
する必要があり、本トランジスタの高耐圧化と低
オン抵抗化は相矛盾する因子であつた。
すなわち、トランジスタの高耐圧化の要請から
は、まず、ドレイン拡散領域１３と基板１１間の
PN接合耐圧を確保するため、用いる基板不純物
濃度はできるかぎり低いことが望まれる。一方、
本トランジスタのオン抵抗を最終的に規定する延
長ドレイン領域を構成する低濃度、不純物層１７
へのイオン注入ドーズ量（すなわち、同部の不純
物濃度及びその分布）はオン抵抗を下げる目的か
らはできるだけ多いことが望ましい。しかし、ド
レイン電圧増加時に、実効的MOSチヤンネル部
１６側に加わる分圧が同部の絶縁耐圧（たとえば
40〜80V）に達する以前に、飽和型抵抗としての
延長ドレイン領域を構成する低濃度不純物領域１
７がピンチオフする必要があるため、オフセツト
ゲート部へのイオン注入ドーズ量は、用いる基板
の不純物濃度によつて上限を持つた。すなわち、
従来のオフセツトゲート型トランジスタではトラ
ンジスタの高耐圧化のため基板不純物濃度を下げ
れば、同時にオフセツトゲート部の延長ドレイン
領域を構成する低濃度不純物領域へのイオン注入
ドーズ量も低く抑えなければならないという欠点
があつた。又、低不純物濃度基板を用いることに
より、ソース・ドレイン間のパンチスルーが生じ
やすくなるため、実効MOSチヤンネル部ゲート
長を充分長くとつておく必要があり、実効MOS
チヤンネル部のオン抵抗が下げられない。また、
ゲート面積が大きいからゲート入力容量が大き
い、等の欠点があつた。さらに、エンハンスメン
ト動作に高基板不純物濃度が必要なｎチヤンネル
絶縁ゲート電界効果トランジスタでは、オフセツ
トゲート構造の高耐圧トランジスタの実現が困難
であつた。
は、まず、ドレイン拡散領域１３と基板１１間の
PN接合耐圧を確保するため、用いる基板不純物
濃度はできるかぎり低いことが望まれる。一方、
本トランジスタのオン抵抗を最終的に規定する延
長ドレイン領域を構成する低濃度、不純物層１７
へのイオン注入ドーズ量（すなわち、同部の不純
物濃度及びその分布）はオン抵抗を下げる目的か
らはできるだけ多いことが望ましい。しかし、ド
レイン電圧増加時に、実効的MOSチヤンネル部
１６側に加わる分圧が同部の絶縁耐圧（たとえば
40〜80V）に達する以前に、飽和型抵抗としての
延長ドレイン領域を構成する低濃度不純物領域１
７がピンチオフする必要があるため、オフセツト
ゲート部へのイオン注入ドーズ量は、用いる基板
の不純物濃度によつて上限を持つた。すなわち、
従来のオフセツトゲート型トランジスタではトラ
ンジスタの高耐圧化のため基板不純物濃度を下げ
れば、同時にオフセツトゲート部の延長ドレイン
領域を構成する低濃度不純物領域へのイオン注入
ドーズ量も低く抑えなければならないという欠点
があつた。又、低不純物濃度基板を用いることに
より、ソース・ドレイン間のパンチスルーが生じ
やすくなるため、実効MOSチヤンネル部ゲート
長を充分長くとつておく必要があり、実効MOS
チヤンネル部のオン抵抗が下げられない。また、
ゲート面積が大きいからゲート入力容量が大き
い、等の欠点があつた。さらに、エンハンスメン
ト動作に高基板不純物濃度が必要なｎチヤンネル
絶縁ゲート電界効果トランジスタでは、オフセツ
トゲート構造の高耐圧トランジスタの実現が困難
であつた。
たとえば、ドレイン耐圧250〜300Vのオフセツ
トゲート型高耐圧トランジスタを設計する場合、
ドレイン拡散層−基板間の耐圧を維持するため基
板不純物濃度は多くても５〜７×1014cm-3付近を
選ぶことが望ましく、従つて絶縁ゲート電界効果
トランジスタは、Ｐチヤンネル形に限られた。
又、オフセツトゲート部へのＰガタ不純物の最適
イオン注入ドーズ量は、上記基板不純物濃度によ
つて上限を持つた。ドレイン・ソース間のパンチ
スルーを防ぐためMOSゲート長は16〜20μｍが
必要であつた。さらに、高耐圧化が必要であれば
基板不純物濃度をさらに下げる必要があり、オフ
セツトゲート部へのイオン注入ドーズ量は、より
低く抑えMOSゲート長はより長くする必要があ
り、必然的に絶縁ゲート電界効果トランジスタの
オン抵抗は高められる結果になつた。
トゲート型高耐圧トランジスタを設計する場合、
ドレイン拡散層−基板間の耐圧を維持するため基
板不純物濃度は多くても５〜７×1014cm-3付近を
選ぶことが望ましく、従つて絶縁ゲート電界効果
トランジスタは、Ｐチヤンネル形に限られた。
又、オフセツトゲート部へのＰガタ不純物の最適
イオン注入ドーズ量は、上記基板不純物濃度によ
つて上限を持つた。ドレイン・ソース間のパンチ
スルーを防ぐためMOSゲート長は16〜20μｍが
必要であつた。さらに、高耐圧化が必要であれば
基板不純物濃度をさらに下げる必要があり、オフ
セツトゲート部へのイオン注入ドーズ量は、より
低く抑えMOSゲート長はより長くする必要があ
り、必然的に絶縁ゲート電界効果トランジスタの
オン抵抗は高められる結果になつた。
本発明の目的は、前記従来の欠点であるドレイ
ン拡散と、基板間の接合破壊によるこれまでのド
レイン耐圧限界を解決せしめ、高耐圧化と低オン
抵抗化を同時に達成できる絶縁ゲート電界効果ト
ランジスタを提供するところにある。
ン拡散と、基板間の接合破壊によるこれまでのド
レイン耐圧限界を解決せしめ、高耐圧化と低オン
抵抗化を同時に達成できる絶縁ゲート電界効果ト
ランジスタを提供するところにある。
本発明によれば誘電体絶縁基板上に設けられた
半導体層に該半導体層の導電型と異なる導電型を
有する独立した二つの高濃度不純物領域で形成さ
れたソース領域およびドレイン領域を備え、該ソ
ース領域とドレイン領域とを含む前記半導体層上
に設けられたゲート絶縁膜層と該ゲート絶縁膜層
下の前記ソース領域の一部と該ソース領域とドレ
イン領域にはさまれ、かつソース領域に近接する
半導体層部とに重なるように前記ゲート絶縁膜層
上に設けられたゲート電極と、該ゲート電極端部
から前記ドレイン領域端部に及ぶ前記半導体層表
面部に該半導体層の導電型と異なる導電型からな
る低不純物濃度領域で形成された延長ドレイン領
域を備えたオフセツトゲート部が構成されてなり
かつ該オフセツトゲート部を構成する前記延長ド
レイン領域の不純物濃度及び深さ方向の分布が前
記ドレイン領域の電圧増加時にオフセツトゲート
部の前記ソース・ドレイン領域間方向に対して垂
直な方向の領域全域が空乏層化せしめられると共
に該空乏層領域が前記ソース・ドレイン領域間方
向に最大となるように選択されていることを特徴
とする。
半導体層に該半導体層の導電型と異なる導電型を
有する独立した二つの高濃度不純物領域で形成さ
れたソース領域およびドレイン領域を備え、該ソ
ース領域とドレイン領域とを含む前記半導体層上
に設けられたゲート絶縁膜層と該ゲート絶縁膜層
下の前記ソース領域の一部と該ソース領域とドレ
イン領域にはさまれ、かつソース領域に近接する
半導体層部とに重なるように前記ゲート絶縁膜層
上に設けられたゲート電極と、該ゲート電極端部
から前記ドレイン領域端部に及ぶ前記半導体層表
面部に該半導体層の導電型と異なる導電型からな
る低不純物濃度領域で形成された延長ドレイン領
域を備えたオフセツトゲート部が構成されてなり
かつ該オフセツトゲート部を構成する前記延長ド
レイン領域の不純物濃度及び深さ方向の分布が前
記ドレイン領域の電圧増加時にオフセツトゲート
部の前記ソース・ドレイン領域間方向に対して垂
直な方向の領域全域が空乏層化せしめられると共
に該空乏層領域が前記ソース・ドレイン領域間方
向に最大となるように選択されていることを特徴
とする。
絶縁ゲート電界効果トランジスタが得られる。
以下、本発明について誘電体分離による半導体
薄膜材料としてシリコンオンサフアイア基板を用
いたAlゲートMOSトランジスタの一実施例につ
いて図面を用いて詳細に説明する。
薄膜材料としてシリコンオンサフアイア基板を用
いたAlゲートMOSトランジスタの一実施例につ
いて図面を用いて詳細に説明する。
実施例 １
第２図は、本発明の一実施例を説明するための
図である。半導体層として膜厚約１〜1.5μｍで
不純物濃度がそれぞれ約２×1515cm-3と５×1015
cm-3であるｎ型シリコンエピタキシヤル膜２１を
サフアイア基板２９に形成し、該ｎ型シリコンエ
ピタキシヤル膜２１にソース及びドレイン領域を
構成する高濃度拡散領域２２，２３、ゲート絶縁
膜としてシリコン熱酸化膜２４及びAlゲート電
極２５、Al配線２８を設ける工程までは、通常
のシリコンサフアイア基板にMOSトランジスタ
を製造する工程までとまつたく同様である。オフ
セツトゲート部の延長ドレイン領域を構成する低
不純物濃度領域２７は、Alゲート電極２５を実
効MOSチヤンネル部２６のマスクとし、約
1400Aのシリコン熱酸化膜２４を通して、加速電
圧40keVでポロンをイオン注入することにより形
成した。
図である。半導体層として膜厚約１〜1.5μｍで
不純物濃度がそれぞれ約２×1515cm-3と５×1015
cm-3であるｎ型シリコンエピタキシヤル膜２１を
サフアイア基板２９に形成し、該ｎ型シリコンエ
ピタキシヤル膜２１にソース及びドレイン領域を
構成する高濃度拡散領域２２，２３、ゲート絶縁
膜としてシリコン熱酸化膜２４及びAlゲート電
極２５、Al配線２８を設ける工程までは、通常
のシリコンサフアイア基板にMOSトランジスタ
を製造する工程までとまつたく同様である。オフ
セツトゲート部の延長ドレイン領域を構成する低
不純物濃度領域２７は、Alゲート電極２５を実
効MOSチヤンネル部２６のマスクとし、約
1400Aのシリコン熱酸化膜２４を通して、加速電
圧40keVでポロンをイオン注入することにより形
成した。
その後、打ち込みイオンの活性化と注入時の結
晶欠陥を回復させるため、窒素雰囲気中500℃で
約30分のアニール処理を行なつた。
晶欠陥を回復させるため、窒素雰囲気中500℃で
約30分のアニール処理を行なつた。
第３図は、実効MOSチヤンネル長10μｍ、オ
フセツトゲート長０〜50μｍの本実施例のトラン
ジスタにおけるオフセツトゲート長とドレイン耐
圧の関係を示す一例である。
フセツトゲート長０〜50μｍの本実施例のトラン
ジスタにおけるオフセツトゲート長とドレイン耐
圧の関係を示す一例である。
オフセツトゲート部の延長ドレイン領域を構成
する低不純物濃度領域を形成する最適イオン注入
ドーズ量は同部酸化膜の表面電荷等により影響さ
れるが、本一実施例の場合、約２×1015cm-3の不
純物濃度のｎ型シリコンエピタキシヤルに対する
それは、３×1012cm-2付近であり、約５×1015cm
-3の不純物濃度のｎ型シリコンエピタキシヤル膜
に対するそれは、６×1012cm-2付近であつて、そ
れぞれ上記以上のイオン注入ドーズ量に対しては
ドレイン耐圧の低下をきたした。しかし、ドレイ
ン耐圧のオフセツトゲート長依存性はともに第３
図の如くであり、ドレイン耐圧は、直接用いたｎ
型シリコンエピタキシヤル膜の不純物濃度及び延
長ドレイン領域を構成する低濃度不純物領域の不
純物濃度及び分布（すなわち、イオン注入ドーズ
量）に依存していない。
する低不純物濃度領域を形成する最適イオン注入
ドーズ量は同部酸化膜の表面電荷等により影響さ
れるが、本一実施例の場合、約２×1015cm-3の不
純物濃度のｎ型シリコンエピタキシヤルに対する
それは、３×1012cm-2付近であり、約５×1015cm
-3の不純物濃度のｎ型シリコンエピタキシヤル膜
に対するそれは、６×1012cm-2付近であつて、そ
れぞれ上記以上のイオン注入ドーズ量に対しては
ドレイン耐圧の低下をきたした。しかし、ドレイ
ン耐圧のオフセツトゲート長依存性はともに第３
図の如くであり、ドレイン耐圧は、直接用いたｎ
型シリコンエピタキシヤル膜の不純物濃度及び延
長ドレイン領域を構成する低濃度不純物領域の不
純物濃度及び分布（すなわち、イオン注入ドーズ
量）に依存していない。
高濃度ドレイン拡散領域と、２×1515cm-3、お
よび５×1015cm-3の不純物濃度を持つｎ型シリコ
ンエピタキシヤル膜との平行平面PN接合におけ
る耐圧の理論値は、片側階段接合を仮定した場
合、それぞれ約180Vと約100Vであり、パルクシ
リコン基板に製作した実際のトランジスタにおけ
るドレイン−基板間の耐圧はそれぞれこれらの値
を越えることはない。しかるに、本実施例のトラ
ンジスタではオフセツトゲート長を充分長くする
ことにより、容易にドレイン−基板間の上記耐圧
限界を越えてドレイン耐圧を増加させることがで
きた。
よび５×1015cm-3の不純物濃度を持つｎ型シリコ
ンエピタキシヤル膜との平行平面PN接合におけ
る耐圧の理論値は、片側階段接合を仮定した場
合、それぞれ約180Vと約100Vであり、パルクシ
リコン基板に製作した実際のトランジスタにおけ
るドレイン−基板間の耐圧はそれぞれこれらの値
を越えることはない。しかるに、本実施例のトラ
ンジスタではオフセツトゲート長を充分長くする
ことにより、容易にドレイン−基板間の上記耐圧
限界を越えてドレイン耐圧を増加させることがで
きた。
実施例 ２
不純物濃度約２×1016cm-3、ｎ型シリコンエピ
タキシヤル膜厚約１〜1.5μｍのＰ型シリコンエ
ピタキシヤル膜をサフアイア基板上に成長させ、
該エピタキシヤル膜を用いて実施例１と同様なオ
フセツトゲート構造を持つＮチヤンネルMOSト
ランジスタを製作した。製造工程は高不純物濃度
のソース・ドレイン領域を形成する拡散源にリン
を用いることを除いて実施例１の工程に準ずる。
タキシヤル膜厚約１〜1.5μｍのＰ型シリコンエ
ピタキシヤル膜をサフアイア基板上に成長させ、
該エピタキシヤル膜を用いて実施例１と同様なオ
フセツトゲート構造を持つＮチヤンネルMOSト
ランジスタを製作した。製造工程は高不純物濃度
のソース・ドレイン領域を形成する拡散源にリン
を用いることを除いて実施例１の工程に準ずる。
オフセツトゲート部へは加速電圧100keVに
て、ドーズ量約８×1012cm-3のリンのイオン注入
を行ない、延長ドレイン領域を構成する低濃度不
純物領域を形成した。イオン注入後のアニールは
やはり窒素雰囲気中500℃で約30分行なつた。
て、ドーズ量約８×1012cm-3のリンのイオン注入
を行ない、延長ドレイン領域を構成する低濃度不
純物領域を形成した。イオン注入後のアニールは
やはり窒素雰囲気中500℃で約30分行なつた。
本実施例におけるオフセツトゲート型Ｎチヤン
ネルMOSトランジスタのドレイン耐圧特性は、
Ｐ型シリコンエピタキシヤル膜の不純物濃度自身
著しい増加状態にもかゝわらず、ほぼ実施例１と
同様の第３図の様な傾向を示した。例えば、２×
1016cm-3の不純物濃度の場合、片側階段接合を仮
定した平行平面PN接合での耐圧は約35Vである
が、オフセツトゲート長30μｍを持つ本実施例の
ＮチヤンネルMOSトランジスタでは、450V以上
のドレイン耐圧が得られた。
ネルMOSトランジスタのドレイン耐圧特性は、
Ｐ型シリコンエピタキシヤル膜の不純物濃度自身
著しい増加状態にもかゝわらず、ほぼ実施例１と
同様の第３図の様な傾向を示した。例えば、２×
1016cm-3の不純物濃度の場合、片側階段接合を仮
定した平行平面PN接合での耐圧は約35Vである
が、オフセツトゲート長30μｍを持つ本実施例の
ＮチヤンネルMOSトランジスタでは、450V以上
のドレイン耐圧が得られた。
なお、本実施例におけるトランジスタのドレイ
ンおよびソース領域を構成する拡散領域の深さ
は、充分サフアイア基板まで達しているため、バ
ルクシリコン基板の場合のような拡散領域端の曲
率によるドレイン耐圧の低下は見られず、又、円
形、棒状、いずれのタイプのトランジスタにおい
ても第３図の如き特性が得られた。
ンおよびソース領域を構成する拡散領域の深さ
は、充分サフアイア基板まで達しているため、バ
ルクシリコン基板の場合のような拡散領域端の曲
率によるドレイン耐圧の低下は見られず、又、円
形、棒状、いずれのタイプのトランジスタにおい
ても第３図の如き特性が得られた。
これらの結果は、印加ドレイン電圧によつてオ
フセツトゲート部のPN接合に拡がる空乏層の効
果を考慮することにより、簡単には以下の如く説
明される。すなわち、シリコンエピタキシヤル膜
の厚さと、延長ドレイン領域を構成する低濃度不
純物領域２７の不純物濃度及びその分布、オフセ
ツトゲート部のシリコンエピタキシヤル２１の不
純物濃度およびその分布を互いに対応させて制御
することにより、ドレイン電圧増加時に、実効
MOSチヤンネル部に加わるドレイン分圧が同部
絶縁破壊耐圧に達する以前に、又、ドレイン領域
２３から伸びる空乏層が充分オフセツトゲート部
のシリコンエピタキシヤル膜２１に拡がる以前
に、延長ドレイン領域２７とオフセツトゲート部
のシリコンエピタキシヤル２１との間のPN接合
による空乏層領域を、この場合シリコンエピタキ
シヤル膜の膜厚方向に成長せしめることができ、
これによつて薄いオフセツトゲート部全域を空乏
層化せしめることができる。この時、オフセツト
ゲート部分では延長ドレイン領域の不純物イオン
とシリコンエピタキシヤル膜の不純物イオンによ
つて生ずる空乏層中の電界の大部分がシリコンエ
ピタキシヤル膜の厚さ方向に向いており、ドレイ
ン領域からソース領域方向に向から電界強度成分
εSDは充分小さい。その後ドレイン−ソース間の
電圧は空乏層化したオフセツトゲート部にかゝ
り、新たな空乏層は実効MOSチヤンネル部側の
基板方向に向つて伸びることになる。すなわち、
オフセツトゲート部が完全に空乏層化したのち
は、シリコンエピタキシヤル膜厚方向電界強度成
分εｔが増加することはないからドレイン電圧の
増加分はもつぱらドレイン−ソース方向電界強度
成分εSDの増加に寄与し、いずれかの場所でεSD
とεｔの合成電界εｍがバルクシリコンの降服電
界に達するとトランジスタは絶縁破壊をおこすこ
とになる。こゝでオフセツトゲート部が空乏層化
した後の同部、ドレイン・ソース方向電界強度分
布は通常の平行平面PN接合における三角形の電
界強度分布とは異なり、オフセツトゲート部全域
で一様に増加することになる。従つて、電界強度
分布の積分値に相当するドレイン・ソース間の絶
縁耐圧は、シリコン酸化膜中の電荷やMOSチヤ
ンネル部ゲート電極等による局所集中電界の効果
およびシリコン酸化膜の絶縁耐圧等を一応無視す
ればほぼオフセツトゲート長に比例して高められ
ることになる。
フセツトゲート部のPN接合に拡がる空乏層の効
果を考慮することにより、簡単には以下の如く説
明される。すなわち、シリコンエピタキシヤル膜
の厚さと、延長ドレイン領域を構成する低濃度不
純物領域２７の不純物濃度及びその分布、オフセ
ツトゲート部のシリコンエピタキシヤル２１の不
純物濃度およびその分布を互いに対応させて制御
することにより、ドレイン電圧増加時に、実効
MOSチヤンネル部に加わるドレイン分圧が同部
絶縁破壊耐圧に達する以前に、又、ドレイン領域
２３から伸びる空乏層が充分オフセツトゲート部
のシリコンエピタキシヤル膜２１に拡がる以前
に、延長ドレイン領域２７とオフセツトゲート部
のシリコンエピタキシヤル２１との間のPN接合
による空乏層領域を、この場合シリコンエピタキ
シヤル膜の膜厚方向に成長せしめることができ、
これによつて薄いオフセツトゲート部全域を空乏
層化せしめることができる。この時、オフセツト
ゲート部分では延長ドレイン領域の不純物イオン
とシリコンエピタキシヤル膜の不純物イオンによ
つて生ずる空乏層中の電界の大部分がシリコンエ
ピタキシヤル膜の厚さ方向に向いており、ドレイ
ン領域からソース領域方向に向から電界強度成分
εSDは充分小さい。その後ドレイン−ソース間の
電圧は空乏層化したオフセツトゲート部にかゝ
り、新たな空乏層は実効MOSチヤンネル部側の
基板方向に向つて伸びることになる。すなわち、
オフセツトゲート部が完全に空乏層化したのち
は、シリコンエピタキシヤル膜厚方向電界強度成
分εｔが増加することはないからドレイン電圧の
増加分はもつぱらドレイン−ソース方向電界強度
成分εSDの増加に寄与し、いずれかの場所でεSD
とεｔの合成電界εｍがバルクシリコンの降服電
界に達するとトランジスタは絶縁破壊をおこすこ
とになる。こゝでオフセツトゲート部が空乏層化
した後の同部、ドレイン・ソース方向電界強度分
布は通常の平行平面PN接合における三角形の電
界強度分布とは異なり、オフセツトゲート部全域
で一様に増加することになる。従つて、電界強度
分布の積分値に相当するドレイン・ソース間の絶
縁耐圧は、シリコン酸化膜中の電荷やMOSチヤ
ンネル部ゲート電極等による局所集中電界の効果
およびシリコン酸化膜の絶縁耐圧等を一応無視す
ればほぼオフセツトゲート長に比例して高められ
ることになる。
尚、前記一実施例における具体的数値例は、本
発明を限定するものではない。たとえば、本実施
例におけるシリコンエピタキシヤル膜の膜厚は、
１μｍ〜1.5μｍのものを用いているが、同膜厚
はドレイン電圧が何ボルトの時、オフセツトゲー
ト部が空乏層化する必要があるかによつて、シリ
コンエピタキシヤル膜および延長ドレイン電極用
低濃度不純物層の不純物濃度及びその分布と、そ
の場合の膜厚方向の接合耐圧とを勘案して選択す
べきである。すなわち、所要のドレイン電圧印加
時に、オフセツトゲート部の延長ドレイン領域を
構成する低濃度不純物領域と、同部シリコンエピ
タキシヤル膜との間に拡がる空乏層によつて、オ
フセツト部全域を空乏層化するためには、延長ド
レイン領域を構成する低濃度不純物領域の不純物
イオンから発する電気力線が同部シリコンエピタ
キシヤル膜の不純物イオンで終端する必要がある
ため、同部シリコン酸化膜の表面電荷による効果
を考慮した延長ドレイン領域を構成する低濃度不
純物領域の有効活性不純物イオンの総量と、同部
シリコンエピタキシヤル膜の有効不純物イオンの
総量とがほぼ等しい必要がある。
発明を限定するものではない。たとえば、本実施
例におけるシリコンエピタキシヤル膜の膜厚は、
１μｍ〜1.5μｍのものを用いているが、同膜厚
はドレイン電圧が何ボルトの時、オフセツトゲー
ト部が空乏層化する必要があるかによつて、シリ
コンエピタキシヤル膜および延長ドレイン電極用
低濃度不純物層の不純物濃度及びその分布と、そ
の場合の膜厚方向の接合耐圧とを勘案して選択す
べきである。すなわち、所要のドレイン電圧印加
時に、オフセツトゲート部の延長ドレイン領域を
構成する低濃度不純物領域と、同部シリコンエピ
タキシヤル膜との間に拡がる空乏層によつて、オ
フセツト部全域を空乏層化するためには、延長ド
レイン領域を構成する低濃度不純物領域の不純物
イオンから発する電気力線が同部シリコンエピタ
キシヤル膜の不純物イオンで終端する必要がある
ため、同部シリコン酸化膜の表面電荷による効果
を考慮した延長ドレイン領域を構成する低濃度不
純物領域の有効活性不純物イオンの総量と、同部
シリコンエピタキシヤル膜の有効不純物イオンの
総量とがほぼ等しい必要がある。
ここで、両者の単位面積当りの有効不純物イオ
ン量がちようど等しい場合は、同じ低ドレイン電
圧のところで、オフセツトゲート部が、ドレイン
からゲート電極に至る全長にわたり、膜厚方向に
全域空乏層化をおこすはずで、これが、高耐圧化
にもつとも好ましい条件と考えられる。しかし、
実際の素子では、このような理想状態を常に実現
するのは困難である。現実には、製造条件のずれ
や界面電荷の存在等により、延長ドレイン領域も
しくは基板側シリコンエピタキシヤル膜中の有効
不純物イオン量にずれが生じ、あるドレイン電圧
のところで、どちらかの領域は、完全に空乏層化
しても、他方の領域には、未空乏層化領域が残る
ことになろう。しかし、単位面積当りの有効不純
物イオン量がほぼ等しくこの未空乏層化領域に残
る不純物イオン量が充分少なければ、ドレイン電
圧が増加するにつれ高濃度ドレイン領域、もしく
はソース側基板領域から伸びる空乏層により、同
部分は急速に空乏層化がすすむはずである。この
場合、前述のように、ドレイン領域からソース領
域方向に向かう横方向電界強度成分εSDをさほど
上昇させることなしに、オフセツトゲート部に膜
厚方向に全域空乏層化した領域が形成できる。
ン量がちようど等しい場合は、同じ低ドレイン電
圧のところで、オフセツトゲート部が、ドレイン
からゲート電極に至る全長にわたり、膜厚方向に
全域空乏層化をおこすはずで、これが、高耐圧化
にもつとも好ましい条件と考えられる。しかし、
実際の素子では、このような理想状態を常に実現
するのは困難である。現実には、製造条件のずれ
や界面電荷の存在等により、延長ドレイン領域も
しくは基板側シリコンエピタキシヤル膜中の有効
不純物イオン量にずれが生じ、あるドレイン電圧
のところで、どちらかの領域は、完全に空乏層化
しても、他方の領域には、未空乏層化領域が残る
ことになろう。しかし、単位面積当りの有効不純
物イオン量がほぼ等しくこの未空乏層化領域に残
る不純物イオン量が充分少なければ、ドレイン電
圧が増加するにつれ高濃度ドレイン領域、もしく
はソース側基板領域から伸びる空乏層により、同
部分は急速に空乏層化がすすむはずである。この
場合、前述のように、ドレイン領域からソース領
域方向に向かう横方向電界強度成分εSDをさほど
上昇させることなしに、オフセツトゲート部に膜
厚方向に全域空乏層化した領域が形成できる。
このような膜厚方向に全域空乏層化した領域
が、オフセツトゲート部のソース・ドレイン領域
方向により長く形成できれば、本トランジスタの
著しい高耐圧化が実現できることになる。すなわ
ち、オフセツトゲート部において、ソース・ドレ
イン領域間方向に対して垂直な方向（膜厚方向）
に全域空乏層化された領域が、諸制約条件下で、
ソース・ドレイン領域方向に最大の長さになるよ
うに延長ドレイン領域の不純物濃度及び深さ方向
の分布を形成してやることが本トランジスタに必
要な要件となる。
が、オフセツトゲート部のソース・ドレイン領域
方向により長く形成できれば、本トランジスタの
著しい高耐圧化が実現できることになる。すなわ
ち、オフセツトゲート部において、ソース・ドレ
イン領域間方向に対して垂直な方向（膜厚方向）
に全域空乏層化された領域が、諸制約条件下で、
ソース・ドレイン領域方向に最大の長さになるよ
うに延長ドレイン領域の不純物濃度及び深さ方向
の分布を形成してやることが本トランジスタに必
要な要件となる。
従つて、本実施例の場合、オフセツトゲート部
に導入されるべき延長ドレイン領域を構成する低
不純物領域のための最適イオン注入ドーズ量は、
用いるシリコンエピタキシヤル膜の不純物濃度と
その膜厚（すなわち、単位面積当りのシリコンエ
ピタキシヤル膜中の不純物イオンの総量）によつ
て変わつてくる。たとえば、実施例における２×
1015cm-3、および５×1015cm-3の不純物濃度から
なるシリコンエピタキシヤル膜を用いたＰチヤン
ネルトランジスタに対する最適イオン注入ドーズ
量の違いは上記理由による。一方、トランジスタ
のオン抵抗を下げるためには、延長ドレイン領域
を構成する低濃度不純物領域の抵抗ができる限り
低いことが望ましく、同部の不純物濃度を決める
イオン注入ドーズ量はできる限り多いことが望ま
しい。たとえば、本実施例におけるオフセツトゲ
ート部に６×1012cm-2のドーズ量のボロンイオン
注入を行なつた場合（基板不純物濃度約５×1015
cm-3）のオン抵抗は、３×1012cm-2のドーズ量のイ
オンを注入したトランジスタ（基板不純物濃度約
２×1515cm-3）の場合に比較して半分以下になつ
た。オン抵抗の低減化のためには製造工程、膜厚
方向の接合耐圧、MOSトランジスタ、値電圧
等、他条件の許すがぎりシリコンエピタキシヤル
膜の厚膜化および基板不純物濃度の高濃度を計る
ことによつて、最大可能イオン注入ドーズ量を増
加せしめる必要がある。
に導入されるべき延長ドレイン領域を構成する低
不純物領域のための最適イオン注入ドーズ量は、
用いるシリコンエピタキシヤル膜の不純物濃度と
その膜厚（すなわち、単位面積当りのシリコンエ
ピタキシヤル膜中の不純物イオンの総量）によつ
て変わつてくる。たとえば、実施例における２×
1015cm-3、および５×1015cm-3の不純物濃度から
なるシリコンエピタキシヤル膜を用いたＰチヤン
ネルトランジスタに対する最適イオン注入ドーズ
量の違いは上記理由による。一方、トランジスタ
のオン抵抗を下げるためには、延長ドレイン領域
を構成する低濃度不純物領域の抵抗ができる限り
低いことが望ましく、同部の不純物濃度を決める
イオン注入ドーズ量はできる限り多いことが望ま
しい。たとえば、本実施例におけるオフセツトゲ
ート部に６×1012cm-2のドーズ量のボロンイオン
注入を行なつた場合（基板不純物濃度約５×1015
cm-3）のオン抵抗は、３×1012cm-2のドーズ量のイ
オンを注入したトランジスタ（基板不純物濃度約
２×1515cm-3）の場合に比較して半分以下になつ
た。オン抵抗の低減化のためには製造工程、膜厚
方向の接合耐圧、MOSトランジスタ、値電圧
等、他条件の許すがぎりシリコンエピタキシヤル
膜の厚膜化および基板不純物濃度の高濃度を計る
ことによつて、最大可能イオン注入ドーズ量を増
加せしめる必要がある。
以上、実施例からわかるように、本発明によれ
ばトランジスタのドレイン拡散領域とシリコンエ
ピタキシヤル膜間の絶縁破壊耐圧はオフセツトゲ
ート部によりまつたく変調され、同部シリコンエ
ピタキシヤル膜の不純物濃度によつては直接制約
されなくなるから、オフセツトゲート長を伸ばす
ことによりこれまで最大ドレイン耐圧限界とされ
た該ドレイン拡散領域とシリコンエピタキシヤル
膜の不純物濃度によつて決まる平行平面接合での
耐圧限界を越えて、該トランジスタのドレイン耐
圧を高めることができる。同様に、ドレイン耐圧
が直接シリコンエピタキシヤル膜の不純物に制約
されないから、あるシリコンエピタキシヤル膜の
膜厚に対して、ドレイン耐圧を低下させることな
く、オフセツトゲート部のシリコンエピタキシヤ
ル膜と、延長ドレイン領域を構成する低濃度不純
物領域相互の不純物濃度を高めることができ、高
ドレイン耐圧を維持したまま低オン抵抗化のため
の最適設計ができる。又、必要ならば低オン抵抗
のままオフセツトゲート部、飽和型抵抗のピンチ
オフ電圧を下げることができる。同様に、基板不
純物濃度を高めることができるから、実効MOS
チヤンネル部のパンチスルーを抑制することがで
き、実効MOSチヤンネル部のシヨートチヤンネ
ル化が可能になり、トランジスタの電流容量を増
加させることができる。又、高不純物濃度基板を
用いる必要のあるｎチヤンネルMOSトランジス
タでオフセツトゲート型高耐圧トランジスタが容
易に実現できる。
ばトランジスタのドレイン拡散領域とシリコンエ
ピタキシヤル膜間の絶縁破壊耐圧はオフセツトゲ
ート部によりまつたく変調され、同部シリコンエ
ピタキシヤル膜の不純物濃度によつては直接制約
されなくなるから、オフセツトゲート長を伸ばす
ことによりこれまで最大ドレイン耐圧限界とされ
た該ドレイン拡散領域とシリコンエピタキシヤル
膜の不純物濃度によつて決まる平行平面接合での
耐圧限界を越えて、該トランジスタのドレイン耐
圧を高めることができる。同様に、ドレイン耐圧
が直接シリコンエピタキシヤル膜の不純物に制約
されないから、あるシリコンエピタキシヤル膜の
膜厚に対して、ドレイン耐圧を低下させることな
く、オフセツトゲート部のシリコンエピタキシヤ
ル膜と、延長ドレイン領域を構成する低濃度不純
物領域相互の不純物濃度を高めることができ、高
ドレイン耐圧を維持したまま低オン抵抗化のため
の最適設計ができる。又、必要ならば低オン抵抗
のままオフセツトゲート部、飽和型抵抗のピンチ
オフ電圧を下げることができる。同様に、基板不
純物濃度を高めることができるから、実効MOS
チヤンネル部のパンチスルーを抑制することがで
き、実効MOSチヤンネル部のシヨートチヤンネ
ル化が可能になり、トランジスタの電流容量を増
加させることができる。又、高不純物濃度基板を
用いる必要のあるｎチヤンネルMOSトランジス
タでオフセツトゲート型高耐圧トランジスタが容
易に実現できる。
また、本発明によれば通常のデイジタル用
MOSICの製造工程に延長ドレイン電極用低濃度
不純物層を設ける工程（本実施例の場合、イオン
注入工程）を付加したゞけのまつたく通常の
MOSICと互換性のある製造工程により、ｎ、ｐ
両タイプの高耐圧オフセツトゲート型MOSトラ
ンジスタを、必要ならば同一チツプ上に他の低圧
用MOSIC回路と共に形成できる。その他本発明
のトランジスタには、配線および素子分離の容易
さ、寄生容量の低減化等、絶縁基板上の有利さが
付加されることは言うまでもない。
MOSICの製造工程に延長ドレイン電極用低濃度
不純物層を設ける工程（本実施例の場合、イオン
注入工程）を付加したゞけのまつたく通常の
MOSICと互換性のある製造工程により、ｎ、ｐ
両タイプの高耐圧オフセツトゲート型MOSトラ
ンジスタを、必要ならば同一チツプ上に他の低圧
用MOSIC回路と共に形成できる。その他本発明
のトランジスタには、配線および素子分離の容易
さ、寄生容量の低減化等、絶縁基板上の有利さが
付加されることは言うまでもない。
なお、本実施例では誘電体絶縁基板上の半導体
薄膜としてシリコンサフアイア基板を用いたが、
本発明を実施するために用いる基板材料は、もち
ろん、シリコンサフアイア基板である必要はな
い。たとえば、近年、一部バイボーラ素子等の絶
縁分離に用いられている、ポリシリコン厚膜上に
絶縁膜としてのシリコン酸化膜を介して形成され
たシリコン単結晶薄膜を有する基板上を利用して
もよく、さらに半導体薄膜としてはシリコン以外
のものであつてもよい。
薄膜としてシリコンサフアイア基板を用いたが、
本発明を実施するために用いる基板材料は、もち
ろん、シリコンサフアイア基板である必要はな
い。たとえば、近年、一部バイボーラ素子等の絶
縁分離に用いられている、ポリシリコン厚膜上に
絶縁膜としてのシリコン酸化膜を介して形成され
たシリコン単結晶薄膜を有する基板上を利用して
もよく、さらに半導体薄膜としてはシリコン以外
のものであつてもよい。
又、本発明の説明および実施例では、今日もつ
とも普遍的に用いられているMOS型電界効果ト
ランジスタを引用したが、本発明の実施に当つて
は、ゲート絶縁膜はシリコン熱酸化膜以外の絶縁
膜、例えば窒化シリコン（Si3N4）膜、酸化アルミ
ニウム（Al2O3）膜、あるいはこれら絶縁膜の多
層膜であつてもかまわない。さらに、ゲート電極
はアルミニウム（Al）以外に、例えば反応性の
ないセリブデン（Mo）、タングステン（Ｗ）等の
金属、或いは白金シリサイド等のような合金、さ
らには導中性ポリシリコンのようなものでもよ
く、この場合のイオン注入後のアニール処理温度
は、アルミニウムより高い温度で処理することが
可能である。また、本発明による絶縁ゲート電界
効果トランジスタの製作は、一実施例に示した製
造過程を経ることなく、例えば最初に延長ドレイ
ン領域を形成した後ゲート電極を形成することで
あつてもかまわず種々の変形が可能であることは
言うまでもない。
とも普遍的に用いられているMOS型電界効果ト
ランジスタを引用したが、本発明の実施に当つて
は、ゲート絶縁膜はシリコン熱酸化膜以外の絶縁
膜、例えば窒化シリコン（Si3N4）膜、酸化アルミ
ニウム（Al2O3）膜、あるいはこれら絶縁膜の多
層膜であつてもかまわない。さらに、ゲート電極
はアルミニウム（Al）以外に、例えば反応性の
ないセリブデン（Mo）、タングステン（Ｗ）等の
金属、或いは白金シリサイド等のような合金、さ
らには導中性ポリシリコンのようなものでもよ
く、この場合のイオン注入後のアニール処理温度
は、アルミニウムより高い温度で処理することが
可能である。また、本発明による絶縁ゲート電界
効果トランジスタの製作は、一実施例に示した製
造過程を経ることなく、例えば最初に延長ドレイ
ン領域を形成した後ゲート電極を形成することで
あつてもかまわず種々の変形が可能であることは
言うまでもない。
第１図は従来のオフセツトゲート型MOS電界
効果トランジスタの断面図、第２図は本発明によ
る誘電体絶縁基板上に形成された高耐圧絶縁ゲー
ト電界効果トランジスタの断面図、第３図は本発
明の実施例によるトランジスタにおけるオフセツ
トゲート長とドレイン耐圧の関係を示す一例であ
る。 図において１１はバルクシリコン基板、２９は
誘電体絶縁基板、２１はシリコンエピタキシヤル
膜、１２，２２はソース拡散領域、１３，２３は
ドレイン拡散領域、１４，２４はゲート絶縁膜、
１５，２５はゲート電極、１６，２６はMOSチ
ヤンネル部、１７，２７は延長ドレイン領域を構
成する低不純物濃度領域、１８，２８は配線導体
を示す。
効果トランジスタの断面図、第２図は本発明によ
る誘電体絶縁基板上に形成された高耐圧絶縁ゲー
ト電界効果トランジスタの断面図、第３図は本発
明の実施例によるトランジスタにおけるオフセツ
トゲート長とドレイン耐圧の関係を示す一例であ
る。 図において１１はバルクシリコン基板、２９は
誘電体絶縁基板、２１はシリコンエピタキシヤル
膜、１２，２２はソース拡散領域、１３，２３は
ドレイン拡散領域、１４，２４はゲート絶縁膜、
１５，２５はゲート電極、１６，２６はMOSチ
ヤンネル部、１７，２７は延長ドレイン領域を構
成する低不純物濃度領域、１８，２８は配線導体
を示す。
Claims (1)
- 【特許請求の範囲】 １ 誘電体絶縁基板上に設けられた半導体層に該
半導体層の導電型と異なる導電型を有する独立し
た二つの高濃度不純物領域で形成されたソース領
域およびドレイン領域を備え、該ソース領域とド
レイン領域とを含む前記半導体層上に設けられた
ゲート絶縁膜層と該ゲート絶縁膜層下の前記ソー
ス領域の一部と該ソース領域とドレイン領域には
さまれ、かつソース領域に近接する半導体層部と
に重なるように前記ゲート絶縁膜層上に設けられ
たゲート電極と、該ゲート電極端部から前記ドレ
イン領域端部に及ぶ前記半導体層表面部に該半導
体層の導電型と異なる導電型からなる低不純物濃
度領域で形成された延長ドレイン領域を備えたオ
フセツトゲート部が構成されてなり、前記ドレイ
ン領域の電圧増加時に、オフセツトゲート部にお
いて、膜厚方向に全域空乏層化した領域がソー
ス・ドレイン領域方向に最大の長さを有するよう
に、オフセツトゲート部を構成する前記延長ドレ
イン領域の不純物濃度及び深さ方向の分布が選択
されていることを特徴とする絶縁ゲート電界効果
トランジスタ。 ２ 誘電体絶縁基板上に設けられた半導体層がｎ
型半導体である特許請求の範囲第１項記載の絶縁
ゲート電界効果トランジスタ。 ３ 誘電体絶縁基板上に設けられた半導体層がＰ
型半導体である特許請求の範囲第１項記載の絶縁
ゲート電界効果トランジスタ。 ４ ゲート絶縁膜層がシリコン酸化膜、窒化シリ
コン膜、酸化アルミニウムのいずれかである特許
請求の範囲第１項記載の絶縁ゲート電界効果トラ
ンジスタ。 ５ ゲート絶縁膜層がシリコン酸化膜、窒化シリ
コン膜、酸化アルミニウムのうち少なくとも２種
以上からなる多層膜である特許請求の範囲第１項
記載の絶縁ゲート電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5285777A JPS53138281A (en) | 1977-05-09 | 1977-05-09 | Insulated-gate field effect transistor |
| US06/128,376 US4287526A (en) | 1977-05-09 | 1980-03-10 | Insulated gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5285777A JPS53138281A (en) | 1977-05-09 | 1977-05-09 | Insulated-gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53138281A JPS53138281A (en) | 1978-12-02 |
| JPS6124833B2 true JPS6124833B2 (ja) | 1986-06-12 |
Family
ID=12926520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5285777A Granted JPS53138281A (en) | 1977-05-09 | 1977-05-09 | Insulated-gate field effect transistor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4287526A (ja) |
| JP (1) | JPS53138281A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661832A (en) * | 1982-06-30 | 1987-04-28 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| JPS5975669A (ja) * | 1982-10-25 | 1984-04-28 | Seiko Epson Corp | 薄膜半導体装置とその製造方法 |
| US4560422A (en) * | 1982-12-06 | 1985-12-24 | Harris Corporation | Method for forming integrated circuits bearing polysilicon of reduced resistance |
| JPS63157475A (ja) * | 1986-12-20 | 1988-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4861731A (en) * | 1988-02-02 | 1989-08-29 | General Motors Corporation | Method of fabricating a lateral dual gate thyristor |
| US4873563A (en) * | 1988-05-02 | 1989-10-10 | Synectics, Inc. | Solid state monolithic switching device |
| JPH02210871A (ja) * | 1989-02-09 | 1990-08-22 | Fujitsu Ltd | 半導体装置 |
| US4998146A (en) * | 1989-05-24 | 1991-03-05 | Xerox Corporation | High voltage thin film transistor |
| US5107312A (en) * | 1989-09-11 | 1992-04-21 | Harris Corporation | Method of isolating a top gate of a MESFET and the resulting device |
| US4929568A (en) * | 1989-09-11 | 1990-05-29 | Harris Corporation | Method of isolating a top gate of a MESFET and the resulting device |
| US5014108A (en) * | 1990-05-15 | 1991-05-07 | Harris Corporation | MESFET for dielectrically isolated integrated circuits |
| JPH06151573A (ja) * | 1992-11-06 | 1994-05-31 | Hitachi Ltd | 半導体集積回路装置 |
| US6066550A (en) * | 1998-06-05 | 2000-05-23 | United Integrated Circuits Corp. | Method of improving selectivity between silicon nitride and silicon oxide |
| US6236258B1 (en) * | 1998-08-25 | 2001-05-22 | International Business Machines Corporation | Wordline driver circuit using ring-shaped devices |
| US20050195627A1 (en) * | 2003-11-18 | 2005-09-08 | Hutchens Chriswell G. | High-temperature memory systems |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1507091A (en) * | 1974-03-29 | 1978-04-12 | Siemens Ag | Schottky-gate field-effect transistors |
| US4087902A (en) * | 1976-06-23 | 1978-05-09 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Field effect transistor and method of construction thereof |
-
1977
- 1977-05-09 JP JP5285777A patent/JPS53138281A/ja active Granted
-
1980
- 1980-03-10 US US06/128,376 patent/US4287526A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID STATE CIRCUITS=1976 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53138281A (en) | 1978-12-02 |
| US4287526A (en) | 1981-09-01 |
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