JPH11204786A - 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法 - Google Patents
高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法Info
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- JPH11204786A JPH11204786A JP10005494A JP549498A JPH11204786A JP H11204786 A JPH11204786 A JP H11204786A JP 10005494 A JP10005494 A JP 10005494A JP 549498 A JP549498 A JP 549498A JP H11204786 A JPH11204786 A JP H11204786A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 230000005669 field effect Effects 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000015556 catabolic process Effects 0.000 title abstract description 60
- 239000012535 impurity Substances 0.000 claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 230000005684 electric field Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】
【課題】 ドレインに高電圧が印加された際の空乏層の
拡がりを抑制でき、かつドレイン間での電界強度を小さ
くでき、優れた耐圧を有する高耐圧絶縁ゲート型電界効
果トランジスタを有する半導体装置およびその製造方法
を提供する。 【解決手段】 半導体基板１の表面にはｎ- ウェル領域
２が形成されており、このｎ- ウェル領域２の表面には
ドレイン領域３とソース領域４とを有する高耐圧ＭＯＳ
トランジスタ１０が形成されている。ｎ- ウェル領域２
は、このドレイン領域３の真下に不純物濃度ピークＡを
有している。
拡がりを抑制でき、かつドレイン間での電界強度を小さ
くでき、優れた耐圧を有する高耐圧絶縁ゲート型電界効
果トランジスタを有する半導体装置およびその製造方法
を提供する。 【解決手段】 半導体基板１の表面にはｎ- ウェル領域
２が形成されており、このｎ- ウェル領域２の表面には
ドレイン領域３とソース領域４とを有する高耐圧ＭＯＳ
トランジスタ１０が形成されている。ｎ- ウェル領域２
は、このドレイン領域３の真下に不純物濃度ピークＡを
有している。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧絶縁ゲート
型電界効果トランジスタを有する半導体装置およびその
製造方法に関するものである。
型電界効果トランジスタを有する半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】まず、従来の高耐圧絶縁ゲート型電界効
果トランジスタとして高耐圧ＭＯＳ（Metal Oxide Semi
conductor ）トランジスタを有する半導体装置について
説明する。
果トランジスタとして高耐圧ＭＯＳ（Metal Oxide Semi
conductor ）トランジスタを有する半導体装置について
説明する。
【０００３】図８は、従来の高耐圧ＭＯＳトランジスタ
を有する半導体装置の構成を概略的に示す断面図であ
る。図８を参照して、ｐ型シリコン基板１の表面には、
ｎ- ウェル領域１０２が形成されている。このｎ- ウェ
ル領域１０２内のシリコン基板１の表面には、高耐圧Ｍ
ＯＳトランジスタ１０が形成されている。
を有する半導体装置の構成を概略的に示す断面図であ
る。図８を参照して、ｐ型シリコン基板１の表面には、
ｎ- ウェル領域１０２が形成されている。このｎ- ウェ
ル領域１０２内のシリコン基板１の表面には、高耐圧Ｍ
ＯＳトランジスタ１０が形成されている。
【０００４】この高耐圧ＭＯＳトランジスタ１０は、ド
レイン領域３と、ソース領域４と、ゲート絶縁層（シリ
コン酸化膜）５と、ゲート電極層６とを有している。ド
レイン領域３とソース領域４とは互いに距離を隔ててｎ
- ウェル領域１０２の表面に形成されている。ゲート電
極層６は、このドレイン領域３とソース領域４とに挟ま
れる領域上にゲート絶縁層５を介在して形成されてい
る。
レイン領域３と、ソース領域４と、ゲート絶縁層（シリ
コン酸化膜）５と、ゲート電極層６とを有している。ド
レイン領域３とソース領域４とは互いに距離を隔ててｎ
- ウェル領域１０２の表面に形成されている。ゲート電
極層６は、このドレイン領域３とソース領域４とに挟ま
れる領域上にゲート絶縁層５を介在して形成されてい
る。
【０００５】ここでドレイン領域３は、ｐ++領域３ａ
と、そのｐ++領域３ａに接してソース領域４側に位置す
るｐ+ 領域３ｂと、ｐ++領域３ａに接してソース領域４
と逆側に位置するｐ+ 領域３ｃとを有している。このｐ
++領域３ａは、ソース領域４と同程度の不純物濃度を有
しており、ｐ+ 領域３ｂ、３ｃは、ソース領域４よりも
低い不純物濃度を有している。
と、そのｐ++領域３ａに接してソース領域４側に位置す
るｐ+ 領域３ｂと、ｐ++領域３ａに接してソース領域４
と逆側に位置するｐ+ 領域３ｃとを有している。このｐ
++領域３ａは、ソース領域４と同程度の不純物濃度を有
しており、ｐ+ 領域３ｂ、３ｃは、ソース領域４よりも
低い不純物濃度を有している。
【０００６】またｐ+ 領域３ｂ上にはフィールド絶縁層
７が形成されており、ゲート電極層６の端部はこのフィ
ールド絶縁層７上に乗り上げている。またこの高耐圧Ｍ
ＯＳトランジスタ１０を他の素子から電気的に分離する
ために、この高耐圧ＭＯＳトランジスタ１０の周囲を取
囲むようにフィールド絶縁層７が形成されている。
７が形成されており、ゲート電極層６の端部はこのフィ
ールド絶縁層７上に乗り上げている。またこの高耐圧Ｍ
ＯＳトランジスタ１０を他の素子から電気的に分離する
ために、この高耐圧ＭＯＳトランジスタ１０の周囲を取
囲むようにフィールド絶縁層７が形成されている。
【０００７】この従来例では、ｎ- ウェル領域１０２
は、図９に示すようなＰ（リン）の不純物濃度の分布を
有している。図９を参照して、Ｐ（リン）の不純物濃度
は基板表面において最も高く、２×１０16（ａｔｏｍｓ
／ｃｍ3 ）の濃度を有し、基板深部へ向かうほど薄くな
る分布を有している。そして、Ｐ（リン）の不純物濃度
は、１０（Ω・ｃｍ）のｐ型シリコン基板のＢ（ボロ
ン）濃度（１．０×１０15（ａｔｏｍｓ／ｃｍ3 ））と
約５μｍの深さで同濃度となりｐｎ接合を構成する。
は、図９に示すようなＰ（リン）の不純物濃度の分布を
有している。図９を参照して、Ｐ（リン）の不純物濃度
は基板表面において最も高く、２×１０16（ａｔｏｍｓ
／ｃｍ3 ）の濃度を有し、基板深部へ向かうほど薄くな
る分布を有している。そして、Ｐ（リン）の不純物濃度
は、１０（Ω・ｃｍ）のｐ型シリコン基板のＢ（ボロ
ン）濃度（１．０×１０15（ａｔｏｍｓ／ｃｍ3 ））と
約５μｍの深さで同濃度となりｐｎ接合を構成する。
【０００８】次に、従来の高耐圧ＭＯＳトランジスタを
有する半導体装置の製造方法について説明する。
有する半導体装置の製造方法について説明する。
【０００９】図１０〜図１２は、従来の高耐圧ＭＯＳト
ランジスタを有する半導体装置の製造方法を工程順に示
す概略断面図である。まず図１０を参照して、ｐ型シリ
コン基板１上にたとえばシリコン酸化膜１１が形成され
る。このシリコン酸化膜１１上に、通常の写真製版技術
により、所定の形状のレジストパターン１２が形成され
る。このレジストパターン１２をマスクとして、１５０
（ｋｅＶ）、５．０×１０12（ｃｍ-2）の条件でＰ（リ
ン）がイオン注入される。レジストパターン１２が除去
された後、１２００℃で３６０分間不純物の拡散，活性
化のための熱処理が施される。この後、シリコン酸化膜
１１が除去される。
ランジスタを有する半導体装置の製造方法を工程順に示
す概略断面図である。まず図１０を参照して、ｐ型シリ
コン基板１上にたとえばシリコン酸化膜１１が形成され
る。このシリコン酸化膜１１上に、通常の写真製版技術
により、所定の形状のレジストパターン１２が形成され
る。このレジストパターン１２をマスクとして、１５０
（ｋｅＶ）、５．０×１０12（ｃｍ-2）の条件でＰ（リ
ン）がイオン注入される。レジストパターン１２が除去
された後、１２００℃で３６０分間不純物の拡散，活性
化のための熱処理が施される。この後、シリコン酸化膜
１１が除去される。
【００１０】図１１を参照して、上記の熱処理により、
表面近傍に不純物濃度ピークを有するｎ- ウェル領域１
０２がｐ型シリコン基板１の表面に形成される。
表面近傍に不純物濃度ピークを有するｎ- ウェル領域１
０２がｐ型シリコン基板１の表面に形成される。
【００１１】図１２を参照して、ｐ型シリコン基板１の
表面に、フィールド絶縁層７と、そのフィールド絶縁層
７の下側にｐ+ 領域３ｂ、３ｃとが形成される。
表面に、フィールド絶縁層７と、そのフィールド絶縁層
７の下側にｐ+ 領域３ｂ、３ｃとが形成される。
【００１２】この後、図８に示すようにゲート絶縁層５
およびゲート電極層６が形成された後、イオン注入など
によってｐ++領域３ａ、４が形成される。これにより、
ｎ-ウェル領域１０２の表面に高耐圧ＭＯＳトランジス
タ１０が形成される。
およびゲート電極層６が形成された後、イオン注入など
によってｐ++領域３ａ、４が形成される。これにより、
ｎ-ウェル領域１０２の表面に高耐圧ＭＯＳトランジス
タ１０が形成される。
【００１３】
【発明が解決しようとする課題】このような高耐圧ＭＯ
Ｓトランジスタ１０は、たとえば蛍光表示管のドライバ
用などに用いられている。最近、より鮮明な表示を求め
る需要が強く、これを実現するためにドライバ用の高耐
圧ＭＯＳトランジスタ１０の耐圧値はより高いものが要
求されている。
Ｓトランジスタ１０は、たとえば蛍光表示管のドライバ
用などに用いられている。最近、より鮮明な表示を求め
る需要が強く、これを実現するためにドライバ用の高耐
圧ＭＯＳトランジスタ１０の耐圧値はより高いものが要
求されている。
【００１４】しかし、従来のｎ- ウェル領域１０２の不
純物濃度分布では、この高耐圧ＭＯＳトランジスタ１０
の耐圧値を向上させることが困難であるという問題点が
あった。以下、そのことについて詳細に説明する。
純物濃度分布では、この高耐圧ＭＯＳトランジスタ１０
の耐圧値を向上させることが困難であるという問題点が
あった。以下、そのことについて詳細に説明する。
【００１５】図１３と図１４とは、従来の高耐圧ＭＯＳ
トランジスタのドレインに高電圧がかかった際に生ずる
空乏層の拡がりの様子を示す図である。
トランジスタのドレインに高電圧がかかった際に生ずる
空乏層の拡がりの様子を示す図である。
【００１６】まず図１３を参照して、ソース領域４とゲ
ート電極層６とｐ型シリコン基板１とが接地電位とされ
た状態でｐ++領域３ａに−Ｖが印加されると、ドレイン
領域とｎ- ウェル領域１０２とのｐｎ接合部から空乏層
１２０が拡がり始める。そして、この−Ｖが大きくなる
と、図１４に示すように空乏層１２０は、主に基板深部
側へ拡がり、ｎ- ウェル領域１０２とｐ型シリコン基板
１とのｐｎ接合部に達してしまう。これにより、ドレイ
ン領域とｐ型シリコン基板１とがパンチスルーを生じて
しまう。このように従来例では、ドレイン領域に高電圧
が印加された場合に容易にパンチスルーが生じてしまう
ため、耐圧の向上を図ることが困難であった。
ート電極層６とｐ型シリコン基板１とが接地電位とされ
た状態でｐ++領域３ａに−Ｖが印加されると、ドレイン
領域とｎ- ウェル領域１０２とのｐｎ接合部から空乏層
１２０が拡がり始める。そして、この−Ｖが大きくなる
と、図１４に示すように空乏層１２０は、主に基板深部
側へ拡がり、ｎ- ウェル領域１０２とｐ型シリコン基板
１とのｐｎ接合部に達してしまう。これにより、ドレイ
ン領域とｐ型シリコン基板１とがパンチスルーを生じて
しまう。このように従来例では、ドレイン領域に高電圧
が印加された場合に容易にパンチスルーが生じてしまう
ため、耐圧の向上を図ることが困難であった。
【００１７】またｎ- ウェル領域１０２は、図９に示す
ように基板表面近傍に不純物濃度ピークを有している。
このため、図８においてドレイン領域３の端部での不純
物濃度勾配が険しくなり、電界強度が大きくなるため、
アバランシェ降伏による耐圧を向上させることができな
かった。
ように基板表面近傍に不純物濃度ピークを有している。
このため、図８においてドレイン領域３の端部での不純
物濃度勾配が険しくなり、電界強度が大きくなるため、
アバランシェ降伏による耐圧を向上させることができな
かった。
【００１８】それゆえ、本発明の目的は、ドレインに高
電圧が印加された際の空乏層の拡がりを抑制でき、かつ
ドレイン端での電界強度を小さくでき、優れた耐圧を有
する絶縁ゲート型電界効果トランジスタを有する半導体
装置およびその製造方法を提供することである。
電圧が印加された際の空乏層の拡がりを抑制でき、かつ
ドレイン端での電界強度を小さくでき、優れた耐圧を有
する絶縁ゲート型電界効果トランジスタを有する半導体
装置およびその製造方法を提供することである。
【００１９】
【課題を解決するための手段】本発明の高耐圧絶縁ゲー
ト型電界効果トランジスタを有する半導体装置は、第１
導電型の半導体基板と、第２導電型の不純物領域と、高
耐圧絶縁ゲート型電界効果トランジスタとを備えてい
る。半導体基板は、主表面を有している。不純物領域
は、半導体基板の主表面に形成され、かつ第２導電型の
不純物濃度ピークを有している。高耐圧絶縁ゲート型電
界効果トランジスタは、不純物濃度ピークの真上に位置
する主表面に形成された第１導電型のドレイン領域を有
している。
ト型電界効果トランジスタを有する半導体装置は、第１
導電型の半導体基板と、第２導電型の不純物領域と、高
耐圧絶縁ゲート型電界効果トランジスタとを備えてい
る。半導体基板は、主表面を有している。不純物領域
は、半導体基板の主表面に形成され、かつ第２導電型の
不純物濃度ピークを有している。高耐圧絶縁ゲート型電
界効果トランジスタは、不純物濃度ピークの真上に位置
する主表面に形成された第１導電型のドレイン領域を有
している。
【００２０】本発明の高耐圧絶縁ゲート型電界効果トラ
ンジスタを有する半導体装置では、不純物領域はドレイ
ン領域の真下に不純物濃度ピークを有する。このため、
ドレイン領域に高電圧が印加された際にドレイン領域と
不純物領域とのｐｎ接合部から基板深部への空乏層の延
びはこの不純物濃度ピークにより抑制される。よって、
空乏層は、不純物領域と基板の第１導電型領域とのｐｎ
接合部まで達しにくくなり、基板の第１導電型領域とド
レイン領域とのパンチスルーが生じにくくなり、耐圧が
向上する。
ンジスタを有する半導体装置では、不純物領域はドレイ
ン領域の真下に不純物濃度ピークを有する。このため、
ドレイン領域に高電圧が印加された際にドレイン領域と
不純物領域とのｐｎ接合部から基板深部への空乏層の延
びはこの不純物濃度ピークにより抑制される。よって、
空乏層は、不純物領域と基板の第１導電型領域とのｐｎ
接合部まで達しにくくなり、基板の第１導電型領域とド
レイン領域とのパンチスルーが生じにくくなり、耐圧が
向上する。
【００２１】一方、半導体基板の表面近傍では、不純物
領域の不純物濃度は不純物濃度ピーク部より低くなって
いる。このため、高耐圧絶縁ゲート型電界効果トランジ
スタのドレイン端での不純物濃度勾配を緩めることがで
き、電界強度が小さくなるため、アバランシェ降伏によ
る耐圧を向上させることができる。
領域の不純物濃度は不純物濃度ピーク部より低くなって
いる。このため、高耐圧絶縁ゲート型電界効果トランジ
スタのドレイン端での不純物濃度勾配を緩めることがで
き、電界強度が小さくなるため、アバランシェ降伏によ
る耐圧を向上させることができる。
【００２２】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置において好ましくは、不純物
濃度ピークは、高耐圧絶縁ゲート型電界効果トランジス
タの真下全体に位置している。
ジスタを有する半導体装置において好ましくは、不純物
濃度ピークは、高耐圧絶縁ゲート型電界効果トランジス
タの真下全体に位置している。
【００２３】これにより、基板の第１導電型領域とドレ
イン領域とのパンチスルーはより生じにくくなり、一層
耐圧が向上する。
イン領域とのパンチスルーはより生じにくくなり、一層
耐圧が向上する。
【００２４】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置において好ましくは、高耐圧
絶縁ゲート型電界効果トランジスタは、ドレイン領域と
間隔をおいて対向するように主表面に形成された第１導
電型のソース領域を有している。ドレイン領域は、主表
面に沿って互いに隣接する第１導電型の高濃度不純物領
域と、低濃度不純物領域とを有している。低濃度不純物
領域は高濃度不純物領域よりもソース領域側に配置され
ている。低濃度不純物領域上にはフィールド分離絶縁層
が形成されており、フィールド分離絶縁層の高濃度不純
物領域側からソース領域側までの長さは１．０μｍ以上
３．０μｍ以下である。
ジスタを有する半導体装置において好ましくは、高耐圧
絶縁ゲート型電界効果トランジスタは、ドレイン領域と
間隔をおいて対向するように主表面に形成された第１導
電型のソース領域を有している。ドレイン領域は、主表
面に沿って互いに隣接する第１導電型の高濃度不純物領
域と、低濃度不純物領域とを有している。低濃度不純物
領域は高濃度不純物領域よりもソース領域側に配置され
ている。低濃度不純物領域上にはフィールド分離絶縁層
が形成されており、フィールド分離絶縁層の高濃度不純
物領域側からソース領域側までの長さは１．０μｍ以上
３．０μｍ以下である。
【００２５】このようにフィールド分離絶縁層の長さが
規定されているため、高耐圧絶縁ゲート型電界効果トラ
ンジスタは５０〜６０Ｖの耐圧を有し得る。
規定されているため、高耐圧絶縁ゲート型電界効果トラ
ンジスタは５０〜６０Ｖの耐圧を有し得る。
【００２６】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置において好ましくは、不純物
領域は、第１の不純物濃度ピークにおける不純物濃度よ
り低い不純物濃度の第２の不純物濃度ピークを主表面近
傍に有する。
ジスタを有する半導体装置において好ましくは、不純物
領域は、第１の不純物濃度ピークにおける不純物濃度よ
り低い不純物濃度の第２の不純物濃度ピークを主表面近
傍に有する。
【００２７】これにより、半導体基板の表面近傍におけ
る不純物領域の不純物濃度を第２の不純物濃度ピークに
より第１の不純物濃度ピークと別個に制御することがで
きる。このため、より効果的にアバランシェ降伏による
耐圧を向上させることができる。
る不純物領域の不純物濃度を第２の不純物濃度ピークに
より第１の不純物濃度ピークと別個に制御することがで
きる。このため、より効果的にアバランシェ降伏による
耐圧を向上させることができる。
【００２８】本発明の高耐圧絶縁ゲート型電界効果トラ
ンジスタを有する半導体装置の製造方法は、以下の工程
を備えている。
ンジスタを有する半導体装置の製造方法は、以下の工程
を備えている。
【００２９】まず第１導電型の半導体基板の主表面に、
第２導電型の不純物を第１のエネルギで注入し、かつ第
２導電型の不純物を第１のエネルギより小さい第２のエ
ネルギで注入した後、注入された不純物を拡散させるた
めの熱処理を施すことにより、主表面から所定の深さに
第１の不純物濃度ピークと主表面近傍に第２の不純物濃
度ピークとを有する第２導電型の不純物領域が形成され
る。そして不純物濃度ピークの真上の主表面に形成され
た第１導電型のドレイン領域を有する高耐圧絶縁ゲート
型電界効果トランジスタが形成される。
第２導電型の不純物を第１のエネルギで注入し、かつ第
２導電型の不純物を第１のエネルギより小さい第２のエ
ネルギで注入した後、注入された不純物を拡散させるた
めの熱処理を施すことにより、主表面から所定の深さに
第１の不純物濃度ピークと主表面近傍に第２の不純物濃
度ピークとを有する第２導電型の不純物領域が形成され
る。そして不純物濃度ピークの真上の主表面に形成され
た第１導電型のドレイン領域を有する高耐圧絶縁ゲート
型電界効果トランジスタが形成される。
【００３０】本発明の高耐圧絶縁ゲート型電界効果トラ
ンジスタを有する半導体装置の製造方法では、第１およ
び第２の不純物濃度ピークを別個のイオン注入で行なう
ことにより、第１および第２の不純物濃度ピークの不純
物濃度を独立して制御することができる。このため、空
乏層が半導体基板と不純物領域との接合部に達すること
による耐圧とアバランシェ降伏による耐圧とをより効果
的に向上させることができる。
ンジスタを有する半導体装置の製造方法では、第１およ
び第２の不純物濃度ピークを別個のイオン注入で行なう
ことにより、第１および第２の不純物濃度ピークの不純
物濃度を独立して制御することができる。このため、空
乏層が半導体基板と不純物領域との接合部に達すること
による耐圧とアバランシェ降伏による耐圧とをより効果
的に向上させることができる。
【００３１】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置の製造方法において好ましく
は、第２導電型の不純物の注入は、主表面上に形成され
たシリコン酸化膜のパターンをマスクとして行なわれ
る。
ジスタを有する半導体装置の製造方法において好ましく
は、第２導電型の不純物の注入は、主表面上に形成され
たシリコン酸化膜のパターンをマスクとして行なわれ
る。
【００３２】このようにシリコン酸化膜をマスクとする
ことで適用の範囲が拡大される。
ことで適用の範囲が拡大される。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００３４】図１は、本発明の一実施の形態における高
耐圧ＭＯＳトランジスタを有する半導体装置の構成を概
略的に示す断面図である。図１を参照して、Ｂ濃度がた
とえば１．０×１０15（ａｔｏｍｓ／ｃｍ3 ）のｐ型シ
リコン基板１の表面には、選択的にｎ- ウェル領域２が
形成されている。このｎ- ウェル領域２の表面には高耐
圧ＭＯＳトランジスタ１０が形成されている。
耐圧ＭＯＳトランジスタを有する半導体装置の構成を概
略的に示す断面図である。図１を参照して、Ｂ濃度がた
とえば１．０×１０15（ａｔｏｍｓ／ｃｍ3 ）のｐ型シ
リコン基板１の表面には、選択的にｎ- ウェル領域２が
形成されている。このｎ- ウェル領域２の表面には高耐
圧ＭＯＳトランジスタ１０が形成されている。
【００３５】この高耐圧ＭＯＳトランジスタ１０は、ド
レイン領域３と、ソース領域４と、ゲート絶縁層５と、
ゲート電極層６とを有している。ドレイン領域３とソー
ス領域４とは、ｎ- ウェル領域２内のシリコン基板１表
面に互いに距離をおいて配置されている。ドレイン領域
３は、ｐ++領域３ａと、このｐ++領域３ａに接してソー
ス領域４側に位置するｐ+ 領域３ｂと、ｐ++領域３ａに
接してソース領域４と逆側に位置するｐ+ 領域３ｃとを
有している。ゲート電極層６は、ドレイン領域３とソー
ス領域４とに挟まれる領域上に、たとえばシリコン酸化
膜よりなるゲート絶縁層５を介在して形成されている。
このゲート電極層６は、たとえば不純物がドープされた
多結晶シリコンよりなっている。
レイン領域３と、ソース領域４と、ゲート絶縁層５と、
ゲート電極層６とを有している。ドレイン領域３とソー
ス領域４とは、ｎ- ウェル領域２内のシリコン基板１表
面に互いに距離をおいて配置されている。ドレイン領域
３は、ｐ++領域３ａと、このｐ++領域３ａに接してソー
ス領域４側に位置するｐ+ 領域３ｂと、ｐ++領域３ａに
接してソース領域４と逆側に位置するｐ+ 領域３ｃとを
有している。ゲート電極層６は、ドレイン領域３とソー
ス領域４とに挟まれる領域上に、たとえばシリコン酸化
膜よりなるゲート絶縁層５を介在して形成されている。
このゲート電極層６は、たとえば不純物がドープされた
多結晶シリコンよりなっている。
【００３６】ｐ+ 領域３ｂ上には、たとえばシリコン酸
化膜よりなるフィールド絶縁層７が形成されており、ゲ
ート電極層６の端部はこのフィールド絶縁層７上に乗り
上げている。このフィールド絶縁層７の長さＬは１．０
μｍ〜３．０μｍであり、厚みは６０００Åである。
化膜よりなるフィールド絶縁層７が形成されており、ゲ
ート電極層６の端部はこのフィールド絶縁層７上に乗り
上げている。このフィールド絶縁層７の長さＬは１．０
μｍ〜３．０μｍであり、厚みは６０００Åである。
【００３７】なお、このＭＯＳトランジスタ１０を他の
素子から電気的に分離するために、このＭＯＳトランジ
スタ１０を取囲むようにフィールド絶縁層７が形成され
ている。
素子から電気的に分離するために、このＭＯＳトランジ
スタ１０を取囲むようにフィールド絶縁層７が形成され
ている。
【００３８】本実施の形態の構成において特に注目すべ
きは、ｎ- ウェル領域２の不純物濃度分布である。この
ｎ- ウェル領域２の不純物濃度分布を図２に示す。
きは、ｎ- ウェル領域２の不純物濃度分布である。この
ｎ- ウェル領域２の不純物濃度分布を図２に示す。
【００３９】図２を参照して、本実施の形態におけるｎ
- ウェル領域２の不純物濃度は、基板表面近傍において
５×１０15（ａｔｏｍｓ／ｃｍ3 ）程度と図９に示す従
来例に比べて約４分の１と薄く、約２．５μｍの深さの
ところで２×１０16（ａｔｏｍｓ／ｃｍ3 ）程度の濃度
ピーク（図１の一点鎖線Ａ）をもっている。そしてｎ -
ウェル領域２の不純物濃度は約２．５μｍ以上の深さに
なると急速に減少し、図９に示す従来例と同じく約５μ
ｍの深さで１．０×１０15（ａｔｏｍｓ／ｃｍ 3 ）とな
り、ｐｎ接合を構成する。
- ウェル領域２の不純物濃度は、基板表面近傍において
５×１０15（ａｔｏｍｓ／ｃｍ3 ）程度と図９に示す従
来例に比べて約４分の１と薄く、約２．５μｍの深さの
ところで２×１０16（ａｔｏｍｓ／ｃｍ3 ）程度の濃度
ピーク（図１の一点鎖線Ａ）をもっている。そしてｎ -
ウェル領域２の不純物濃度は約２．５μｍ以上の深さに
なると急速に減少し、図９に示す従来例と同じく約５μ
ｍの深さで１．０×１０15（ａｔｏｍｓ／ｃｍ 3 ）とな
り、ｐｎ接合を構成する。
【００４０】この濃度ピークＡは、高耐圧ＭＯＳトラン
ジスタ１０の真下全体に位置している。
ジスタ１０の真下全体に位置している。
【００４１】このように本実施の形態におけるｎ- ウェ
ル領域２は、深さが従来例とほぼ同等の５μｍである
が、その不純物濃度が基板表面近傍において従来例の約
４分の１程度と薄く、深さ２．５μｍ付近に従来例の表
面濃度と同程度の濃度でピークを持つ、という不純物濃
度分布になっていることを特徴としている。
ル領域２は、深さが従来例とほぼ同等の５μｍである
が、その不純物濃度が基板表面近傍において従来例の約
４分の１程度と薄く、深さ２．５μｍ付近に従来例の表
面濃度と同程度の濃度でピークを持つ、という不純物濃
度分布になっていることを特徴としている。
【００４２】次に、本実施の形態の半導体装置の製造方
法について説明する。図３〜図５は、本発明の一実施の
形態における高耐圧ＭＯＳトランジスタを有する半導体
装置の製造方法を工程順に示す概略断面図である。
法について説明する。図３〜図５は、本発明の一実施の
形態における高耐圧ＭＯＳトランジスタを有する半導体
装置の製造方法を工程順に示す概略断面図である。
【００４３】まず図３を参照して、ｐ型シリコン基板１
の表面にまずシリコン酸化膜１１が形成される。このシ
リコン酸化膜１１の表面上に、通常の写真製版技術によ
りレジストパターン１２が形成される。このレジストパ
ターン１２をマスクとして選択的にＰ（リン）が、たと
えば３０００（ｋｅＶ）、３．０×１０12（ｃｍ-2）の
条件でｐ型シリコン基板１にイオン注入される。この
後、レジストパターン１２をマスクとしたままで選択的
にＰ（リン）がたとえば１５０（ｋｅＶ）、２．０×１
０12（ｃｍ-2）の条件でイオン注入される。
の表面にまずシリコン酸化膜１１が形成される。このシ
リコン酸化膜１１の表面上に、通常の写真製版技術によ
りレジストパターン１２が形成される。このレジストパ
ターン１２をマスクとして選択的にＰ（リン）が、たと
えば３０００（ｋｅＶ）、３．０×１０12（ｃｍ-2）の
条件でｐ型シリコン基板１にイオン注入される。この
後、レジストパターン１２をマスクとしたままで選択的
にＰ（リン）がたとえば１５０（ｋｅＶ）、２．０×１
０12（ｃｍ-2）の条件でイオン注入される。
【００４４】この後、レジストパターン１２が除去さ
れ、たとえば１２００℃、６０分の熱処理を施すことに
より、ｐ型シリコン基板１に注入されたＰ（リン）が拡
散・活性化される。この後、シリコン酸化膜１１が除去
される。
れ、たとえば１２００℃、６０分の熱処理を施すことに
より、ｐ型シリコン基板１に注入されたＰ（リン）が拡
散・活性化される。この後、シリコン酸化膜１１が除去
される。
【００４５】図４を参照して、上記の２回のイオン注入
により、ｐ型シリコン基板１には、基板表面近傍の不純
物濃度ピークと約２．５μｍの深さ位置の不純物濃度ピ
ークＡとを有するｎ- ウェル領域２が形成される。
により、ｐ型シリコン基板１には、基板表面近傍の不純
物濃度ピークと約２．５μｍの深さ位置の不純物濃度ピ
ークＡとを有するｎ- ウェル領域２が形成される。
【００４６】図５を参照して、この後、ｐ型シリコン基
板１の表面にフィールド絶縁層７と、フィールド絶縁層
７の下部にｐ+ 領域３ｂ、３ｃとが形成される。この
後、図１に示すようにゲート絶縁層５とゲート電極層６
が形成された後、イオン注入などが施されてｐ++領域３
ａ、４が形成されて、高耐圧ＭＯＳトランジスタ１０が
完成する。
板１の表面にフィールド絶縁層７と、フィールド絶縁層
７の下部にｐ+ 領域３ｂ、３ｃとが形成される。この
後、図１に示すようにゲート絶縁層５とゲート電極層６
が形成された後、イオン注入などが施されてｐ++領域３
ａ、４が形成されて、高耐圧ＭＯＳトランジスタ１０が
完成する。
【００４７】本実施の形態の半導体装置では、容易に高
い耐圧を得ることができる。以下、そのことについて詳
細に説明する。
い耐圧を得ることができる。以下、そのことについて詳
細に説明する。
【００４８】図６と図７とは、本発明の実施の形態１に
おいてドレイン領域に高電圧が印加された際の空乏層の
拡がりの様子を示す図である。まず図６を参照して、ソ
ース領域４とゲート電極層６とｐ型シリコン基板１とが
接地電位とされ、ドレイン領域に負電位（−Ｖ）が印加
されると、ドレイン領域とｎ- ウェル領域２とのｐｎ接
合部から空乏層が主に基板深部側へ拡がる。ドレインに
印加される電位が大きくなると、空乏層２０はより基板
深部側へ延びようとする。
おいてドレイン領域に高電圧が印加された際の空乏層の
拡がりの様子を示す図である。まず図６を参照して、ソ
ース領域４とゲート電極層６とｐ型シリコン基板１とが
接地電位とされ、ドレイン領域に負電位（−Ｖ）が印加
されると、ドレイン領域とｎ- ウェル領域２とのｐｎ接
合部から空乏層が主に基板深部側へ拡がる。ドレインに
印加される電位が大きくなると、空乏層２０はより基板
深部側へ延びようとする。
【００４９】しかしながら、ｎ- ウェル領域２は、ドレ
イン領域よりも深い位置に不純物濃度ピークＡを有して
いる。このため、この不純物濃度ピークＡの位置に近づ
くにつれて空乏化しにくくなり、空乏層２０の拡がりは
抑制される。このため、空乏層２０は、ｐ型シリコン基
板１とｎ- ウェル領域２とのｐｎ接合部に達しにくくな
り、これにより、ドレイン領域とｐ型シリコン基板１と
のパンチスルーが生じにくくなり、耐圧が向上する。
イン領域よりも深い位置に不純物濃度ピークＡを有して
いる。このため、この不純物濃度ピークＡの位置に近づ
くにつれて空乏化しにくくなり、空乏層２０の拡がりは
抑制される。このため、空乏層２０は、ｐ型シリコン基
板１とｎ- ウェル領域２とのｐｎ接合部に達しにくくな
り、これにより、ドレイン領域とｐ型シリコン基板１と
のパンチスルーが生じにくくなり、耐圧が向上する。
【００５０】また、本実施の形態では、図２に示すよう
にｎ- ウェル領域２の基板表面近傍におけるｐ型不純物
濃度は、図９の場合と比較して、約４分の１程度と低く
なっている。このため、図１においてドレイン領域３の
ソース領域４側端部でのｐ型不純物濃度勾配を緩めるこ
とができ、その部分における電界強度が小さくなり、ア
バランシェ降伏による耐圧を向上させることが可能とな
る。
にｎ- ウェル領域２の基板表面近傍におけるｐ型不純物
濃度は、図９の場合と比較して、約４分の１程度と低く
なっている。このため、図１においてドレイン領域３の
ソース領域４側端部でのｐ型不純物濃度勾配を緩めるこ
とができ、その部分における電界強度が小さくなり、ア
バランシェ降伏による耐圧を向上させることが可能とな
る。
【００５１】また図１に示すようにｎ- ウェル領域２の
不純物濃度ピークＡは、ｎ- ウェル領域の所定の深さ位
置全体に位置している。このため、ドレイン領域３の下
側にのみ不純物濃度ピークが分布される場合よりも、よ
り一層パンチスルーは生じにくくなり、耐圧を向上させ
ることができる。
不純物濃度ピークＡは、ｎ- ウェル領域の所定の深さ位
置全体に位置している。このため、ドレイン領域３の下
側にのみ不純物濃度ピークが分布される場合よりも、よ
り一層パンチスルーは生じにくくなり、耐圧を向上させ
ることができる。
【００５２】また本実施の形態の製造方法では、図３と
図４とのプロセスにおいて、２回に分けてイオン注入が
施される。このように、２回のイオン注入工程により２
つの不純物濃度ピークを別個に形成することにより、２
つの不純物濃度ピークの不純物濃度を独立して制御する
ことができる。このため、より効果的に空乏層がシリコ
ン基板１とｎ- ウェル領域２との接合部に達することに
よる耐圧とアバランシェ降伏による耐圧とを向上させる
ことができる。
図４とのプロセスにおいて、２回に分けてイオン注入が
施される。このように、２回のイオン注入工程により２
つの不純物濃度ピークを別個に形成することにより、２
つの不純物濃度ピークの不純物濃度を独立して制御する
ことができる。このため、より効果的に空乏層がシリコ
ン基板１とｎ- ウェル領域２との接合部に達することに
よる耐圧とアバランシェ降伏による耐圧とを向上させる
ことができる。
【００５３】また上記のパンチスルーを防止するために
は深いｎ- ウェル領域２を形成することが望ましいが、
本実施の形態では、従来例よりも深い位置に不純物が注
入されるため、従来例よりも短時間の熱処理で従来例と
同等の深さを有するｎ- ウェル領域２を形成することが
できる。
は深いｎ- ウェル領域２を形成することが望ましいが、
本実施の形態では、従来例よりも深い位置に不純物が注
入されるため、従来例よりも短時間の熱処理で従来例と
同等の深さを有するｎ- ウェル領域２を形成することが
できる。
【００５４】また本実施の形態では、図３に示すプロセ
スにおいてマスクとしてレジストパターン１２を用いた
が、レジストパターン１２の代わりにシリコン酸化膜な
どの絶縁膜がマスクとして用いられてもよい。
スにおいてマスクとしてレジストパターン１２を用いた
が、レジストパターン１２の代わりにシリコン酸化膜な
どの絶縁膜がマスクとして用いられてもよい。
【００５５】このようにマスクとなる材料を各種選択す
ることで、本半導体装置の適用の範囲を拡大することが
できる。
ることで、本半導体装置の適用の範囲を拡大することが
できる。
【００５６】本実施の形態では、ｐチャネル高耐圧ＭＯ
Ｓトランジスタについて説明したが、ｎチャネル高耐圧
ＭＯＳトランジスタについても、各部のｐ型、ｎ型の導
電型を逆にすることにより適用することができ、同様の
効果を得ることができる。
Ｓトランジスタについて説明したが、ｎチャネル高耐圧
ＭＯＳトランジスタについても、各部のｐ型、ｎ型の導
電型を逆にすることにより適用することができ、同様の
効果を得ることができる。
【００５７】また、本実施の形態では、主に高耐圧ＭＯ
Ｓトランジスタについて説明したが、これに限らず、高
耐圧絶縁ゲート型電界効果トランジスタであれば本発明
を適用することができる。
Ｓトランジスタについて説明したが、これに限らず、高
耐圧絶縁ゲート型電界効果トランジスタであれば本発明
を適用することができる。
【００５８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５９】
【発明の効果】本発明の高耐圧絶縁ゲート型電界効果ト
ランジスタを有する半導体装置では、不純物領域はドレ
イン領域の真下に不純物濃度ピークを有する。このた
め、ドレイン領域に高電圧が印加された際にドレイン領
域と不純物領域とのｐｎ接合部から基板深部への空乏層
の延びはこの不純物濃度ピークにより抑制される。よっ
て、空乏層は、不純物領域と基板の第１導電型領域との
ｐｎ接合部まで達しにくくなり、基板の第１導電型領域
とドレイン領域とのパンチスルーが生じにくくなり、耐
圧が向上する。
ランジスタを有する半導体装置では、不純物領域はドレ
イン領域の真下に不純物濃度ピークを有する。このた
め、ドレイン領域に高電圧が印加された際にドレイン領
域と不純物領域とのｐｎ接合部から基板深部への空乏層
の延びはこの不純物濃度ピークにより抑制される。よっ
て、空乏層は、不純物領域と基板の第１導電型領域との
ｐｎ接合部まで達しにくくなり、基板の第１導電型領域
とドレイン領域とのパンチスルーが生じにくくなり、耐
圧が向上する。
【００６０】一方、半導体基板の表面近傍では、不純物
領域の不純物濃度は不純物濃度ピーク部より低くなって
いる。このため、高耐圧絶縁ゲート型電界効果トランジ
スタのドレイン端での不純物濃度勾配を緩めることがで
き、電界強度が小さくなるため、アバランシェ降伏によ
る耐圧を向上させることができる。
領域の不純物濃度は不純物濃度ピーク部より低くなって
いる。このため、高耐圧絶縁ゲート型電界効果トランジ
スタのドレイン端での不純物濃度勾配を緩めることがで
き、電界強度が小さくなるため、アバランシェ降伏によ
る耐圧を向上させることができる。
【００６１】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置において好ましくは、不純物
濃度ピークは、高耐圧絶縁ゲート型電界効果トランジス
タの真下全体に位置している。
ジスタを有する半導体装置において好ましくは、不純物
濃度ピークは、高耐圧絶縁ゲート型電界効果トランジス
タの真下全体に位置している。
【００６２】これにより、一層基板の第１導電型領域と
ドレイン領域とのパンチスルーは生じにくくなり、一層
耐圧が向上する。
ドレイン領域とのパンチスルーは生じにくくなり、一層
耐圧が向上する。
【００６３】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置では、ドレイン領域は、主表
面に沿って互いに隣接する第１導電型の高濃度不純物領
域と、低濃度不純物領域とを有し、低濃度不純物領域は
高濃度不純物領域よりもソース領域側に配置されてお
り、低濃度不純物領域上にはフィールド分離絶縁層が形
成されており、フィールド分離絶縁層の高濃度不純物領
域側からソース領域側へ向かう方向の長さは１．０μｍ
以上３．０μｍ以下である。
ジスタを有する半導体装置では、ドレイン領域は、主表
面に沿って互いに隣接する第１導電型の高濃度不純物領
域と、低濃度不純物領域とを有し、低濃度不純物領域は
高濃度不純物領域よりもソース領域側に配置されてお
り、低濃度不純物領域上にはフィールド分離絶縁層が形
成されており、フィールド分離絶縁層の高濃度不純物領
域側からソース領域側へ向かう方向の長さは１．０μｍ
以上３．０μｍ以下である。
【００６４】このようにフィールド分離絶縁層の長さが
規定されているため、高耐圧絶縁ゲート型電界効果トラ
ンジスタは５０〜６０Ｖの耐圧を有し得る。
規定されているため、高耐圧絶縁ゲート型電界効果トラ
ンジスタは５０〜６０Ｖの耐圧を有し得る。
【００６５】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置において好ましくは、不純物
領域は、主表面近傍に第１の不純物濃度ピークにおける
不純物濃度より低い不純物濃度の第２の不純物濃度ピー
クを有する。
ジスタを有する半導体装置において好ましくは、不純物
領域は、主表面近傍に第１の不純物濃度ピークにおける
不純物濃度より低い不純物濃度の第２の不純物濃度ピー
クを有する。
【００６６】これにより、半導体基板の表面近傍におけ
る不純物領域の不純物濃度を第２の不純物濃度ピークに
より第１の不純物濃度ピークと別個に制御することがで
きる。このため、より効果的にアバランシェ降伏による
耐圧を向上させることができる。
る不純物領域の不純物濃度を第２の不純物濃度ピークに
より第１の不純物濃度ピークと別個に制御することがで
きる。このため、より効果的にアバランシェ降伏による
耐圧を向上させることができる。
【００６７】本発明の高耐圧絶縁ゲート型電界効果トラ
ンジスタを有する半導体装置の製造方法では、第１およ
び第２の不純物濃度ピークを別個のイオン注入で行なう
ことにより、第１および第２の不純物濃度ピークの不純
物濃度を独立して制御することができる。このため、よ
り効果的に空乏層が半導体基板と不純物領域との接合部
に達することによる耐圧とアバランシェ降伏による耐圧
とを向上させることができる。
ンジスタを有する半導体装置の製造方法では、第１およ
び第２の不純物濃度ピークを別個のイオン注入で行なう
ことにより、第１および第２の不純物濃度ピークの不純
物濃度を独立して制御することができる。このため、よ
り効果的に空乏層が半導体基板と不純物領域との接合部
に達することによる耐圧とアバランシェ降伏による耐圧
とを向上させることができる。
【００６８】上記の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置の製造方法において好ましく
は、第２導電型の不純物の注入は、主表面上のシリコン
酸化膜のパターンをマスクとして行なわれる。
ジスタを有する半導体装置の製造方法において好ましく
は、第２導電型の不純物の注入は、主表面上のシリコン
酸化膜のパターンをマスクとして行なわれる。
【００６９】このようにシリコン酸化膜をマスクとする
ことで適用の範囲が拡大される。
ことで適用の範囲が拡大される。
【図１】 本発明の一実施の形態におけるＭＯＳトラン
ジスタを有する半導体装置の構成を概略的に示す断面図
である。
ジスタを有する半導体装置の構成を概略的に示す断面図
である。
【図２】 本発明の一実施の形態におけるｎ- ウェル領
域の不純物濃度分布を示す図である。
域の不純物濃度分布を示す図である。
【図３】 本発明の一実施の形態における高耐圧ＭＯＳ
トランジスタを有する半導体装置の製造方法の第１工程
を示す概略断面図である。
トランジスタを有する半導体装置の製造方法の第１工程
を示す概略断面図である。
【図４】 本発明の一実施の形態における高耐圧ＭＯＳ
トランジスタを有する半導体装置の製造方法の第２工程
を示す概略断面図である。
トランジスタを有する半導体装置の製造方法の第２工程
を示す概略断面図である。
【図５】 本発明の一実施の形態における高耐圧ＭＯＳ
トランジスタを有する半導体装置の製造方法の第３工程
を示す概略断面図である。
トランジスタを有する半導体装置の製造方法の第３工程
を示す概略断面図である。
【図６】 本発明の一実施の形態における高耐圧ＭＯＳ
トランジスタを有する半導体装置において空乏層の拡が
りの様子を示す第１工程図である。
トランジスタを有する半導体装置において空乏層の拡が
りの様子を示す第１工程図である。
【図７】 本発明の一実施の形態における高耐圧ＭＯＳ
トランジスタを有する半導体装置における空乏層の拡が
りの様子を示す第２工程図である。
トランジスタを有する半導体装置における空乏層の拡が
りの様子を示す第２工程図である。
【図８】 従来の高耐圧ＭＯＳトランジスタを有する半
導体装置の構成を概略的に示す断面図である。
導体装置の構成を概略的に示す断面図である。
【図９】 従来のｎ- ウェル領域の不純物濃度分布を示
す図である。
す図である。
【図１０】 従来の高耐圧ＭＯＳトランジスタを有する
半導体装置の製造方法の第１工程を示す概略断面図であ
る。
半導体装置の製造方法の第１工程を示す概略断面図であ
る。
【図１１】 従来の高耐圧ＭＯＳトランジスタを有する
半導体装置の製造方法の第２工程を示す概略断面図であ
る。
半導体装置の製造方法の第２工程を示す概略断面図であ
る。
【図１２】 従来の高耐圧ＭＯＳトランジスタを有する
半導体装置の製造方法の第３工程を示す概略断面図であ
る。
半導体装置の製造方法の第３工程を示す概略断面図であ
る。
【図１３】 従来の高耐圧ＭＯＳトランジスタを有する
半導体装置における空乏層の拡がりの様子を示す第１工
程図である。
半導体装置における空乏層の拡がりの様子を示す第１工
程図である。
【図１４】 従来の高耐圧ＭＯＳトランジスタを有する
半導体装置における空乏層の拡がりの様子を示す第２工
程図である。
半導体装置における空乏層の拡がりの様子を示す第２工
程図である。
１ ｐ型シリコン基板、２ ｎ- ウェル領域、３ ドレ
イン領域、４ ソース領域、５ ゲート絶縁層、６ ゲ
ート電極層、１０ 高耐圧ＭＯＳトランジスタ。
イン領域、４ ソース領域、５ ゲート絶縁層、６ ゲ
ート電極層、１０ 高耐圧ＭＯＳトランジスタ。
Claims (6)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に形成され、かつ第２導電型の
不純物濃度ピークを有する第２導電型の不純物領域と、 前記不純物濃度ピークの真上に位置する前記主表面に形
成された第１導電型のドレイン領域を有する高耐圧絶縁
ゲート型電界効果トランジスタとを備えた、高耐圧絶縁
ゲート型電界効果トランジスタを有する半導体装置。 - 【請求項２】 前記不純物濃度ピークは、前記高耐圧絶
縁ゲート型電界効果トランジスタの真下全体に位置して
いる、請求項１に記載の高耐圧絶縁ゲート型電界効果ト
ランジスタを有する半導体装置。 - 【請求項３】 高耐圧絶縁ゲート型電界効果トランジス
タは、前記ドレイン領域と間隔をおいて対向するように
前記主表面に形成された第１導電型のソース領域を有
し、 前記ドレイン領域は、前記主表面に沿って互いに隣接す
る第１導電型の高濃度不純物領域および低濃度不純物領
域を有し、 前記低濃度不純物領域は前記高濃度不純物領域よりも前
記ソース領域側に配置されており、 前記低濃度不純物領域上にはフィールド分離絶縁層が形
成されており、 前記フィールド分離絶縁層の前記高濃度不純物領域側か
ら前記ソース領域側までの長さは１．０μｍ以上３．０
μｍ以下である、請求項１に記載の高耐圧絶縁ゲート型
電界効果トランジスタを有する半導体装置。 - 【請求項４】 前記不純物領域は、前記不純物濃度ピー
クにおける不純物濃度より低い不純物濃度を有する第２
の不純物濃度ピークを前記主表面近傍に有する、請求項
２または３に記載の高耐圧絶縁ゲート型電界効果トラン
ジスタを有する半導体装置。 - 【請求項５】 第１導電型の半導体基板の主表面に、第
２導電型の不純物を第１のエネルギで注入し、かつ第２
導電型の不純物を前記第１のエネルギより小さい第２の
エネルギで注入した後、注入された不純物を拡散させる
ための熱処理を施すことにより、前記主表面から所定の
深さに第１の不純物濃度ピークと前記主表面近傍に第２
の不純物濃度ピークとを有する第２導電型の不純物領域
を形成する工程と、 前記不純物濃度ピークの真上の前記主表面に形成された
第１導電型のドレイン領域を有する高耐圧絶縁ゲート型
電界効果トランジスタを形成する工程とを備えた、高耐
圧絶縁ゲート型電界効果トランジスタを有する半導体装
置の製造方法。 - 【請求項６】 前記第２導電型の不純物の注入は、前記
主表面上に形成されたシリコン酸化膜のパターンをマス
クとして行なわれる、請求項５に記載の高耐圧絶縁ゲー
ト型電界効果トランジスタを有する半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005494A JPH11204786A (ja) | 1998-01-14 | 1998-01-14 | 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法 |
| US09/113,146 US5977590A (en) | 1998-01-14 | 1998-07-10 | Semiconductor device having insulation gate type field effect transistor of high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005494A JPH11204786A (ja) | 1998-01-14 | 1998-01-14 | 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204786A true JPH11204786A (ja) | 1999-07-30 |
Family
ID=11612799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10005494A Pending JPH11204786A (ja) | 1998-01-14 | 1998-01-14 | 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5977590A (ja) |
| JP (1) | JPH11204786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041956A (ja) * | 2006-08-07 | 2008-02-21 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111291A (en) * | 1998-06-26 | 2000-08-29 | Elmos Semiconductor Ag | MOS transistor with high voltage sustaining capability |
| EP1111687B1 (en) * | 1999-12-22 | 2011-06-22 | Panasonic Electric Works Co., Ltd. | MOS semiconductor device |
| US6392274B1 (en) * | 2000-04-04 | 2002-05-21 | United Microelectronics Corp. | High-voltage metal-oxide-semiconductor transistor |
| JP2004214575A (ja) * | 2003-01-09 | 2004-07-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| DE102010014370B4 (de) * | 2010-04-09 | 2021-12-02 | X-Fab Semiconductor Foundries Ag | LDMOS-Transistor und LDMOS - Bauteil |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965481A (ja) * | 1982-10-06 | 1984-04-13 | Nec Corp | 半導体装置 |
| JPS63227046A (ja) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4890146A (en) * | 1987-12-16 | 1989-12-26 | Siliconix Incorporated | High voltage level shift semiconductor device |
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| JP3285435B2 (ja) * | 1993-07-07 | 2002-05-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0870052A (ja) * | 1993-11-19 | 1996-03-12 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
| JPH08125180A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-01-14 JP JP10005494A patent/JPH11204786A/ja active Pending
- 1998-07-10 US US09/113,146 patent/US5977590A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041956A (ja) * | 2006-08-07 | 2008-02-21 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5977590A (en) | 1999-11-02 |
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