JP2005150677A - フラッシュメモリ素子の高電圧トランジスタ - Google Patents

フラッシュメモリ素子の高電圧トランジスタ Download PDF

Info

Publication number
JP2005150677A
JP2005150677A JP2004177972A JP2004177972A JP2005150677A JP 2005150677 A JP2005150677 A JP 2005150677A JP 2004177972 A JP2004177972 A JP 2004177972A JP 2004177972 A JP2004177972 A JP 2004177972A JP 2005150677 A JP2005150677 A JP 2005150677A
Authority
JP
Japan
Prior art keywords
concentration impurity
impurity region
voltage transistor
gate electrode
high voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004177972A
Other languages
English (en)
Inventor
Yong Wook Kim
溶 郁 金
Toki Ri
東 基 李
Hee Hyun Chang
熙 顕 張
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2005150677A publication Critical patent/JP2005150677A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部においてコンタクトホールの個数と関係なく均一且つ一定の飽和電流を得ることが可能なフラッシュメモリ素子の高電圧トランジスタを提供する。
【解決手段】高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部において、コンタクトホールが形成されるべき位置だけ離隔した距離にゲート電極と平行に形成された高濃度不純物領域を含む。
【選択図】図５

Description

本発明は、フラッシュメモリ素子の高電圧トランジスタに係り、特に、高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなる二重拡散ドレイン(Double Diffused Drain:ＤＤＤ)構造のソース／ドレイン接合部においてコンタクトホールの個数と関係なく均一且つ一定の飽和電流(saturation current)を得ることが可能なフラッシュメモリ素子の高電圧トランジスタに関する。
半導体メモリ素子は、ＤＲＡＭ(dynamic random access memory)及びＳＲＡＭ(static random access memory)のように、時間経過に伴ってデータを失う揮発性であり且つデータの入出力が速いＲＡＭ製品と、一度データを入力するとその状態を保つことはできるが、データの入・出力が遅いＲＯＭ(Read only memory)製品とに大別される。このようなＲＯＭ製品の中でも、電気的にデータの入・出力が可能なＥＥＰＲＯＭ(electrically erasable and programmable ROM)又はフラッシュメモリに対する需要が増えている。フラッシュメモリ素子は回路ボードから除去せずに高速で電気的消去が可能なＥＥＰＲＯＭの進歩した形であって、メモリセル構造が簡単であって単位メモリ当たり製造コストが低く、データを保存するためのリフレッシュ(refresh)機能が不要であるという利点があるが、データの入・出力速度が数百μｓ〜数ｍｓであって、ＲＡＭ製品の数十ｎｓに比べて著しく遅いという欠点がある。
フラッシュメモリ素子を回路的観点からみれば、それぞれのメモリセルを独立に制御することができるため動作速度が速いが、２セル当たり１つのコンタクトが必要であってセル面積が大きくなるＮＯＲ型と、幾つかのメモリセルを一括りにすることができるため高集積化に有利であるＮＡＮＤ型とに区分することができる。
ＮＡＮＤ型フラッシュメモリ素子は、外部の周辺回路によって動作するセルトランジスタがフローティングされている第１ゲートと、第１ゲートを制御する第２ゲートとが積層された構造を有する。セルのプログラム動作は、Ｆ−Ｎトンネル(Fowler-Nordheim tunneling)又はホット電子注入(hot electron injection)によってチャンネルホット電子の一部がトンネル酸化膜を介して第１ゲートに注入されることにより行われる。このようなプログラム動作を行うために、一般に、バルク基板に０Ｖが印加され、セルアレイのワードラインに提供される第２ゲートに２０Ｖ以上の高電圧が印加される。この際、トンネル酸化膜の両端に１０ＭＶ／ｃｍ以上の電圧が誘起されて電子が基板から第１ゲートに注入される。一方、セルの消去(erase)動作は、第２ゲートに０Ｖを印加し、バルク基板に−２０Ｖを印加して第１ゲートと基板間の電圧差を発生させ、この電圧差によって、第１ゲートに注入された電子を基板に放電させることにより行われる。
従って、ＮＡＮＤ型フラッシュメモリ素子では、セルを駆動させるための外部回路が存在しなければならない。このような回路は、主に２０Ｖ以上の高電圧接合降伏電圧(junction breakdown voltage)を有するトランジスタからなり、このようなトランジスタによって形成された高電圧は、金属のような伝導体からなる電力線に沿って、第２ゲートとして用いられるセルアレイのワードラインに伝達されてセルをプログラムさせる。したがって、前述したように、高電圧接合降伏電圧を形成し、これをワードラインに伝達させるトランジスタを製造する工程が非常に重要である。このようなトランジスタは、通常、高電圧トランジスタと呼ばれており、動作電圧がＶｃｃ程度の低電圧トランジスタとは異なり差別化した領域に形成する。
図１は従来の方法によるＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図、図２は図１のII−II’線に沿った高電圧トランジスタの断面図、図３は図１のIII−III’線に沿った高電圧トランジスタの断面図である。
図１、図２及び図３を参照すると、通常の素子分離工程によって半導体基板１１の所定の領域に素子分離膜１２を形成して、セルトランジスタ、高電圧トランジスタ及び低電圧トランジスタなどが形成されるべきアクティブ領域を定義するが、添付図面では、高電圧トランジスタが形成されるべきアクティブ領域のみを示す。チャンネルトランジスタのしきい値電圧(threshold voltage)を最適化させるために不純物イオンを注入することにより、アクティブ領域の半導体基板１１の表面にしきい値電圧調節層が形成される。その結果物上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３上に不純物のドープされたポリシリコンなどの導電物質を蒸着した後、これをフォトエッチング工程でパターニングしてゲート電極１４を形成する。低濃度不純物イオン注入工程でゲート電極１４の両側の半導体基板１１に低濃度不純物領域２０を形成する。低濃度不純物領域２０は半導体基板１１とは異なる導電型の不純物イオンで形成される。低濃度不純物領域２０を含んだ全体構造上に層間絶縁膜１５を形成する。層間絶縁膜１５の一部分をエッチングし、低濃度不純物領域２０の中心部分を露出させるコンタクトホール１６を形成する。低濃度不純物領域２０の中心部分にコンタクトホール１６を形成する理由は、後で形成される高濃度不純物領域とゲート電極１４間の距離及び高濃度不純物領域と素子分離膜１２間の距離を一定の長さ以上に維持させると、接合降伏電圧を増加させることができるためである。その後、プラグマスク(plug mask)工程及びプラグイオン注入工程により、低濃度不純物領域２０より高濃度の不純物イオンをコンタクトホール１６を介して、露出した低濃度不純物領域２０に注入して高濃度不純物領域２１を形成し、これにより高濃度不純物領域２１とこれを取り囲む低濃度不純物領域２０からなるＤＤＤ構造のソース／ドレイン接合部２２１が完成する。高濃度不純物領域２１は低濃度不純物領域２１と同導電型の不純物イオンで形成される。コンタクトホール１６の内部にポリシリコンやタングステン等の導電物を充填してコンタクトプラグ１７を形成する。コンタクトプラグ１７に電気的に連結される金属配線１８を層間絶縁膜１５上に形成する。
一般に、ＮＡＮＤ型フラッシュメモリ素子に用いられる高電圧トランジスタの場合、ソース／ドレイン接合部２２１にコンタクトされる部分が多いほど、すなわちコンタクトホール１６の個数が多いほど、図４に示すように飽和電流が減少する特性をもつ。図４は通常の高電圧トランジスタにおいてコンタクトホールの個数による飽和電流特性を説明するために示したグラフである。ところが、実際ＮＡＮＤ型フラッシュメモリ素子においてページバッファ回路(page buffer circuit)に使用される高電圧トランジスタは、図１に示すように、ソース／ドレイン接合部２２１に１つのコンタクトホール１６のみが形成される。実質的にソース／ドレイン接合部２２１の全体面積は少なくも３つのコンタクトホールを形成することができるが、ページバッファ回路に使用される高電圧トランジスタは金属配線１８が高電圧トランジスタ領域を通るしかないので、他のコンタクトホールを更に形成し難い。このようにソース／ドレイン接合部２２１の中央部分にコンタクトホール１６が１つ形成されているため、ゲート電極１４を通る電流密度は、中央で高く縁部に行くほど低くなる。したがって、ページバッファ回路に使用される高電圧トランジスタは、ゲート電極を通る電流密度が不均一になって一定の飽和電流が得られないうえ、飽和電流の減少によって素子の性能(performance)を弱化させ、設計シミュレーション(simulation)の誤差を誘発させるという問題点がある。
従って、本発明の目的は、高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部においてコンタクトホールの個数と関係なく均一且つ一定の飽和電流を得ることが可能なフラッシュメモリ素子の高電圧トランジスタを提供することにある。
上記目的を達成するための本発明の第１側面による高電圧トランジスタは、高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部において、コンタクトホールが形成されるべき位置だけ離隔した距離にゲート電極と平行に形成された高濃度不純物領域を含む。
前記において、高濃度不純物領域は、その幅がコンタクトホールの幅と同一又はより広く、長さがゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成される。
また、上記目的を達成するための第２側面による高電圧トランジスタは、素子分離膜によって定義されたアクティブ領域の半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側の半導体基板に形成された低濃度不純物領域と、ゲート電極から一定の距離離隔してゲート電極と平行に形成された高濃度不純物領域と、高濃度不純物領域を含んだ全体構造上に形成された層間絶縁膜と、高濃度不純物領域の一部が底面を成して層間絶縁膜に形成されたコンタクトホールと、コンタクトホールに導電物を充填して形成されたコンタクトプラグと、コンタクトプラグに電気的に連結され、層間絶縁膜上に形成された金属配線を含む。
前記において、高濃度不純物領域は、低濃度不純物領域に取り囲まれ、幅がコンタクトホールの幅と同一又はより広く、長さがゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成される。
本発明は、抵抗の低い高濃度不純物領域をゲート電極と平行に形成するので、全体的に均一且つ一定の飽和電流を得ることができるため、素子の信頼性及び電気的特性を向上させることができるうえ、既存のプラグマスク工程及びプラグイオン注入工程を省略(skip)することができるため、生産性を向上させることができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における各膜の厚さ又は大きさは説明の便宜上及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
図５は本発明の実施例に係るＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図、図６は図５のVI−VI’線に沿った高電圧トランジスタの断面図、図７は図５のVII−VII’線に沿った高電圧トランジスタの断面図である。
図５、図６及び図７を参照すると、素子分離工程によって半導体基板５１の所定の領域に素子分離膜５２を形成し、セルトランジスタ、高電圧トランジスタ及び低電圧トランジスタなどが形成されるべきアクティブ領域を定義するが、添付図面では、高電圧トランジスタが形成されるべきアクティブ領域のみを示す。チャンネルトランジスタのしきい値電圧を最適化させるために不純物イオンを注入することにより、アクティブ領域の半導体基板５１の表面にしきい値電圧調節層が形成される。その結果物上にゲート絶縁膜５３を形成する。ゲート絶縁膜５３上に不純物のドープされたポリシリコンなどの導電物質を蒸着した後、これをフォトエッチング工程でパターニングしてゲート電極５４を形成する。低濃度不純物イオン注入工程でゲート電極５４の両側の半導体基板５１に低濃度不純物領域６０を形成する。低濃度不純物領域６０は、半導体基板５１とは異なる導電型の不純物イオンで形成される。高電圧トランジスタがＮＭＯＳトランジスタの場合、低濃度不純物領域６０は、Ｎ型不純物として燐(Phosphorous)を６０〜７０ｋｅＶ及び３Ｅ１２〜５Ｅ１２ａｔｏｍｓ／ｃｍ２の条件で注入して形成する。
低濃度不純物領域６０の中心部分、すなわち後続の工程によってコンタクトホールが形成される部分の位置を含み、この位置だけ離隔した距離で幅がコンタクトホールの幅と同一又はより広く、長さがゲート電極５４の通るアクティブ領域の幅より同一又はより短い長方形に、ゲート電極５４と平行に高濃度不純物領域６１を形成し、これにより高濃度不純物領域６１とこれを取り囲む低濃度不純物領域６０とからなり、ＤＤＤ構造のソース／ドレイン接合部６６１が形成される。高濃度不純物領域６１は、低濃度不純物領域６０と同導電型の不純物イオンで形成される。高電圧トランジスタがＮＭＯＳトランジスタの場合、高濃度不純物領域６１はＮ型不純物としてアーセニック(Arsenic)を２０〜３０ｋｅＶ及び２Ｅ１５〜５Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で注入して形成する。高濃度不純物領域６１を、ゲート電極５４から一定の距離離隔した位置にゲート電極５４と平行に形成することは、高濃度不純物領域６１とゲート電極５４間の距離及び高濃度不純物領域６１と素子分離膜５２間の距離を一定の長さ以上に維持させて接合降伏電圧の特性を改善しながら、後続の工程で形成されるのコンタクトホールの個数及び位置と関係なくゲート電極５４の全地域を通る電流密度が均一となるようにするためである。
ソース／ドレイン接合部６６１を含んだ全体構造上に層間絶縁膜５５を形成する。層間絶縁膜５５の一部分をエッチングして高濃度不純物領域６１の一部分を露出させるコンタクトホール５６を形成する。コンタクトホール５６の内部にポリシリコンやタングステンなどの導電物を充填してコンタクトプラグ５７を形成する。コンタクトプラグ５７に電気的に連結される金属配線５８を層間絶縁膜５５上に形成する。
公知の如く、ＮＡＮＤ型フラッシュメモリ素子に用いられる高電圧トランジスタは、ソース／ドレイン接合部にコンタクトされる部分が多いほど飽和電流が減少する特性を持つが、ＮＡＮＤ型フラッシュメモリ素子においてページバッファ回路に使用される高電圧トランジスタは、金属配線が高電圧トランジスタ領域を通るしかないため、ソース／ドレイン接合部に多数のコンタクトホールを形成することができない。この場合に発生する問題を解決するために、上述した本発明は、図５に示すように、高濃度不純物領域６１とこれを取り囲む低濃度不純物領域６０とからなるＤＤＤ構造のソース／ドレイン接合部６６１において、コンタクトホール５６が形成されるべき位置だけ離隔した距離に、コンタクトホール５６の幅と同一又はより広く且つゲート電極５４と平行な長方形に抵抗の低い高濃度不純物領域６１を形成するので、コンタクトホール５６部分に隣接したゲート電極５４を通る電流密度と、コンタクトホール５６を形成することが不可能な部分のゲート電極５４を通る電流密度が均一になり、コンタクトホール５６の個数と関係なく一定の飽和電流を得ることができる。
従来のＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図である。 図１のII−II’線に沿った高電圧トランジスタの断面図である。 図１のIII−III’線に沿った高電圧トランジスタの断面図である。 通常の高電圧トランジスタでコンタクトホールの個数による飽和電流特性を説明するために示したグラフである。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリ素子の高電圧トランジスタのレイアウト図である。 図５のVI−VI’線に沿った高電圧トランジスタの断面図である。 図５のVII−VII’線に沿った高電圧トランジスタの断面図である。
符号の説明
１１、５１ 半導体基板
１２、５３ 素子分離膜
１３、２３ ゲート絶縁膜
１４、２５ ゲート電極
１５、５５ 層間絶縁膜
１６、５６ コンタクトホール
１７、５７ コンタクトプラグ
１８、５８ 金属配線
２０、６０ 低濃度不純物領域
２１、６１ 高濃度不純物領域
２２１、６６１ ソース／ドレイン接合部

Claims (8)

  1. 高濃度不純物領域とこれを取り囲む低濃度不純物領域とからなるＤＤＤ構造のソース／ドレイン接合部において、コンタクトホールが形成されるべき位置だけ離隔した距離にゲート電極と平行に形成された高濃度不純物領域を含む高電圧トランジスタ。
  2. 前記高濃度不純物領域は、その幅がコンタクトホールの幅と同一又はより広く、長さが前記ゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成することを特徴とする請求項１記載の高電圧トランジスタ。
  3. 前記低濃度不純物領域は、燐を６０〜７０ｋｅＶ及び３Ｅ１２〜５Ｅ１２ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項１記載の高電圧トランジスタ。
  4. 前記高濃度不純物領域は、アーセニックを２０〜３０ｋｅＶ及び２Ｅ１５〜５Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項１記載の高電圧トランジスタ。
  5. 素子分離膜によって定義されたアクティブ領域の半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に形成された低濃度不純物領域と、
    前記ゲート電極から一定の距離離隔して前記ゲート電極と平行に形成された高濃度不純物領域と、
    前記高濃度不純物領域を含んだ全体構造上に形成された層間絶縁膜と、
    前記高濃度不純物領域の一部が底面を成して前記層間絶縁膜に形成されたコンタクトホールと、
    前記コンタクトホールに導電物を充填して形成されたコンタクトプラグと、
    前記コンタクトプラグに電気的に連連結され、前記層間絶縁膜上に形成された金属配線とを含むことを特徴とする高電圧トランジスタ。
  6. 前記高濃度不純物領域は、前記低濃度不純物領域に取り囲まれ、幅が前記コンタクトホールの幅と同一又はより広く、長さが前記ゲート電極の通るアクティブ領域の幅より同一又はより短い長方形に形成することを特徴とする請求項５記載の高電圧トランジスタ。
  7. 前記低濃度不純物領域は燐を６０〜７０ｋｅＶ及び３Ｅ１２〜５Ｅ１２ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項５記載の高電圧トランジスタ。
  8. 前記高濃度不純物領域は、アーセニックを２０〜３０ｋｅＶ及び２Ｅ１５〜５Ｅ１５ａｔｏｍｓ／ｃｍ２の条件で注入して形成することを特徴とする請求項５記載の高電圧トランジスタ。
JP2004177972A 2003-11-19 2004-06-16 フラッシュメモリ素子の高電圧トランジスタ Pending JP2005150677A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0081957A KR100538886B1 (ko) 2003-11-19 2003-11-19 플래쉬 메모리 소자의 고전압 트랜지스터

Publications (1)

Publication Number Publication Date
JP2005150677A true JP2005150677A (ja) 2005-06-09

Family

ID=34567812

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004177972A Pending JP2005150677A (ja) 2003-11-19 2004-06-16 フラッシュメモリ素子の高電圧トランジスタ

Country Status (4)

Country Link
US (1) US7034360B2 (ja)
JP (1) JP2005150677A (ja)
KR (1) KR100538886B1 (ja)
DE (1) DE102004028138A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100751667B1 (ko) * 2005-09-21 2007-08-23 주식회사 하이닉스반도체 고전압 트랜지스터와 이를 포함하는 플래시 메모리 장치의블록 선택 회로 및 고전압 트랜지스터의 제조 방법
KR100792369B1 (ko) * 2006-01-13 2008-01-09 주식회사 하이닉스반도체 플래시메모리소자 및 그의 제조 방법
KR100732637B1 (ko) 2006-05-30 2007-06-28 삼성전자주식회사 고전압 트랜지스터를 설계하는 방법 및 이를 이용하여형성된 고전압 트랜지스터를 포함하는 반도체 장치
KR100899739B1 (ko) 2007-09-27 2009-05-27 주식회사 동부하이텍 반도체 메모리 소자
CN101719513B (zh) * 2009-11-26 2012-09-19 上海宏力半导体制造有限公司 30v双扩散mos器件及18v双扩散mos器件
US9349452B2 (en) 2013-03-07 2016-05-24 Sandisk Technologies Inc. Hybrid non-volatile memory cells for shared bit line
US9165656B2 (en) * 2013-03-11 2015-10-20 Sandisk Technologies Inc. Non-volatile storage with shared bit lines and flat memory cells

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
JP2000012711A (ja) 1998-06-23 2000-01-14 Nec Corp 半導体装置及び半導体装置の製造方法
US6346442B1 (en) * 1999-02-04 2002-02-12 Tower Semiconductor Ltd. Methods for fabricating a semiconductor chip having CMOS devices and a fieldless array
KR100450666B1 (ko) * 2001-09-03 2004-10-01 삼성전자주식회사 선택적 실리사이드막의 형성 방법 및 이를 구비한 반도체소자

Also Published As

Publication number Publication date
US20050104123A1 (en) 2005-05-19
DE102004028138A1 (de) 2005-06-23
KR20050048113A (ko) 2005-05-24
US7034360B2 (en) 2006-04-25
KR100538886B1 (ko) 2005-12-23

Similar Documents

Publication Publication Date Title
US7432552B2 (en) Body biasing structure of SOI
US7227781B2 (en) Semiconductor device provided with NAND strings and select gates having different gate lengths
US5535158A (en) Non-volatile semiconductor memory device and method for erasure and production thereof
KR980013095A (ko) 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법
KR100843141B1 (ko) 비휘발성 메모리 집적 회로 장치 및 그 제조 방법
JP2004221554A (ja) 不揮発性半導体記憶装置
KR20000008134A (ko) 비휘발성 반도체 소자 및 그 제조방법
US20030127684A1 (en) Split-gate type nonvolatile memory devices and methods for fabricating the same
JP2008166759A (ja) 不揮発性メモリ素子及びその製造方法
US5936276A (en) Single polysilicon level flash EEPROM cell and manufacturing process therefor
KR100538886B1 (ko) 플래쉬 메모리 소자의 고전압 트랜지스터
KR100585097B1 (ko) 이이피롬 소자 및 그 제조방법
US6611459B2 (en) Non-volatile semiconductor memory device
KR100471510B1 (ko) 비휘발성 반도체 기억 장치
KR100764737B1 (ko) 에스램 셀 및 그 형성 방법
US6780710B2 (en) Method of manufacturing non-volatile read only memory
KR100650837B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조방법
JPH0992734A (ja) スプリットゲート型半導体装置の製造方法
US6525368B1 (en) High density flash EEPROM array with source side injection
JP6232200B2 (ja) 不揮発性半導体記憶装置
KR100224713B1 (ko) 플래쉬 메모리 장치
KR100885779B1 (ko) 플래시 메모리 소자의 고전압 트랜지스터
JP2002124584A (ja) 半導体集積回路装置および半導体集積回路装置の製造方法
KR19980083564A (ko) 고전압 트랜지스터를 갖는 불휘발성 메모리 장치의 제조 방법
CN105990365B (zh) 存储元件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060512

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080926

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090317