TWI757123B - 具有強化浮動閘至浮動閘電容耦合之finfet分離閘非揮發性記憶體單元 - Google Patents

具有強化浮動閘至浮動閘電容耦合之finfet分離閘非揮發性記憶體單元 Download PDF

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Abstract

本發明係關於形成於半導體基板之向上延伸鰭上之記憶體單元，其各包括源極區域及汲極區域與介於其間之通道區域，沿該通道區域延伸且包裹於鰭周圍的浮動閘，沿該通道區域延伸且包裹於鰭周圍的字線閘，位於該浮動閘上方之控制閘，及位於該源極區域上方之抹除閘。控制閘係材料之連續傳導性條帶。第一及第二鰭間隔開第一距離。第三及第四鰭間隔開第二距離。第二及第三鰭間隔開大於第一及第二距離的第三距離。連續條帶包括設置於第二與第三鰭之間的部分，但連續條帶沒有任何部分設置於第一與第二鰭之間及第三與第四鰭之間。

Description

具有強化浮動閘至浮動閘電容耦合之FINFET分離閘非揮發性記憶體單元
[相關申請案] 本申請案主張2020年3月24日提出申請之美國臨時申請案第62/994,187號、及2020年10月13日提出申請之美國專利申請案第17/069,563號之權利。
本發明係關於非揮發性快閃記憶體單元，及更特定言之係關於經形成為FinFET裝置之分離閘記憶體單元。
技藝中熟知具有浮動閘、選擇閘、控制閘及抹除閘的分離閘非揮發性快閃記憶體單元。參見，例如，美國專利6,747,310及7,868,375，該等案以引用的方式併入本文。亦知曉形成此類具有FinFET結構分離閘記憶體單元，其中該等閘包裹於基板之半導體材料之鰭狀元件周圍。參見，例如，美國專利10,468,428，該案以引用的方式併入本文。
圖1A顯示形成於半導體基板2 (例如，矽)之鰭部分2a上之兩個此類記憶體單元1的橫截面。源極區域及汲極區域3、4形成於鰭2a中，於其間界定鰭的通道區域5。浮動閘6設置於通道區域5之第一部分上方且與其絕緣，選擇閘7設置於通道區域5之第二部分上方且與其絕緣，控制閘8設置於浮動閘6上方且與其絕緣，及抹除閘9設置於源極區域3上方且與其絕緣並包括包裹於浮動閘6之邊緣周圍的凹口。記憶體單元1係沿鰭2a端對端地形成，其中毗鄰記憶體單元之對可共用共同源極區域3，及毗鄰記憶體單元對可共用共同汲極區域4。該等閘包裹於鰭2a周圍，使得通道區域5包括鰭2a之頂部及相對側表面。舉例來說，圖1B係沿圖1A之線a-a之橫截面圖，其顯示形成於三個毗鄰鰭2a上之三個記憶體單元的一部分。浮動閘6包裹於各別鰭2a周圍，及控制閘8包裹於各別浮動閘6周圍。控制閘8係形成為跨越多個鰭2a延伸之連續控制閘線。
為抹除記憶體單元1 (即自其之浮動閘6移除電子)，向抹除閘9施加高正電壓，其導致浮動閘6上之電子自浮動閘6隧穿通過絕緣至抹除閘9。為程式化記憶體單元1 (即將電子注入至其之浮動閘6上)，將正電壓置於選擇閘7、控制閘8及源極區域3中，藉此自汲極區域4通過通道區域5流動至源極區域3之電子變得經加速且自通道區域5穿過絕緣注射至浮動閘6 (即熱電子注射)。為讀取記憶體單元，將正電壓施加至選擇閘7、控制閘8及汲極區域4。如浮動閘6經抹除(無負電荷)，則電子將流動通過通道區域5，其經感測為抹除狀態。如浮動閘6經電子程式化，則浮動閘6上之負電荷將減少或阻止電子流動通過通道區域5，其經感測為程式化狀態。
於不同鰭2a上之毗鄰浮動閘6之間的電容耦合會不利地影響記憶體單元操作。在習知裝置中，於毗鄰鰭上之浮動閘6之間之不期望的電容耦合係以兩種方式避免。首先，使鰭2a充分地間隔開，以致於毗鄰浮動閘6之間存在足夠空間來抑制電容耦合。其次，控制閘8向下且於毗鄰浮動閘6之間延伸，以進一步抑制任何可能的浮動閘至浮動閘電容耦合，如圖1B所示。
一種記憶體裝置，其包括具有上表面的半導體基板，該上表面具有複數個向上延伸的鰭，其中各個鰭包括終止於頂表面中之相對側表面，且其中複數個鰭中之各者包括形成於其上之記憶體單元，其包括：於鰭中間隔開之源極區域及汲極區域，與在源極區域及汲極區域之間沿鰭之相對側表面及頂表面延伸之鰭的通道區域；沿通道區域之第一部分延伸的浮動閘，其中該浮動閘包裹於鰭周圍使得浮動閘沿鰭之相對側表面及頂表面延伸並與其絕緣；沿通道區域之第二部分延伸的字線閘，其中該字線閘包裹於鰭周圍使得該字線閘沿鰭之相對側表面及頂表面延伸並與其絕緣；控制閘，其設置於浮動閘上方並與其絕緣；及抹除閘，其設置於源極區域上方並與其絕緣。控制閘係傳導性材料之第一連續條帶。複數個鰭之第一、第二、第三及第四鰭各具有平行於第一方向之長度。第一及第二鰭彼此毗鄰，且間隔開第一距離。第三及第四鰭彼此毗鄰，且間隔開第二距離。第二及第三鰭彼此毗鄰，且間隔開第三距離。傳導性材料之第一連續條帶包括設置於第二與第三鰭之間的部分，但傳導性材料之第一連續條帶沒有任何部分設置於第一與第二鰭之間，且傳導性材料之第一連續條帶沒有任何部分設置於第三與第四鰭之間。
一種形成記憶體裝置之方法，其包括形成複數個自半導體基板之上表面向上延伸之鰭，其中各個鰭包括終止於頂表面中之相對側表面，及於複數個鰭之每一者上形成記憶體單元，其中於該等鰭之一者上形成各個記憶體單元包括：於鰭中形成間隔開之源極區域及汲極區域，與在源極區域及汲極區域之間沿鰭之相對側表面及頂表面延伸之鰭的通道區域；形成沿通道區域之第一部分延伸的浮動閘，其中該浮動閘包裹於鰭周圍使得浮動閘沿鰭之相對側表面及頂表面延伸並與其絕緣；形成沿通道區域之第二部分延伸的字線閘，其中該字線閘包裹於鰭周圍使得該字線閘沿鰭之相對側表面及頂表面延伸並與其絕緣；形成設置於浮動閘上方並與其絕緣的控制閘；及形成設置於源極區域上方並與其絕緣的抹除閘。控制閘係傳導性材料之第一連續條帶。複數個鰭之第一、第二、第三及第四鰭各具有平行於第一方向之長度。第一及第二鰭彼此毗鄰，且間隔開第一距離。第三及第四鰭彼此毗鄰，且間隔開第二距離。第二及第三鰭彼此毗鄰，且間隔開第三距離。傳導性材料之第一連續條帶包括設置於第二與第三鰭之間的部分，但傳導性材料之第一連續條帶沒有任何部分設置於第一與第二鰭之間，且傳導性材料之第一連續條帶沒有任何部分設置於第三與第四鰭之間。
本發明之其他目的及特徵將經由回顧說明書、申請專利範圍及隨附圖式而明白。
與嘗試最小化浮動閘至浮動閘電容耦合之先前技術相反，本發明組構記憶體單元陣列以實際上地增強一些(但非全部)毗鄰浮動閘之間的該等電容耦合，其可在程式化記憶體單元時使用作為微調機制。
參照圖2A至2O，其中顯示在製造記憶體裝置之半導體基板(亦稱為基板)10之記憶體單元區域(MCA)中之FinFET記憶體單元之方法中之步驟的橫截面透視圖。記憶體裝置可僅包括記憶體單元陣列，或可包括諸如支援電路及邏輯裝置的額外組件。邏輯裝置(若包括)係有利地同時形成於基板10之邏輯裝置區域(LDA)中。該方法始於在半導體基板10之上表面11上形成二氧化矽12 (亦稱為氧化物)之層，其中半導體基板10可由P型單晶矽形成。氧化物層12可經由沉積或經由熱氧化形成。然後使用光微影遮罩製程來將氧化物層12圖案化(即選擇性地移除層的一些部分但不移除其他部分)。光微影遮罩製程包括將光阻劑材料13塗布於氧化物層12上，隨後經由將光阻劑暴露及顯影以自記憶體單元區域MCA移除光阻劑材料，同時使光阻劑保留於邏輯裝置區域LDA中。然後使用氧化物蝕刻來自記憶體單元區域MCA移除氧化物層12之經暴露部分，從而使基板10暴露出來(光阻劑13保護氧化物層12免於邏輯裝置區域LDA中之蝕刻)。使用矽蝕刻來使記憶體單元區域MCA中之基板10之經暴露的上表面11凹入。氧化物層12及光阻劑13保護邏輯裝置區域LDA免於此矽蝕刻。所得結構示於圖2A，其中記憶體單元區域MCA中之基板10之上表面11凹入至邏輯裝置區域LDA中之基板10之上表面11下方一凹入量R。
於光阻劑移除後，將氧化物層14形成於結構上。將氮化矽(「氮化物」)層16形成於氧化物層14上。將絕緣層18 (例如，非晶碳)形成於氮化物層16上。絕緣層18經由形成光阻劑19，選擇性地移除記憶體單元區域MCA及邏輯裝置區域LDA中之光阻劑19的條帶，及移除絕緣層18之下層經暴露部分以於絕緣層18中形成向下延伸至且暴露下層氮化物層16之溝槽20來圖案化，如圖2B所示。
於移除光阻劑19後，接著於溝槽20中形成氧化物間隔件(未圖示)。間隔件的形成係技藝中所熟知，且涉及將材料沉積於結構之輪廓上方，隨後接著各向異性蝕刻製程，藉此自結構之水平表面移除材料，同時材料於結構之垂直定向表面(通常具有圓形上表面)上大致保持完整。在本情況中，氧化物間隔件係沿溝槽20之側壁形成。溝槽20中之氧化物間隔件的部分可經由如下方式移除：利用光阻劑覆蓋結構，隨後接著部分光阻劑移除以致氧化物間隔件的部分暴露出來且可經由氧化物蝕刻移除(例如，邏輯裝置區域LDA中之間隔件的部分)。然後使用氮化物蝕刻來移除氮化物層16之經暴露的部分(即除在剩餘氧化物間隔件下方之氮化物層16之部分外的所有部分)，隨後接著氧化物蝕刻以移除氧化物層14之經暴露的部分及剩餘氧化物間隔件。然後使用矽蝕刻來使基板10之經暴露的表面部分凹入，從而形成記憶體單元區域MCA中之基板10的鰭10a及於邏輯裝置區域LDA中之矽基板的鰭10b(文中亦稱為邏輯鰭10b)，如圖2C所示。在記憶體單元區域MCA中，鰭10a係彼此平行，且成對配置(鰭對FPn )。圖2C中顯示兩個鰭對FP1 及FP2 ，然而熟悉技藝人士當明瞭存在許多形成於記憶體單元區域MCA中之該等鰭對FPn 。對於各鰭對FPn ，其之兩個鰭10a彼此間隔開距離D1。各鰭對FPn 與毗鄰鰭對FPn 間隔開距離D2，其中距離D2大於距離D1。
結構經覆蓋於一厚層之氧化物(即STI氧化物)24中，其接著經平坦化(例如，藉由化學機械研磨 – CMP)。將氮化物層26形成於經平坦化的氧化物層24上方。將光阻劑形成於氮化物層26上方，及自記憶體單元區域MCA移除。使用蝕刻來移除記憶體單元區域MCA中之經暴露的氮化物層26/16及氧化物層14，及使厚氧化物層24凹入至記憶體單元區域MCA中之鰭10a的頂部下方，如圖2D所示(於光阻劑移除後)。將浮動閘氧化物層28形成於結構上。浮動閘多晶矽(「多晶」)層係藉由第一多晶矽沉積形成於氧化物層28上。使用化學機械研磨來平坦化多晶層，使用氧化物層28作為停止層，其自邏輯裝置區域LDA移除多晶層。使用多晶回蝕來使記憶體單元區域MCA中之多晶層凹入。然後將多晶層圖案化(光阻劑形成、暴露、及部分移除，隨後進行多晶蝕刻)，使得殘留多晶層之條帶30，其各沿記憶體單元區域MCA中之鰭10a之一者的頂部及側壁延伸，如圖2E所示(於光阻劑移除後)。
將絕緣層32(例如，ONO，其包括氧化物、氮化物、氧化物子層)形成於結構上方。將緩衝氧化物層34形成於結構上，隨後進行氧化物回蝕，其利用緩衝氧化物層34填充鰭10a之間的空間。將光阻劑35形成於結構上方，及部分移除，從而留下覆蓋鰭對FPn 之光阻劑35的條帶，但使毗鄰鰭對FPn 之間的區域暴露出來。然後使用氧化物蝕刻來移除鰭對FPn 之間之緩衝氧化物層34的經暴露部分(即移除多晶條帶30之間之緩衝氧化物層34的經暴露部分)，如圖2F所示。對於各鰭對FPn ，緩衝氧化物層34保持於鰭對FPn 的兩個多晶條帶30之間。
於移除光阻劑35後，將多晶層形成於結構上。將光阻劑37形成於結構上方，及部分移除，從而留下跨越鰭對FPn 延伸之光阻劑37的條帶(即光阻劑37之條帶正交於鰭對FPn之長度縱向延伸)。進行蝕刻以移除多晶層之經暴露部分、絕緣層32、及光阻劑37之條帶之間的多晶條帶30，如圖2G所示。殘留多晶層之條帶36，其各於鰭對FPn 之間向下延伸，但不於各鰭對FPn 之鰭10a之間向下延伸(即氧化物34阻止多晶條帶36於各鰭對FPn 之鰭10a之間向下延伸)。殘留相異的多晶區塊30a (多晶條帶30之殘留部分)，其中各多晶區塊30a設置於多晶條帶36之一者下方。
然後經由氧化物沉積及各向異性蝕刻形成氧化物間隔件38，以覆蓋多晶條帶36及多晶區塊30a之經暴露的側壁。將光阻劑39形成於結構上方，及部分移除以暴露記憶體單元區域MCA之部分(即於毗鄰多晶條帶36之間的區域)，如圖2H所示。實施植入製程以於毗鄰多晶條帶36之間的鰭10a中形成源極區域40(最佳見於圖3)。使用各向同性氧化物蝕刻來移除於多晶條帶36及多晶區塊30a之經暴露側壁(即毗鄰多晶條帶36之彼此面對的彼等側壁)上的氧化物間隔件38。於移除光阻劑39後，將一層氧化物(隧道氧化物)42形成於多晶區塊30a之經暴露的側壁上(例如，藉由高溫氧化 – HTO)。在此階段，針對各對多晶條帶36，及在相同鰭10a下方之毗鄰多晶區塊30a，藉由隧道氧化物層42覆蓋彼此面對的側壁及藉由氧化物間隔件38覆蓋彼此背離的側壁。將光阻劑形成於結構上方，及部分移除以暴露記憶體單元區域MCA之部分(即針對在相同鰭10a上之毗鄰多晶區塊30a，使環繞彼此背離之側壁周圍的區域暴露出來，從而使氧化物間隔間38暴露出來)。實施植入製程以將材料植入至毗鄰多晶區塊30a之側壁上之氧化物間隔件38之鰭10a的部分中。鰭10a之此等經植入區域最終將設置於稍後形成之字線閘下方。然後使用氧化物蝕刻自方才經植入之鰭10a的頂部及側表面部分移除氧化物，及使其等暴露出來。於光阻劑移除後，將氧化物層44(字線氧化物)形成於鰭10a之經暴露的頂部及側表面上。所得結構示於圖2I(除源極區域40外，其更佳地顯示於圖3)。
將光阻劑形成於結構上方，及自邏輯裝置區域LDA移除。進行一系列蝕刻以向下移除氧化物及氮化物層至厚氧化物層24，及使厚氧化物層24凹入，以致鰭10b突出且於邏輯裝置區域LDA中部分暴露。然後形成氧化物層(未圖示)以覆蓋邏輯裝置區域LDA中之鰭10b之經暴露的頂部及側表面。然後藉由第三多晶沉積將多晶層46形成於結構上方。藉由CMP(使用記憶體單元區域MCA中之多晶條帶36上之氧化物作為CMP停止層)將多晶層46平坦化，如圖2J所示。
將光阻劑形成於結構上及自記憶體單元區域MCA移除。使用各向同性多晶蝕刻來使記憶體單元區域MCA中之多晶層46凹入。於光阻劑移除後，將光阻劑形成於結構上方，及選擇性地移除從而留下在記憶體單元區域MCA及邏輯裝置區域LDA兩者中延伸跨越鰭10a/10b之光阻劑的條帶。使用多晶蝕刻來移除多晶層46之經暴露部分(除在光阻劑條帶下方之彼等部分外)。於光阻劑移除後，於結構上方形成絕緣層48(較佳地由低K材料形成，即具有低於氧化物(諸如SiON)之介電常數的材料)。所得結構顯示於圖2K。在記憶體單元區域MCA中，殘留多晶層46之條帶46a/46b，其各延伸跨越鰭10a且橫向毗鄰多晶區塊30a(見圖2G)及多晶條帶36(即多晶區塊30a及多晶條帶36係介於多晶條帶46a及46b之間)。在邏輯裝置區域LDA中，殘留多晶層46之多晶條帶46c(由圖2K中之箭頭所指示設置於層48之部分下方)，其各延伸跨越鰭10b(為簡單起見僅顯示一組鰭10b及一個條帶46c)。
進行蝕刻，留下在結構之垂直表面上之絕緣層48的間隔件。使用各向同性蝕刻來暴露邏輯裝置區域LDA中毗鄰多晶條帶46c的鰭10b。將硬遮罩層50(例如，SiCN)形成於結構上方。將光阻劑形成於結構上及圖案化以選擇性地暴露於記憶體單元區域MCA中介於毗鄰多晶條帶46a之間及介於毗鄰多晶條帶46b之間之硬遮罩層50的部分，及於邏輯裝置區域LDA中毗鄰多晶條帶46c之硬遮罩層50的部分。使用蝕刻來移除記憶體單元區域MCA中之硬遮罩層50及氧化物層44之經暴露的部分，從而暴露介於毗鄰多晶條帶46a之間及介於毗鄰多晶條帶46b之間之鰭10a的部分。此等蝕刻亦移除硬遮罩層50之經暴露部分及於邏輯裝置區域LDA中於多晶條帶46c之兩側上於鰭10b上之氧化物(先前未顯示)。然後進行植入至記憶體單元區域MCA中鰭10a之經暴露的部分中以於其中形成汲極區域52(及增強源極區域40)。此植入亦於邏輯區域LDA中於多晶條帶46c之相對側上的鰭10b中形成源極區域及汲極區域40L及52L。於光阻劑移除後，使磊晶層54生長於記憶體單元區域MCA中之鰭10a之經暴露的源極區域及汲極區域40/52上，及於邏輯裝置區域LDA中鰭10b之經暴露的源極區域及汲極區域40L/52L上。磊晶層54擴大源極/汲極區域之尺寸(用於更容易的觸點形成及可靠度)且增加鰭10a/10b中之載子遷移率用於更佳傳導。所得結果顯示於圖2L(除源極/汲極區域40/52(其更佳地顯示於圖3)、及源極/汲極區域40L/52L(其更佳地顯示於圖7)外)。
然後經由蝕刻移除硬遮罩層50的剩餘部分。接著藉由一層氮化物56覆蓋結構。將一厚層的氧化物58形成於結構上方，及利用CMP平坦化。將光阻劑59形成於結構上方，及自邏輯裝置區域LDA選擇性地移除。使用氧化物蝕刻來暴露多晶條帶46c。然後使用多晶蝕刻來自邏輯裝置區域LDA移除多晶條帶46c，如圖2M所示。使用氧化物蝕刻來移除先前位於多晶條帶46c下方之鰭10b上的氧化物，從而使邏輯裝置區域LDA中之鰭10b的部分暴露出來。然後形成氧化物層60，其覆蓋邏輯裝置區域LDA中之經暴露的鰭10b。於結構上(即於氧化物層60上)形成一層高K材料62(即具有大於氧化物之介電常數K，諸如HfO2、ZrO2、TiO2、Ta2O5、或其他適當材料)。然後於結構上形成一或多個金屬層。例如，將TiN層64形成於結構上，隨後接著一厚層之鎢66，隨後接著使用邏輯裝置區域LDA中之高K層62作為停止層進行CMP(其移除結構上之TiN層64及鎢66，除了多晶條帶46c所位處之其條帶外)。所得結構顯示於圖2N(除了氧化物層60及高K材料層62外，其更佳地顯示於圖7及8中)，其中邏輯裝置區域LDA中之TiN層64及鎢66的條帶延伸跨越鰭10b(有效地取代先前經移除的虛擬多晶條帶46c)。
將氮化物層68形成於結構上方，及將氧化物層70形成於氮化物層68上。將光阻劑形成於結構上方，及圖案化以使於記憶體單元區域MCA中於多晶條帶46b上方之氧化物層70的部分暴露出來。進行蝕刻以移除氧化物層70、氮化物層68及厚氧化物層58之於多晶條帶46b之頂部上方的部分且使該等頂部暴露出來。於光阻劑移除後，經由Ti/Pt沉積及退火將矽化金屬72形成於多晶條帶46b之頂表面上。若需要，經由Ti蝕刻移除任何過量的Ti。沉積氧化物以填補矽化金屬72上方的區域。將光阻劑形成於結構上方，及圖案化以移除於記憶體單元區域MCA中垂直位於源極/汲極區域40/52上方、及於邏輯裝置區域LDA中垂直位於源極/汲極區域40L/52L上方之部分的光阻劑。然後形成接觸孔洞，其中經由一系列蝕刻移除光阻劑，該等蝕刻向下延伸至且暴露各別的源極區域或汲極區域。明確言之，記憶體單元區域MCA中之接觸孔洞各向下延伸至且暴露其中一個汲極區域52，記憶體單元區域MCA中之接觸孔洞向下延伸至且暴露源極區域40，邏輯裝置區域LDA中之接觸孔洞向下延伸至且暴露源極區域40L，及邏輯裝置區域LDA中之接觸孔洞向下延伸至且暴露汲極區域52L。將TiN沉積於結構上，及將鎢層沉積於TiN層上。使用CMP來移除TiN及鎢層，除接觸孔洞中者外。接觸孔洞中之TiN及鎢形成觸點，亦即，向下延伸至汲極區域52且與其形成電接觸的汲極觸點88、向下延伸至源極區域40且與其形成電接觸的源極觸點90、向下延伸至源極區域40L且與其形成電接觸的源極觸點92、及向下延伸至汲極區域52L且與其形成電接觸的汲極觸點94。最終結構顯示於圖2O。可進行進一步的觸點加工以進一步延伸及路由各別的源極觸點及汲極觸點88/90/92/94，以及視需要形成其他用於多晶條帶46a/46b之觸點。
圖3顯示於記憶體單元區域MCA中形成於其中一個鰭10a上之一對記憶體單元100，然而應明瞭額外的記憶體單元對係端對端地形成於各鰭10a上。各個鰭10a(以及邏輯裝置區域LDA中之鰭10b)包括向上延伸且終止於頂表面10e中之一對相對側表面10c及10d(見圖4)。各記憶體單元100包括源極區域40及汲極區域52，其界定介於其間之半導體基板的通道區域96。通道區域96於源極區域及汲極區域40/52之間沿鰭10a之側表面10c/10d及頂表面10e延伸。多晶區塊30a係浮動閘，其包裹於側表面10c/10d及頂表面10e周圍並與其絕緣(即浮動閘30a沿鰭10a之側表面10c/10d及頂表面10e延伸並與其絕緣)，用來控制通道區域96之第一部分的傳導性，如最佳顯示於圖4。字線閘46wl係包裹於鰭10a之側表面10c/10d及頂表面10e周圍並與其絕緣之該部分的多晶條帶46b(即字線閘46wl沿鰭10a之側表面10c/10d及頂表面10e延伸並與其絕緣)，用來控制通道區域96之第二部分的傳導性，如最佳顯示於圖5。字線閘46wl上的矽化金屬72提高傳導性。抹除閘46eg係包裹於鰭10a之源極區域40周圍並與其絕緣之該部分的多晶條帶46a(即抹除閘46eg沿鰭10a之側表面10c/10d及頂表面10e延伸並與其絕緣)，如最佳顯示於圖6。控制閘36cg係設置於浮動閘30a上方並與其絕緣之該部分的多晶條帶36(即傳導性材料之第一連續條帶)。汲極觸點88及源極觸點90(向下延伸且與各別磊晶層部分54形成接觸)進一步顯示於圖3。
圖7顯示形成於邏輯裝置區域LDA中之其中一個邏輯鰭10b上之邏輯裝置102，其包括邏輯源極區域40L及邏輯汲極區域52L，於其之間界定半導體基板之邏輯通道區域98。邏輯通道區域98於邏輯源極區域及邏輯汲極區域40L/52L之間沿鰭10b之側表面10c/10d及頂表面10e延伸(最佳顯示於圖8)。邏輯閘104(整體地)係包裹於邏輯鰭10b之側表面10c/10d及頂表面10e周圍(且藉由氧化物層60及高K材料層62與其絕緣)之彼等部分的TiN層64及鎢層66，用來控制邏輯通道區域98之傳導性，如最佳地顯示於圖8。較佳地，多個邏輯裝置102係並聯操作。明確言之，如圖7至8中顯示，於八個毗鄰鰭10b上之八個邏輯裝置102係並聯連接(即八個邏輯裝置之邏輯閘104係作為傳導性材料之連續條帶形成(即傳導性材料之第二連續條帶)，亦即，TiN層64及鎢層66，單個源極觸點92(向下延伸且與各別磊晶層部分54形成接觸)連接至八個邏輯裝置102之八個邏輯源極區域40L，且單個汲極觸點94(向下延伸且與各別磊晶層部分54形成接觸)連接至八個邏輯裝置102之八個邏輯汲極區域52L)。八個邏輯裝置係同時並聯操作，以提供可由僅形成於單個邏輯鰭10b上之單個邏輯裝置102所供應者之八倍的操作電流。然而，一起並聯操作之邏輯裝置102的數目可係任何數目(兩個或更多個)，及/或個別邏輯裝置102可分開且個別地操作，取決於邏輯裝置所需的操作電流而定。另外，於其中一個邏輯鰭10b上之邏輯裝置102的總數、邏輯鰭10b之總數、及邏輯裝置區域LDA中之邏輯裝置102的總數可改變。提及「邏輯」鰭、「邏輯」源極區域、「邏輯」汲極區域、「邏輯」通道區域不具限制性地僅意指此等元件係位於邏輯裝置區域LDA中且不同於記憶體單元區域MCA中的類似元件。
圖9顯示記憶體單元區域MCA中之記憶體單元的鰭間隔及控制閘組態。鰭10a係彼此平行(即各具有平行於第一方向諸如列方向之長度)。對於各鰭對FPn ，兩個鰭10a係彼此毗鄰(即其間沒有介入的鰭)，且彼此間隔開距離D1。然而，自一個鰭對FPn 至毗鄰鰭對FPn 之鰭間隔係距離D2，其大於距離D1。明確言之，圖9繪示間隔開距離D1(即第一距離)之鰭對FP1 之第一及第二鰭10a(自左至右)，及間隔開距離D1(即第二距離)之鰭對FP2 之第三及第四鰭10a(自左至右)，其中第一及第二距離彼此相等。第二及第三鰭間隔開距離D2(即第三距離)，其大於第一及第二距離D1。另外，多晶條帶36具有向下延伸且設置於兩個毗鄰鰭對FPn 之浮動閘30a之間的部分36a，但該部分未向下延伸或設置於相同鰭對FPn 之鰭10a之間。此意指任一鰭對FPn 之兩個浮動閘30a係彼此靠得較近且其間沒有任何控制閘部分36a，同時兩個毗鄰鰭對FPn 之任何兩個浮動閘30a係彼此分得更開且其間確實具有多晶條帶部分36a。此組態由於靠得較近且其間未設置多晶條帶36之部分，因而導致增強相同鰭對FPn 之兩個浮動閘30a之間的電容耦合，同時由於較不接近且其間設置多晶條帶36之部分36a，因而最小化不同但毗鄰鰭對FPn 之浮動閘30a之間的電容耦合。
於相同鰭對FPn 之浮動閘之間的電容耦合可用於微調程式化。舉例來說，在程式化圖9中鰭對FP1 之左手邊的浮動閘30a時(即在經程式化的記憶體單元100p中)，可使用控制閘36cg來實施大部分的程式化操作。其後，然後可使用自鰭對FP1 之右手邊浮動閘30a的電容耦合(即於調整中之記憶體單元100t)中來微調鰭對FP1 之左手邊浮動閘30a(經程式化之記憶體單元100p)的程式化，同時不干擾鰭對FP2 中之浮動閘30a的程式化狀態或操作。此類型之程式微調存在許多可能應用。明確言之，當使用記憶體單元來儲存人工神經網路的權重時，調整準確度係關鍵的。對於使用傳統記憶體程式化/抹除方法之權重調整而言，較單一基本電荷佳之精確度係困難或不可能的。於先進技術節點中縮放記憶體單元幾何形狀歸因於各基本電荷之增加效應而大大地降低調整準確度。
使用浮動閘至浮動閘電容耦合作為微調程式機制可改良權重程式準確度。電容耦合不受限於加權電荷儲存元件(即浮動閘)之單一基本電荷。自毗鄰記憶體單元(即調整中之記憶體單元100t)至經程式化之記憶體單元(即經程式化之記憶體單元100p)之電容耦合無需導致經程式化之記憶體單元上的離散潛在變化。使用自毗鄰浮動閘之電容耦合來微調經程式化之記憶體單元的程式化於記憶體單元程式調節中提供更精細的解析。自毗鄰調節中之記憶體單元轉移或移除之基本電荷將與兩記憶體單元間之電容耦合成比例地改變經程式化之記憶體單元的程式化值。與經程式化之記憶體單元的改變將甚低於與基本電荷的改變。因此，程式調節之解析、及因此最終準確度可藉由對浮動閘電壓耦合之製程調整及/或電荷轉移至毗鄰調節中之記憶體單元之速率調整至期望值。
圖10A至10C及11繪示一替代具體例，其中記憶體單元源極區域係沿於列方向中延伸之鰭形成為連續源極線。製程始於如圖2B所示之相同結構，除了形成正交於溝槽20、且跨越其延伸的額外溝槽外。然後，於進行以上參照圖2C所述的步驟後，形成正交於記憶體單元區域MCA中之鰭10a延伸的額外源極鰭10f，如圖10A中所繪示。於進行以上針對圖2D所述之步驟後，所得結構示於圖10B，其中源極鰭10f以正交方式跨越鰭10。於進行以上針對圖2E所述之步驟後，所得結構示於圖10C，其中以類似方式但橫越源極鰭10f形成諸如多晶條帶30之隨後形成的元件。進行以上針對圖2F至2O所述之剩餘步驟以完成記憶體單元100及邏輯裝置102之形成。於此替代具體例中之記憶體單元100的最終佈局示於圖11，且其與圖2A至2O之具體例中之記憶體單元100的佈局相同，除了連續源極線40a沿源極鰭10f延伸外，其中各記憶體單元之源極區域40係形成於鰭10a與源極鰭10f之交點處的鰭10a中。
該替代具體例之優點係由於連續源極線40a延伸跨越毗鄰單元(於列方向中)之隔離區域，由於此組態避免形成用於各對記憶體單元之源極線觸點之需求因而容許將單元縮小至較小尺寸。替代地，沿源極鰭10f延伸之連續源極線40a可通過週期性帶狀觸點電連接至條帶(例如，每隔32或64列)。經由每隔32或64列具有一個觸點替代每列具有一個觸點，可顯著減小記憶體單元及因此記憶體單元之記憶體陣列的尺寸。
應瞭解本發明並不受限於以上所述及說明於文中的具體例。舉例來說，文中提及本發明並不意欲限制任何申請專利範圍或請求項的範疇，而僅係提及一或多個可由一或多個請求項涵蓋的特徵。以上說明的材料、製程及數值實例僅係例示性，而不應將其視為限制申請專利範圍。此外，如由申請專利範圍及說明書所明瞭，並非所有方法步驟皆需以所說明或所主張之確切順序進行，而係以容許恰當形成本發明之記憶體單元及邏輯裝置之任何順序進行(除非對任何順序存在明確引述的限制)。最後，可形成單層材料作為多層該等或類似材料，及反之亦然。
應注意如文中所使用，術語「於…上方」及「於…上」皆包括性地包含「直接位於…上」(其間未設置中間材料、元件或空間)及「間接位於…上」(其間設置中間材料、元件或空間)。同樣地，術語「毗鄰」包括「直接毗鄰」(其間未設置中間材料、元件或空間)及「間接毗鄰」(其間設置中間材料、元件或空間)，「安裝至」包括「直接安裝至」(其間未設置中間材料、元件或空間)及「間接安裝至」(其間設置中間材料、元件或空間)，及「電耦合」包括「直接電耦合」(其間無將元件電連接在一起之中間材料或元件)及「間接電耦合」(其間有將元件電連接在一起之中間材料或元件)。舉例來說，「於一基板上方」形成一元件可包括直接於基板上形成元件，其間沒有中間材料／元件，以及間接於基板上形成元件，其間具有一或多個中間材料／元件。
1:記憶體單元 2:半導體基板 2a:鰭部分 3:源極區域 4:汲極區域 5:通道區域 6:浮動閘 7:選擇閘 8:控制閘 9:抹除閘 10:半導體基板 10a:鰭 10b:鰭 10c:側表面 10d:側表面 10e:頂表面 10f:源極鰭 11:半導體基板10之上表面 12:氧化物層 13:光阻劑材料 14:氧化物層 16:氮化物層 18:絕緣層 19:光阻劑 20:溝槽 24:氧化物 26:氮化物層 28:浮動閘氧化物層 30:多晶層之條帶 30a:多晶區塊 32:絕緣層 34:緩衝氧化物層 35:光阻劑 36:多晶層之條帶；多晶條帶 36a:多晶條帶之部分；控制閘部分 36cg:控制閘 37:光阻劑 38:氧化物間隔件 39:光阻劑 40:源極區域 40a:連續源極線 40L:源極區域 42:氧化物層 44:氧化物層 46:多晶層 46a:多晶層46之條帶 46b:多晶層46之條帶 46c:多晶條帶 46eg:抹除閘 46wl:字線閘 48:絕緣層 50:硬遮罩層 52:汲極區域 52L:汲極區域 54:磊晶層 56:氮化物 58:氧化物層 59:光阻劑 60:氧化物層 62:高K材料 64:TiN層 66:鎢 68:氮化物層 70:氧化物層 72:矽化金屬 88:汲極觸點 90:源極觸點 92:源極觸點 94:汲極觸點 96:通道區域 98:邏輯通道區域 100:記憶體單元 100p:經程式化的記憶體單元 100t:調整中之記憶體單元 102:邏輯裝置 104:邏輯閘 D1:距離 D2:距離 FP1:鰭對 FP2:鰭對 LDA:邏輯裝置區域 MCA:記憶體單元區域 R:凹入量
圖1A及1B係習知之FinFET記憶體單元的橫截面側視圖。
圖2A至2O係顯示形成本發明之記憶體單元之步驟的透視圖。
圖3係一對記憶體單元的橫截面側視圖。
圖4係沿圖3中之線圖4-圖4截取之半導體基板之記憶體單元區域中之記憶體單元的橫截面側視圖。
圖5係沿圖3中之線圖5-圖5截取之半導體基板之記憶體單元區域中之記憶體單元的橫截面側視圖。
圖6係沿圖3中之線圖6-圖6截取之半導體基板之記憶體單元區域中之記憶體單元的橫截面側視圖。
圖7及8係半導體基板之邏輯裝置區域中之邏輯裝置的橫截面側視圖。
圖9係浮動閘及控制閘的橫截面側視圖，及兩個毗鄰鰭對FPn 之鰭至鰭間隔。
圖10A至10C係顯示根據本發明之一替代具體例形成記憶體單元之步驟的透視圖。
圖11係根據本發明之替代具體例之記憶體單元之布局的平面圖。
10:半導體基板
10a:鰭
30a:多晶區塊
36:多晶層之條帶；多晶條帶
36a:多晶條帶之部分；控制閘部分
36cg:控制閘
100p:經程式化的記憶體單元
100t:調整中之記憶體單元
D1:距離
D2:距離
FP1:鰭對
FP2:鰭對

Claims (18)

  1. 一種記憶體裝置，其包括： 具有上表面的半導體基板，該上表面具有複數個向上延伸的鰭，其中該等鰭中之各者包括終止於頂表面中之相對側表面； 該複數個鰭中之各者包括形成於其上之記憶體單元，其包括： 於該鰭中間隔開之源極區域及汲極區域，與在該等源極區域及汲極區域之間沿該鰭之該等相對側表面及頂表面延伸之該鰭的通道區域， 沿該通道區域之第一部分延伸的浮動閘，其中該浮動閘包裹於該鰭周圍使得該浮動閘沿該鰭之該等相對側表面及該頂表面延伸並與其絕緣， 沿該通道區域之第二部分延伸的字線閘，其中該字線閘包裹於該鰭周圍使得該字線閘沿該鰭之該等相對側表面及該頂表面延伸並與其絕緣， 控制閘，其設置於該浮動閘上方並與其絕緣，及 抹除閘，其設置於該源極區域上方並與其絕緣； 其中： 該控制閘係傳導性材料之第一連續條帶； 該複數個鰭中之第一、第二、第三及第四鰭各具有平行於第一方向之長度； 該第一及該第二鰭彼此毗鄰，且間隔開第一距離； 該第三及該第四鰭彼此毗鄰，且間隔開第二距離； 該第二及該第三鰭彼此毗鄰，且間隔開第三距離；及 該傳導性材料之第一連續條帶包括設置於該第二與該第三鰭之間的部分，但該傳導性材料之第一連續條帶沒有任何部分設置於該第一與該第二鰭之間，且該傳導性材料之第一連續條帶沒有任何部分設置於該第三與該第四鰭之間。
  2. 如請求項1之記憶體裝置，其中，設置於該第二與該第三鰭之間之該部分的傳導性材料之第一連續條帶係設置於包裹於該第二鰭周圍之該浮動閘與包裹於該第三鰭周圍之該浮動閘之間。
  3. 如請求項2之記憶體裝置，其中，該傳導性材料之第一連續條帶沒有任何部分設置於包裹於該第一鰭周圍之該浮動閘與包裹於該第二鰭周圍之該浮動閘之間，且其中該傳導性材料之第一連續條帶沒有任何部分設置於包裹於該第三鰭周圍之該浮動閘與包裹於該第四鰭周圍之該浮動閘之間。
  4. 如請求項1之記憶體裝置，其中，該第三距離大於該第一及該第二距離。
  5. 如請求項4之記憶體裝置，其中，該第一及該第二距離彼此相等。
  6. 如請求項1之記憶體裝置，其中，該等抹除閘之各者包裹於該等鰭中之一者周圍，使得該抹除閘沿該一個鰭之該等相對側表面及該頂表面延伸並與其絕緣。
  7. 如請求項1之記憶體裝置，其進一步包括： 複數個向上延伸之該半導體基板上表面的邏輯鰭，其中該等邏輯鰭之各者包括終止於頂表面中之相對側表面；及 該複數個邏輯鰭之各者包括形成於其上之邏輯裝置，其包括： 位於該邏輯鰭中之間隔開的邏輯源極區域及邏輯汲極區域，與於該邏輯源極區域及該邏輯汲極區域之間沿該邏輯鰭之該等相對側表面及頂表面延伸之該邏輯鰭的邏輯通道區域，及 沿該邏輯通道區域延伸之邏輯閘，其中該邏輯閘包裹於該邏輯鰭周圍，使得該邏輯閘沿該邏輯鰭之該等相對側表面及該頂表面延伸並與其絕緣。
  8. 如請求項7之記憶體裝置，其中，該邏輯閘係傳導性材料之第二連續條帶。
  9. 如請求項1之記憶體裝置，其進一步包括： 向上延伸之該半導體基板上表面的源極鰭，其中： 該源極鰭包括終止於頂表面中之相對側表面， 該源極鰭具有平行於正交於該第一方向之第二方向的長度， 該源極鰭與該等第一、第二、第三及第四鰭相交，及 該等源極區域之各者係形成於該源極鰭與該等第一、第二、第三及第四鰭中之一者的相交處。
  10. 一種形成記憶體裝置之方法，其包括： 形成複數個自半導體基板之上表面向上延伸之鰭，其中該等鰭中之各者包括終止於頂表面中之相對側表面；及 於該複數個鰭之每一者上形成記憶體單元，其中於該等鰭之一者上形成該等記憶體單元之各者包括： 形成於該鰭中間隔開之源極區域及汲極區域，與在該源極區域及該汲極區域之間沿該鰭之該等相對側表面及頂表面延伸之該鰭的通道區域， 形成沿該通道區域之第一部分延伸的浮動閘，其中該浮動閘包裹於該鰭周圍使得該浮動閘沿該鰭之該等相對側表面及該頂表面延伸並與其絕緣， 形成沿該通道區域之第二部分延伸的字線閘，其中該字線閘包裹於該鰭周圍使得該字線閘沿該鰭之該等相對側表面及該頂表面延伸並與其絕緣， 形成設置於該浮動閘上方並與其絕緣的控制閘，及 形成設置於該源極區域上方並與其絕緣的抹除閘； 其中： 該控制閘係傳導性材料之第一連續條帶； 該複數個鰭中之第一、第二、第三及第四鰭各具有平行於第一方向之長度； 該第一及該第二鰭彼此毗鄰，且間隔開第一距離； 該第三及該第四鰭彼此毗鄰，且間隔開第二距離； 該第二及該第三鰭彼此毗鄰，且間隔開第三距離；及 該傳導性材料之第一連續條帶包括設置於該第二與該第三鰭之間的部分，但該傳導性材料之第一連續條帶沒有任何部分設置於該第一與該第二鰭之間，且該傳導性材料之第一連續條帶沒有任何部分設置於該第三與該第四鰭之間。
  11. 如請求項10之方法，其中，設置於該第二與該第三鰭之間之該部分之該傳導性材料之第一連續條帶係設置於包裹於該第二鰭周圍之該浮動閘與包裹於該第三鰭周圍之該浮動閘之間。
  12. 如請求項11之方法，其中，該傳導性材料之第一連續條帶沒有任何部分設置於包裹於該第一鰭周圍之該浮動閘與包裹於該第二鰭周圍之該浮動閘之間，且其中該傳導性材料之第一連續條帶沒有任何部分設置於包裹於該第三鰭周圍之該浮動閘與包裹於該第四鰭周圍之該浮動閘之間。
  13. 如請求項10之方法，其中，該第三距離大於該第一及該第二距離。
  14. 如請求項13之方法，其中，該第一及該第二距離彼此相等。
  15. 如請求項10之方法，其中，該等抹除閘之各者包裹於該等鰭之一者周圍，使得該抹除閘沿該一個鰭之該等相對側表面及該頂表面延伸並與其絕緣。
  16. 如請求項10之方法，其進一步包括： 形成複數個向上延伸之該半導體基板上表面的邏輯鰭，其中該等邏輯鰭之各者包括終止於頂表面中之相對側表面；及 形成位於該複數個邏輯鰭之每一者上之邏輯裝置，其中該形成位於該等邏輯鰭之一者上之該等邏輯裝置之各者包括： 形成位於該邏輯鰭中之間隔開的邏輯源極區域及邏輯汲極區域，與於該邏輯源極區域及該邏輯汲極區域之間沿該邏輯鰭之該等相對側表面及頂表面延伸之該邏輯鰭的邏輯通道區域，及 形成沿該邏輯通道區域延伸之邏輯閘，其中該邏輯閘包裹於該邏輯鰭周圍，使得該邏輯閘沿該邏輯鰭之該等相對側表面及該頂表面延伸並與其絕緣。
  17. 如請求項16之方法，其中，該邏輯閘係傳導性材料之第二連續條帶。
  18. 如請求項10之方法，其進一步包括： 形成向上延伸之該半導體基板上表面的源極鰭，其中： 該源極鰭包括終止於頂表面中之相對側表面， 該源極鰭具有平行於正交於該第一方向之第二方向的長度， 該源極鰭與該等第一、第二、第三及第四鰭相交，及 該等源極區域之各者係形成於該源極鰭與該等第一、第二、第三及第四鰭中之一者的相交處。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362100B2 (en) * 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling
CN115084155A (zh) 2021-03-11 2022-09-20 联华电子股份有限公司 用于鳍状场效晶体管的硅氧氮氧硅存储器单元及形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050266638A1 (en) * 2004-05-31 2005-12-01 Cho Eun-Suk Methods of forming non-volatile memory cells including fin structures and related devices
TW201539454A (zh) * 2013-12-05 2015-10-16 Conversant Intellectual Property Man Inc 具有電荷儲存節點隔離之三維非揮發性記憶體

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US20050012137A1 (en) 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
US6951782B2 (en) * 2003-07-30 2005-10-04 Promos Technologies, Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions
KR100528486B1 (ko) 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
JP4927321B2 (ja) 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7423310B2 (en) 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
KR100652384B1 (ko) 2004-11-08 2006-12-06 삼성전자주식회사 2비트 형태의 불휘발성 메모리소자 및 그 제조방법
TWI259585B (en) 2005-03-21 2006-08-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
KR100630746B1 (ko) 2005-05-06 2006-10-02 삼성전자주식회사 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법
US7205601B2 (en) * 2005-06-09 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET split gate EEPROM structure and method of its fabrication
KR101100428B1 (ko) 2005-09-23 2011-12-30 삼성전자주식회사 ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
KR100668350B1 (ko) 2005-12-20 2007-01-12 삼성전자주식회사 낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법
US7754560B2 (en) 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
KR101225641B1 (ko) 2006-12-27 2013-01-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20080061764A (ko) * 2006-12-28 2008-07-03 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7838922B2 (en) 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
TW200917425A (en) 2007-10-03 2009-04-16 Nanya Technology Corp FinFET-like elevated channel flash and manufacturing method thereof
US7847338B2 (en) * 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8068370B2 (en) 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US8148768B2 (en) 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
JP2011003742A (ja) 2009-06-18 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
CN102074582B (zh) * 2009-11-20 2013-06-12 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8420476B2 (en) 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
JP2012234885A (ja) 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
US8785273B2 (en) 2012-04-11 2014-07-22 International Business Machines Corporation FinFET non-volatile memory and method of fabrication
US9406689B2 (en) * 2013-07-31 2016-08-02 Qualcomm Incorporated Logic finFET high-K/conductive gate embedded multiple time programmable flash memory
US9614048B2 (en) 2014-06-17 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate flash memory structure and method of making the split gate flash memory structure
US9543153B2 (en) 2014-07-16 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in SOI technology
US9312268B2 (en) 2014-09-02 2016-04-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with FinFET nonvolatile memory
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9276006B1 (en) 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
WO2016118785A1 (en) 2015-01-23 2016-07-28 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
US9728545B2 (en) * 2015-04-16 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing floating gate variation
US9570454B2 (en) 2015-06-25 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with emedded EFS3 and FinFET device
US10141321B2 (en) 2015-10-21 2018-11-27 Silicon Storage Technology, Inc. Method of forming flash memory with separate wordline and erase gates
EP3371829B1 (en) * 2015-11-03 2020-11-25 Silicon Storage Technology, Inc. Integration of split gate non-volatile flash memory with finfet logic
JP6620034B2 (ja) * 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9666589B1 (en) 2016-03-21 2017-05-30 Globalfoundries Inc. FinFET based flash memory cell
US9837425B2 (en) 2016-04-19 2017-12-05 United Microelectronics Corp. Semiconductor device with split gate flash memory cell structure and method of manufacturing the same
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US10879251B2 (en) 2017-04-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
US10332884B2 (en) * 2017-11-02 2019-06-25 United Microelectronics Corp. FinFET semiconductor device
US10312247B1 (en) * 2018-03-22 2019-06-04 Silicon Storage Technology, Inc. Two transistor FinFET-based split gate non-volatile floating gate flash memory and method of fabrication
US10468428B1 (en) 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
US10727240B2 (en) 2018-07-05 2020-07-28 Silicon Store Technology, Inc. Split gate non-volatile memory cells with three-dimensional FinFET structure
US10937794B2 (en) 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
US10797142B2 (en) * 2018-12-03 2020-10-06 Silicon Storage Technology, Inc. FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication
US20210193671A1 (en) * 2019-12-20 2021-06-24 Silicon Storage Technology, Inc. Method Of Forming A Device With Split Gate Non-volatile Memory Cells, HV Devices Having Planar Channel Regions And FINFET Logic Devices
US11114451B1 (en) * 2020-02-27 2021-09-07 Silicon Storage Technology, Inc. Method of forming a device with FinFET split gate non-volatile memory cells and FinFET logic devices
US11362100B2 (en) * 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050266638A1 (en) * 2004-05-31 2005-12-01 Cho Eun-Suk Methods of forming non-volatile memory cells including fin structures and related devices
TW201539454A (zh) * 2013-12-05 2015-10-16 Conversant Intellectual Property Man Inc 具有電荷儲存節點隔離之三維非揮發性記憶體

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