TW202401775A - 在基板上形成具有平面分離閘非揮發性記憶體胞元、平面hv裝置及finfet邏輯裝置之裝置的方法 - Google Patents

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Abstract

一種在具有第一、第二及第三區域的矽基板上形成裝置的方法，其包括使第一及第三區域中的基板上表面凹陷，在第二區域中形成向上延伸的矽鰭片，在第一區域中形成第一源極、汲極及通道區，在鰭片中形成第二源極、汲極及通道區，在第三區域中形成第三源極、汲極及通道區，使用第一多晶矽沉積在第一通道區的第一部分上方形成浮動閘，使用第二多晶矽沉積在第一源極區上方形成抹除閘及在第三通道區上方形成裝置閘，及使用金屬沉積在第一通道區之第二部分上方形成字線閘、在浮動閘上方形成控制閘、及在第二通道區上方形成邏輯閘。

Description

在基板上形成具有平面分離閘非揮發性記憶體胞元、平面HV裝置及FINFET邏輯裝置之裝置的方法
[相關申請案] 本申請案主張2022年3月8日提出申請之美國臨時申請案第63/317,810號及2022年5月25日提出申請之美國專利申請案第17/824,812號的權利。
本揭示係關於一種整合非揮發性快閃記憶體及高電壓電晶體與低電壓FinFET電晶體的方法。
技藝中熟知具有選擇閘、浮動閘、控制閘及抹除閘的分離閘非揮發性快閃記憶體胞元。參見，例如，美國專利6,747,310及7,868,375。亦知曉在與記憶體胞元相同的矽晶片上形成邏輯裝置(即，低電壓及高電壓邏輯裝置)，如此共用一些用於形成記憶體胞元及邏輯裝置兩者之若干部分的加工步驟(例如，使用相同的多晶矽沉積製程來形成用於記憶體胞元及邏輯裝置兩者的閘)。然而，形成記憶體胞元的其他加工步驟會不利地影響先前製造的邏輯裝置，且反之亦然，因此在同一晶圓上形成兩種類型的裝置通常可能既困難又複雜。
為經由縮小微影尺寸來解決通道寬度減小的問題，已提出將FinFET類型的結構用於記憶體胞元結構。在FinFET類型的結構中，半導體材料的鰭狀部件將源極連接至汲極區。鰭狀部件具有一個頂表面及兩個側表面。自源極至汲極區的電流可接著沿鰭狀部件的頂表面以及兩個側表面流動。因此，通道區的有效寬度增加，從而電流流動增加。然而，經由將通道區「摺疊」成兩個側表面，從而減小通道區的「覆蓋區(footprint)」，增加了通道區的有效寬度而不犧牲更多的半導體資產。已揭示使用此種FinFET的非揮發性記憶體胞元。先前技術FinFET非揮發性記憶體結構的一些實例包括美國專利第7,423,310、7,410,913及8,461,640號，各案的全部內容以引用的方式併入本文。此等先前技術參考文獻並未考慮將FinFET類型的組態用於在與非揮發性記憶體胞元及高電壓電晶體裝置兩者(兩者皆係非FinFET類型)相同之晶圓基板上形成的邏輯裝置。
美國專利第9,972,630及10,249,631號(各案之全體內容以引用的方式併入本文)揭示具有FinFET類型邏輯裝置及非FinFET記憶體胞元的記憶體裝置。然而，此等專利並未考慮同時形成非FinFET類型組態的高電壓電晶體裝置。
上述問題及需求藉由一種形成裝置的方法來解決，該方法包括： 提供具有第一、第二及第三區域的矽基板； 使該第一區域中該基板的上表面及該第三區域中該基板的上表面相對於該第二區域中該基板的上表面凹陷； 移除該第二區域中該基板的若干部分，以形成向上延伸的矽鰭片，該矽鰭片具有一對向上延伸並終止於頂表面的側表面； 於該第一區域中形成第一源極區及第一汲極區，其中該第一源極區及該第一汲極區界定於其間延伸之該基板的第一通道區； 在該矽鰭片中形成第二源極區及第二汲極區，以界定沿該矽鰭片之該頂表面及該對側表面於其間延伸之該基板的第二通道區； 於該第三區域中形成第三源極區及第三汲極區，其中該第三源極區及該第三汲極區界定於其間延伸之該基板的第三通道區； 使用第一多晶矽沉積形成設置於該基板之該第一通道區之第一部分上方並與其絕緣的浮動閘； 使用不同於該第一多晶矽沉積的第二多晶矽沉積形成設置於該第一源極區上方並與其絕緣的抹除閘及設置於該基板之該第三通道區上方並與其絕緣的裝置閘；及 使用金屬沉積形成設置於該第一通道區之第二部分上方並與其絕緣的字線閘、設置於該浮動閘上方並與其絕緣的控制閘、及設置於該基板的該第二通道區上方並與其絕緣的邏輯閘。
一種裝置，其包括： 具有第一、第二及第三區域的矽基板，其中； 該第一區域中的上表面係平面， 該第三區域中的上表面係平面， 該第二區域中的上表面包括向上延伸的矽鰭片，該矽鰭片包括一對向上延伸並且終止於頂表面的側表面，並且 該第一區域中的該上表面及該第三區域中的該上表面凹陷至低於該矽鰭片的該頂表面； 該第一區域中的記憶體胞元，其包括： 形成於該第一區域中的第一源極區及第一汲極區，與在其間延伸之該基板的第一通道區， 設置於該第一通道區之第一部分上方並與其絕緣之多晶矽的浮動閘， 設置於該第一通道區之第二部分上方並與其絕緣之金屬的字線閘， 垂直設置於該浮動閘之頂表面上方並與其絕緣之金屬的控制閘，該金屬的控制閘係橫向毗鄰於該浮動閘的一對側表面設置並與其絕緣，使得該金屬的控制閘包裹在該浮動閘的該頂表面及該對側表面周圍，及 設置於該第一源極區上方並與其絕緣之多晶矽的抹除閘； 該第三區域中的高電壓裝置，其包括： 形成於該第三區域中的第三源極區及第三汲極區，與在其間延伸之該基板的第三通道區，及 設置於該第三通道區上方並與其絕緣之多晶矽的裝置閘；及 該第二區域中的邏輯裝置，其包括： 形成於該矽鰭片中的第二源極區及第二汲極區，與沿該矽鰭片之該頂表面及該對側表面於其間延伸之該基板的第二通道區，及 垂直設置於該矽鰭片之該頂表面上方並與其絕緣之邏輯閘，該邏輯閘係橫向毗鄰於該矽鰭片的該對側表面設置並與其絕緣，使得該邏輯閘包裹在該矽鰭片的該頂表面及該對側表面周圍。
本揭示的其他目的及特徵將經由審視說明書、申請專利範圍及附圖而變得顯而易見。
參照圖1A至1R，其中顯示在製造半導體晶圓基板(亦稱為基板)10之記憶體胞元區域(亦稱為MC區域或第一區域)2中之成對記憶體胞元、基板10之邏輯裝置區域(亦稱為邏輯區域或第二區域)4中之邏輯裝置、及基板10之HV裝置區域(亦稱為HV區域或第三區域)6中之高電壓電晶體裝置之製程中之步驟的橫截面透視圖。
該方法始於經由在基板10上形成一層二氧化矽(亦稱為氧化物)12來使基板的上表面凹陷，其中基板10可由P型單晶矽形成。氧化物層12可經由沉積或經由熱氧化形成。在氧化物層12上形成一層氮化矽14(亦稱為氮化物)。然後使用光微影遮蔽製程來將氮化物層14及氧化物層12圖案化(即選擇性地移除層的一些部分但不移除其他部分)。光微影遮蔽製程包括在氮化物層14上塗覆光阻劑材料，然後將光阻劑曝光及顯影以自記憶體胞元區域2及HV裝置區域6移除光阻劑材料，同時保留邏輯裝置區域4中的光阻劑。分別使用氮化物及氧化物蝕刻來自記憶體胞元區域2及HV裝置區域6移除經暴露的氮化物層14及氧化物層12，從而讓基板10暴露出來(光阻劑保護此等層免受邏輯裝置區域4中的蝕刻影響)。在將殘留的光阻劑自邏輯裝置區域4移除後，使用單獨的矽氧化、或矽氧化與矽蝕刻的組合來使記憶體胞元區域2及HV裝置區域6中基板10的經暴露上表面凹陷。氧化物層12及氮化物層14保護邏輯裝置區域4免受此氧化/蝕刻的影響。於記憶體胞元區域2及HV裝置區域6中之氧化矽移除後的所得結構示於圖1A，其中記憶體胞元區域2及HV裝置區域6中基板10的上表面凹陷至低於邏輯裝置區域4中之基板10的表面達凹陷量R。凹陷量R的一非限制性實例可包括大約50 nm。
將氮化物層14及氧化物層12自邏輯裝置區域4移除(例如經由一或多個蝕刻)，讓基板10的表面暴露出來。此時基板10的上表面係階梯狀，其中記憶體胞元區域2及HV裝置區域6中基板10之上表面的若干部分相對於邏輯裝置區域4中基板10之上表面的若干部分凹陷了(即低於)凹陷R。然後在所有三個區域2/4/6中之基板10的表面上形成氧化物層16，接著藉由在氧化物層16上的第一多晶矽沉積形成多晶矽(亦稱為poly)層18。然後經由化學機械拋光(或經由化學蝕刻穿過保護記憶體胞元區域2及HV裝置區域6的光阻劑遮罩操作)自邏輯裝置區域4移除多晶矽層18，同時保留記憶體胞元區域2及HV裝置區域6中的多晶矽層18，如圖1B所繪示。多晶矽層18最終將用於形成記憶體胞元區域2中記憶體胞元的浮動閘。
在結構上方形成氧化物層20，及在氧化物層20上形成氮化物層22。接下來，用光阻劑覆蓋結構，將其曝光及顯影以自記憶體胞元區域2及HV裝置區域6的若干部分選擇性地移除光阻劑，讓氮化物層22的選定部分暴露出來。進行一或多個蝕刻以形成穿過氮化物層22的經暴露部分，及穿過氧化物層20、多晶矽層18、氧化物層16的下層部分並進入至基板10中的溝槽(其中溝槽將多晶矽層18分割成記憶體胞元區域2及HV裝置區域6中的多晶矽條狀物)，在記憶體胞元區域2及HV裝置區域6兩者中留下延伸至基板10中的溝槽10b。在移除光阻劑後，將結構覆蓋於一厚層的絕緣材料諸如氧化物(即STI氧化物)24中(用氧化物填充溝槽10b)，然後將其平面化(例如，經由化學機械拋光-CMP)以暴露邏輯區域4中氮化物層22的頂表面。所得結構示於圖1C。
將氧化物間隔件26形成於邏輯裝置區域4中之氮化物層22上，如圖1D所示。氧化物間隔件26可經由在結構上沉積一層材料(例如，非晶形碳)來形成。經由以下方式來將該層材料圖案化：形成光阻劑，選擇性地移除邏輯裝置區域4中之光阻劑的條狀物，及移除該層材料的下層經暴露部分來在邏輯裝置區域4中的該層材料中形成向下延伸至下層氮化物層22中及將其暴露的溝槽。然後在溝槽中形成氧化物間隔件26。間隔件的形成係技藝中所熟知的，並且涉及將材料沉積於結構輪廓上方，然後接著各向異性蝕刻過程，藉此將材料自結構的水平表面移除，同時材料在結構的垂直定向表面(通常具有圓形上表面)上大致保持完整。在本情況中，氧化物間隔件26係沿該層材料中之溝槽的側壁形成。然後藉由蝕刻移除材料層的殘留部分，從而產生圖1D所示的結構。
接下來，用光阻劑覆蓋結構，將其曝光及顯影以自邏輯裝置區域4移除光阻劑。然後使用氮化物蝕刻來移除氮化物層22的經暴露部分，接著進行氧化物蝕刻來移除邏輯裝置區域4中氧化物層16/20的經暴露部分。然後使用矽蝕刻來使邏輯裝置區域4中基板10的暴露表面凹陷，從而形成矽基板10之向上延伸的矽鰭片10a。所得結構示於圖1E。
將結構覆蓋於一厚層的絕緣材料諸如氧化物(即STI氧化物)30中，然後將其平面化(例如，經由化學機械拋光 - CMP)以暴露氮化物層22的頂表面。使用蝕刻來移除暴露的氮化物層22，如圖1F所示。可進行一或多個蝕刻以自記憶體胞元區域2移除氧化物層20(暴露多晶矽層18)，並使記憶體胞元區域2、邏輯裝置區域4及HV裝置區域6中的氧化物層24及30選擇性地凹陷(包括使記憶體胞元區域2中介於多晶矽層18之條狀物間的氧化物24凹陷)。將絕緣層32(其可包含第一氧化物、氮化物及第二氧化物的三個子層(例如，ONO層))形成於結構上方。經由第二多晶矽沉積(即，不同於第一多晶矽沉積的多晶矽沉積)在絕緣層32上形成多晶矽層34。在多晶矽層34上形成氧化物層35，及在氧化物層35上形成硬遮罩層(例如氮化物)36。所得結構示於圖1G。
將光阻劑形成於結構上方，並部分移除以暴露HV裝置區域6及記憶體胞元區域2的若干部分，留下硬遮罩層36的若干部分經暴露。使用氮化物蝕刻來移除硬遮罩層36的經暴露部分，從而暴露氧化物層35的若干部分，此等部分再經由蝕刻移除從而暴露多晶矽層34的若干部分。使用多晶矽蝕刻來移除多晶矽層34的經暴露部分，從而暴露絕緣層32的若干部分。使用蝕刻來移除絕緣層32  的經暴露部分，從而暴露多晶矽層18的若干部分。然後經由氧化物沉積及各向異性蝕刻來形成氧化物間隔件38。然後使用多晶矽蝕刻來移除多晶矽層18的經暴露部分。所得結構示於圖1H，其中多晶矽層18的條狀物殘留於記憶體胞元區域2中。
在結構上方形成光阻劑，並部分移除以暴露記憶體胞元區域2的若干部分(毗鄰於多晶矽層條狀物18的末端)。然後進行植入以在移除光阻劑處下方之基板的記憶體胞元區域2中形成源極區40(文中亦稱為第一源極區)。在光阻劑移除後，在多晶矽層條狀物18的暴露末端上形成一層氧化物(隧道氧化物)42(例如，經由高溫氧化 - HTO)。然後經由第三多晶矽沉積(即，不同於第一及第二多晶矽沉積的多晶矽沉積)在結構上方形成多晶矽層44。將多晶矽層44經由CMP平面化，並利用多晶矽回蝕進一步蝕刻，從而在記憶體胞元區域2中留下在源極區40上方並沿著氧化物層42延伸之多晶矽層44的塊，及在HV裝置區域6中留下多晶矽層44的塊。於經由蝕刻移除硬遮罩層36後，用一層氧化物46覆蓋結構。所得結構示於圖1I。
將光阻劑形成於結構上方，並部分移除以暴露在記憶體胞元區域2中之氧化物層46的若干部分(即，在多晶矽條狀物18的中心部分上方)。使用氧化物蝕刻來移除氧化物層46的經暴露部分，從而暴露多晶矽層34的若干部分。使用多晶矽蝕刻來移除多晶矽層34的經暴露部分，從而暴露絕緣層32的若干部分。使用蝕刻(例如，氧化物、氮化物、氧化物蝕刻)來移除絕緣層32的經暴露部分，從而暴露多晶矽條狀物18的中心部分。使用多晶矽蝕刻來移除多晶矽條狀物18的中心部分。所得結構示於圖1J(於移除光阻劑後)。
經由氧化物沉積及各向異性蝕刻在記憶體胞元區域2中之多晶矽層18及34的經暴露側壁上形成氧化物間隔件47。在結構上方形成光阻劑，並部分移除以暴露邏輯裝置區域4。使用蝕刻來移除氧化物層46、多晶矽層34、絕緣層32及氧化物層30的上部，從而暴露鰭片10a的頂部部分(即，使得矽鰭片10a自氧化物層30的凹陷頂表面突出)。所得結構示於圖1K(於移除光阻劑後)。
將氧化物層49形成於包括鰭片10a及源極區40間之基板表面的結構上。經由第四多晶矽沉積(即，不同於第一、第二及第三多晶矽沉積的多晶矽沉積)在氧化物層49上形成虛擬多晶矽層50。然後使用CMP將虛擬多晶矽層50平面化以移除氧化物層46上方之虛擬多晶矽層50的若干部分，其中虛擬多晶矽層50的若干部分保留在記憶體胞元區域2及邏輯裝置區域4中，如圖1L所示。
然後在結構上形成一或多個硬遮罩層。例如，在結構上形成非晶形碳層52，及在非晶形碳層52上形成氧化物層54。將光阻劑形成於氧化物層54上，並部分移除以暴露在記憶體胞元區域2及邏輯裝置區域4中之氧化物層54的若干部分。使用氧化物蝕刻移除氧化物層54的經暴露部分，從而暴露非晶形碳層52的若干部分。使用碳蝕刻移除非晶形碳層52的經暴露部分，從而暴露虛擬多晶矽層50的若干部分。使用多晶矽蝕刻來移除虛擬多晶矽層50的經暴露部分。此系列蝕刻產生延伸穿過記憶體胞元區域2中之虛擬多晶矽層50的溝槽56，並留下在邏輯裝置區域4中的矽鰭片10a上方及其間延伸之虛擬多晶矽層50的條狀物。所得結構示於圖1M(於移除光阻劑後)。
再次將光阻劑形成於結構上，並部分移除以暴露HV裝置區域6中之氧化物層54的若干部分(同時讓記憶體胞元區域2及邏輯裝置區域4經覆蓋)。使用氧化物蝕刻移除(HV裝置區域6中)氧化物層54的經暴露部分，從而暴露非晶形碳層52的若干部分。使用碳蝕刻移除非晶形碳層52的經暴露部分，從而暴露氧化物層46的若干部分。使用氧化物蝕刻移除氧化物層46的經暴露部分，從而暴露多晶矽層44的若干部分。使用多晶矽蝕刻移除多晶矽層44的經暴露部分。此系列蝕刻產生殘留於HV裝置區域6中之多晶矽層44的塊。所得結構示於圖1N(於移除光阻劑後)。
將光阻劑形成於結構上，並部分移除以暴露在記憶體胞元區域2中在毗鄰於虛擬多晶矽層50之塊的基板表面上(在圖1N之溝槽56的底部處)的氧化物層49。執行LDD(輕度摻雜汲極)植入以開始在記憶體胞元區域2中在溝槽56底部的基板10中(即，在虛擬多晶矽層50的塊之間)形成汲極區60。於光阻劑移除後，經由氮化物沉積及各向異性蝕刻將氮化物間隔件58形成於虛擬多晶矽層50及多晶矽層44的經暴露側壁上，如圖1O所示。
於結構上形成光阻劑，並部分移除以暴露在記憶體胞元區域2中毗鄰於虛擬多晶矽層50之塊之基板表面上(在圖1M的溝槽56底部處)及在HV裝置區域6中毗鄰於多晶矽層44之塊的氧化物層49。然後使用n型植入以在記憶體胞元區域2中之溝槽56底部處的基板10中(即，在虛擬多晶矽層50的塊之間)進一步形成n型汲極區60(文中亦稱為第一汲極區)，及在HV裝置區域6中多晶矽層44之塊之相對側上的基板10中形成n型源極區62-汲極區64(文中亦稱為第三源極區及第三汲極區)。為簡單起見，圖中僅顯示n型電晶體，但p型電晶體亦可同時形成於相同基板上。因此，在移除光阻劑後，進行類似的光阻劑圖案化/p型植入/光阻劑條狀物序列，以在HV裝置區域6中形成p型源極區62-汲極區64(文中亦稱為第三源極區及第三汲極區)。經由蝕刻移除邏輯裝置區域4中鰭片10a上的氧化物，及進行磊晶生長並接著n型植入來在邏輯裝置區域4中在虛擬多晶矽層50之殘留條狀物之任一側上的鰭片10a中形成用於n型邏輯裝置的n型磊晶源極區66/汲極區68(文中亦稱為第二源極區及第二汲極區)。使用類似的光阻劑圖案化/硬遮罩蝕刻/光阻劑條狀物/磊晶生長/p型植入序列來在邏輯裝置區域4中形成用於p型裝置的p型磊晶源極區66-汲極區68(文中亦稱為第二源極區及第二汲極區)。所得結構示於圖1P。
接下來經由蝕刻移除氧化物層49、氧化物層54及非晶形碳層52的經暴露部分。在結構上形成氮化物層70，及在氮化物層70上形成厚氧化物層72。 使用化學機械拋光，使用氮化物層70作為拋光終止來將氧化物層72平面化。然後經由使用氧化物層46及72作為蝕刻終止層，在記憶體胞元區域2及邏輯裝置區域4中之虛擬多晶矽層50/34之條狀物上方進行化學機械拋光來選擇性地移除氮化物層70。使用選擇性多晶矽蝕刻來移除在記憶體胞元區域2中之虛擬多晶矽層50之經暴露的條狀物(文中亦稱為第一多晶矽塊)及在邏輯裝置區域4中之虛擬多晶矽層50之經暴露的條狀物(文中亦稱為第二多晶矽塊)、及記憶體胞元區域2中之多晶矽層34之條狀物(文中亦稱為第三多晶矽塊)。在虛擬多晶矽層50之條狀物經移除處的矽基板10上形成一層氧化物74。在結構上形成一層高K材料76(即具有大於氧化物的介電常數K，諸如HfO 2、ZrO 2、TiO 2、Ta 2O 5或其他適當的材料)。然後在結構上形成一或多個金屬層。例如，在結構上形成TiN層77，接著形成一厚層的鎢78，接著進行CMP，從而在記憶體胞元區域2及邏輯裝置區域4中的高K材料76上留下金屬77/78之條狀物(有效地置換先前經移除的虛擬多晶矽條狀物50及多晶矽層條狀物34)，如圖1Q所示。
在結構上方形成氮化物層80，及在氮化物層80上形成氧化物層82。在結構上方形成光阻劑，移除在記憶體胞元區域2中之源極區60上方、在邏輯裝置區域4中之源極區66/汲極區68上方及在HV裝置區域6中之源極區62/汲極區64上方的若干部分，從而留下暴露氧化物層82之若干部分的開口。使用一或多個蝕刻來形成穿過該等開口向下延伸至並暴露源極區60、源極區66/汲極區68及源極區62/汲極區64的接觸孔。用傳導性材料(例如TiN/鎢)填充接觸孔從而形成傳導性接點84。所得結構示於圖1R(於移除光阻劑後)。
圖2及3係顯示形成於記憶體胞元區域2中之記憶體胞元100的橫截面圖。各別的記憶體胞元100包括各別的源極區40及汲極區60，其界定在基板中介於其間的平面通道區86(文中亦稱為第一通道區)。浮動閘18a係多晶矽並且設置於通道區86的第一部分上方並控制其傳導性，及金屬字線(選擇)閘78a(文中亦稱為第一金屬塊)設置於通道區86的第二部分上方並控制其傳導性。金屬控制閘78b設置於浮動閘18a上方，及多晶矽抹除閘44a設置於源極區40上方。抹除閘44a可具有面向浮動閘18a之邊緣的凹口或凹面用於增強穿過介於其間之隧道氧化物層42的隧穿性能。記憶體胞元100係端對端地成對形成，其中每個記憶體胞元對共用共同的汲極區60，並且毗鄰對的記憶體胞元共用共同的抹除閘44a及源極區40。
圖2及圖4係形成於邏輯裝置區域4中之邏輯裝置102的橫截面圖。每個邏輯裝置102包括源極區66及汲極區68，其界定在基板鰭片10a中介於其間的通道區88(文中亦稱為第二通道區)。每個矽鰭片10a包括一對向上延伸並終止於頂表面的側表面。 如圖2中最佳地顯示，通道區88包括沿鰭片結構10a之頂部延伸的頂表面部分88a，及沿鰭片結構10a之側面延伸的側表面部分88b。邏輯閘78c(文中亦稱為第二金屬塊)設置在通道區的頂表面部分88a上方，並且橫向毗鄰於通道區的側表面部分88b(即，邏輯閘78c包裹於鰭片10a的頂表面部分88a及側表面部分88b周圍)，用於控制通道區88的傳導性。
圖2包括形成於HV裝置區域6中之HV裝置104(文中亦稱為高電壓裝置)的橫截面圖。就本揭示而言，高電壓裝置係操作電壓大於邏輯裝置102的裝置。每個HV裝置包括源極區62及汲極區64，其界定在基板中介於其間的平面通道區90(文中亦稱為第三通道區)。HV閘44b(文中亦稱為裝置閘)係設置在通道區90上方並控制其傳導性。
雖然圖2中顯示兩個記憶體胞元100、四個邏輯裝置102及一個HV裝置104，但熟悉技藝人士當明瞭，每種類型的許多裝置同時形成於其各別的區域2/4/6中。
上述的記憶體裝置方法及所得結構提供許多優點，包括平面記憶體胞元100(即，形成於基板之平面區上的記憶體胞元)及平面HV裝置104(即，形成於基板之平面區上的裝置)之高操作性能及易於製造的優點與其中集成邏輯裝置102之嵌入式邏輯及記憶體裝置、非平面邏輯裝置(即，形成於矽鰭片結構上及其周圍的邏輯裝置)之先進組合的優點。邏輯裝置102的FinFET電晶體架構藉由三閘組態提供增強的通道控制，並實現電晶體尺寸的進一步縮放。
另一優點係，基板10的上表面在記憶體胞元區域2及HV裝置區域6中相對於邏輯裝置區域4凹陷。明確而言，構成記憶體胞元區域2及HV裝置區域6中之通道區之基板10的平面表面具有凹陷低於邏輯裝置區域4中鰭片10a之頂部達凹陷量R的高度，如圖2所示，其容納記憶體胞元100及HV裝置104相對於邏輯裝置102之較高的閘堆疊厚度及拓撲。此外，有利於在邏輯裝置區域4及記憶體胞元區域2及HV裝置區域6中的共同加工。例如，在邏輯裝置區域4中具有升起高於記憶體胞元區域2中之基板表面高度的鰭片10a簡化兩區域中虛擬多晶矽層50之塊、氧化物層74、高K層76、TiN層77及鎢塊78的共同形成步驟，其中使用用於形成具有包裹於用於邏輯裝置102之鰭片10a周圍之底表面之金屬閘78c的相同形成步驟來形成用於記憶體胞元之具有平面底表面的所得金屬閘78a。類似地，共同植入操作形成記憶體胞元汲極區60及HV裝置源極區62/汲極區64。此外，使用相同的多晶矽沉積加工來形成抹除閘44a及HV閘44b，及使用相同的金屬沉積加工來形成字線閘78a、控制閘78b及邏輯閘78c。控制閘78b由於其高度傳導性的金屬組成而可做得更薄，無損於低電阻率。控制閘78b經形成為跨越多個活性區延伸的連續線，其具有在毗鄰浮動閘18之間向下延伸以實現更佳電容耦合的底表面部分79(例如，如圖2中最佳地顯示，控制閘78b具有垂直位於浮動閘18上方的第一部分，及由在形成絕緣層32及多晶矽層34之前STI氧化物24於浮動閘18之間凹陷所產生之橫向毗鄰於浮動閘18的第二部分79。
又另一優點係用於HV閘44b、浮動閘18a及抹除閘44a之多晶矽材料(為易於製造起見，及更佳地控制浮動閘18a及抹除閘44a之間的隧穿)及用於字線閘78a、控制閘78b及邏輯閘78c之經高K材料絕緣之金屬材料(用於增強傳導性及性能)的組合。使用虛擬多晶矽層50來在記憶體胞元區域2及邏輯區域4中形成虛擬閘，將其移除並置換為用於記憶體胞元的金屬字線閘78a及控制閘78b及用於邏輯裝置的邏輯閘78c。用於記憶體胞元及HV裝置的大部分製程製造(包括形成用於記憶體胞元及HV裝置的所有多晶矽閘)係在形成邏輯閘之前進行，此降低對CMOS基線的加工影響。最後，達成各種組件間之絕緣的改良組合。明確而言，字線閘係至少藉由高K材料層與第一通道區的第二部分絕緣，及邏輯閘係至少藉由高K材料層與第二通道區絕緣，及控制閘係至少藉由高K材料層與浮動閘絕緣。此外，字線閘進一步藉由氧化物層與第一通道區的第二部分絕緣，及邏輯閘進一步藉由氧化物層與第二通道區絕緣。最後，控制閘進一步藉由包括第一氧化物子層、氮化物子層及第二氧化物子層的絕緣層與浮動閘絕緣。
應瞭解本揭示並不受限於以上所述及說明於文中的實例。舉例來說，文中提及本揭示或發明或實例並不意欲限制任何申請專利範圍或請求項條款的範疇，而僅係提及一或多個可由一或多個請求項涵蓋的特徵。以上說明的材料、製程及數值實例僅係例示性，而不應將其視為限制申請專利範圍。此外，如由申請專利範圍及說明書所明瞭，並非所有方法步驟皆需以申請專利範圍中所說明或所列舉之確切順序進行，而係以容許恰當形成本文描述之記憶體胞元及邏輯區域之任何順序進行(除非對任何順序有明確列舉限制)。最後，可形成單層材料作為多層該等或類似材料，及反之亦然。
應注意如文中所使用，術語「於…上方」及「於…上」皆包括性地包含「直接位於…上」(其間未設置中間材料、元件或空間)及「間接位於…上」(其間設置中間材料、元件或空間)。同樣地，術語「毗鄰」包括「直接毗鄰」(其間未設置中間材料、元件或空間)及「間接毗鄰」(其間設置中間材料、元件或空間)，「安裝至」包括「直接安裝至」(其間未設置中間材料、元件或空間)及「間接安裝至」(其間設置中間材料、元件或空間)，及「電耦合」包括「直接電耦合」(其間無將元件電連接在一起之中間材料或元件)及「間接電耦合」(其間有將元件電連接在一起之中間材料或元件)。舉例來說，「於基板上方」形成元件可包括直接於基板上形成元件，其間沒有中間材料／元件，以及間接地於基板上形成元件，其間具有一或多個中間材料／元件。
2:記憶體胞元區域 4:邏輯裝置區域 6:高電壓裝置區域 10:半導體晶圓基板 10a:矽鰭片 10b:溝槽 12:二氧化矽；氧化物 14:氮化矽；氮化物 16:氧化物層 18:多晶矽層 18a:浮動閘 20:氧化物層 22:氮化物層 24:氧化物 26:氧化物間隔件 30:氧化物 32:絕緣層 34:多晶矽層 35:氧化物層 36:硬遮罩層 38:氧化物間隔件 40:源極區 42:氧化物(隧道氧化物) 44:多晶矽層 44a:多晶矽抹除閘 44b:HV閘 46:氧化物 47:氧化物間隔件 49:氧化物層 50:虛擬多晶矽層 52:非晶形碳層 54:氧化物層 56:溝槽 58:氮化物間隔件 60:汲極區 62:源極區 64:汲極區 66:源極區 68:汲極區 70:氮化物層 72:氧化物層 74:氧化物層 76:高K材料 77:TiN層 78:鎢層 78a:金屬字線(選擇)閘 78b:金屬控制閘 78c:邏輯閘 79:底表面部分 80:氮化物層 82:氧化物層 84:傳導性接點 86:平面通道區 88:通道區 88a:頂表面部分 88b:側表面部分 90:平面通道區 100:記憶體胞元 102:邏輯裝置 104:高電壓裝置 R:凹陷量
圖1A至1R係顯示根據本實例在半導體基板上形成非揮發性記憶體胞元、HV裝置及邏輯裝置之步驟的橫截面透視圖。
圖2係半導體基板之記憶體胞元區域中之記憶體胞元、邏輯裝置區域中之邏輯裝置及HV裝置區域中之HV裝置的橫截面側視圖。
圖3係半導體基板之記憶體胞元區域中之記憶體胞元的橫截面側視圖。
圖4係半導體基板之邏輯裝置區域中之邏輯裝置的橫截面側視圖。
2:記憶體胞元區域
4:邏輯裝置區域
6:高電壓裝置區域
10:半導體晶圓基板
10a:矽鰭片
10b:溝槽
16:氧化物層
18:多晶矽層
30:氧化物
32:絕緣層
44b:HV閘
62:源極區
64:汲極區
74:氧化物層
76:高K材料
77:TiN層
78b:金屬控制閘
78c:邏輯閘
79:底表面部分
80:氮化物層
82:氧化物層
84:傳導性接點
88a:頂表面部分
88b:側表面部分
90:平面通道區
100:記憶體胞元
102:邏輯裝置
104:高電壓裝置

Claims (19)

  1. 一種形成裝置之方法，其包括： 提供具有第一、第二及第三區域的矽基板； 使該第一區域中該基板的上表面及該第三區域中該基板的上表面相對於該第二區域中該基板的上表面凹陷； 移除該第二區域中該基板的若干部分，以形成向上延伸的矽鰭片，該矽鰭片具有一對向上延伸並終止於頂表面的側表面； 於該第一區域中形成第一源極區及第一汲極區，其中該第一源極區及該第一汲極區界定於其間延伸之該基板的第一通道區； 在該矽鰭片中形成第二源極區及第二汲極區，以界定沿該矽鰭片之該頂表面及該對側表面於其間延伸之該基板的第二通道區； 於該第三區域中形成第三源極區及第三汲極區，其中該第三源極區及該第三汲極區界定於其間延伸之該基板的第三通道區； 使用第一多晶矽沉積形成設置於該基板之該第一通道區之第一部分上方並與其絕緣的浮動閘； 使用不同於該第一多晶矽沉積的第二多晶矽沉積形成設置於該第一源極區上方並與其絕緣的抹除閘及設置於該基板之該第三通道區上方並與其絕緣的裝置閘；及 使用金屬沉積形成設置於該第一通道區之第二部分上方並與其絕緣的字線閘、設置於該浮動閘上方並與其絕緣的控制閘、及設置於該基板的該第二通道區上方並與其絕緣的邏輯閘。
  2. 如請求項1之方法，其中，該控制閘具有垂直設置於該浮動閘上方的第一部分，及橫向毗鄰於該浮動閘設置的第二部分。
  3. 如請求項1之方法，其中，該控制閘係垂直設置於該浮動閘的頂表面上方並與其絕緣，且橫向毗鄰於該浮動閘的一對側表面設置並與其絕緣，使得該控制閘包裹於該浮動閘的該頂表面及該對側表面周圍。
  4. 如請求項1之方法，其中，該移除該基板的若干部分以形成該矽鰭片係於該凹陷之後進行。
  5. 如請求項4之方法，其中，於該凹陷之後及於該移除之前，該方法進一步包括： 於該等第一及第三區域中形成延伸至該基板中的溝槽； 於該等第一及第三區域中形成絕緣材料；及 將該絕緣材料的上表面平面化； 其中於該平面化後，該等溝槽係經該絕緣材料填充。
  6. 如請求項1之方法，其中，該移除該基板的若干部分以形成該矽鰭片係於形成該控制閘、該抹除閘、該裝置閘、該字線閘及該邏輯閘之前進行。
  7. 如請求項1之方法，其中，該移除該第二區域中該基板的若干部分以形成該矽鰭片包括： 於該第二區域上方形成一層第一材料； 於該第一材料中形成溝槽； 於該第一材料中沿該等溝槽的側壁形成第二材料的間隔件； 移除該第二材料；及 環繞該第一材料之間隔件對該基板進行蝕刻，以形成該矽的矽鰭片。
  8. 如請求項1之方法，其中，該邏輯閘係垂直設置於該矽鰭片的該頂表面上方並與其絕緣，且橫向毗鄰於該矽鰭片的該對側表面設置並與其絕緣，使得該邏輯閘包裹於該矽鰭片的該頂表面及該對側表面周圍。
  9. 如請求項1之方法，其中，該字線閘係至少藉由一層高K材料與該第一通道區的該第二部分絕緣，及該邏輯閘係至少藉由該層高K材料與該第二通道區絕緣，及該控制閘係至少藉由該層高K材料與該浮動閘絕緣。
  10. 如請求項9之方法，其中，該字線閘進一步藉由氧化物層與該第一通道區的該第二部分絕緣，並且該邏輯閘進一步藉由該氧化物層與該第二通道區絕緣。
  11. 如請求項9之方法，其中，該控制閘進一步藉由包括第一氧化物子層、氮化物子層及第二氧化物子層的絕緣層與該浮動閘絕緣。
  12. 如請求項1之方法，其中，該字線閘及該邏輯閘的該形成包括： 進行不同於該等第一及第二多晶矽沉積的第三多晶矽沉積，以形成位於該第一通道區之該第二部分上方並與其絕緣的第一多晶矽材料塊及位於該第二通道區上方並與其絕緣的第二多晶矽材料塊； 使用多晶矽蝕刻及該金屬沉積用第一金屬塊置換該第一多晶矽塊；及 使用該多晶矽蝕刻及該金屬沉積用第二金屬塊置換該第二多晶矽塊。
  13. 如請求項12之方法，其中， 該置換該第一多晶矽塊包括於該第一金屬塊下方形成一層高K材料；及 該置換該第二多晶矽塊包括於該第二金屬塊下方形成該層高K材料。
  14. 如請求項12之方法，其中，該控制閘的該形成包括： 進行不同於該等第一、第二及第三多晶矽沉積的第四多晶矽沉積，以形成設置於該浮動閘上方並與其絕緣的第三多晶矽塊；及 使用該多晶矽蝕刻及該金屬沉積用第三金屬塊置換該第三多晶矽塊。
  15. 如請求項14之方法，其中， 該置換該第三多晶矽塊包括在該第三金屬塊下方形成一層高K材料。
  16. 一種裝置，其包括： 具有第一、第二及第三區域的矽基板，其中； 該第一區域中的上表面係平面， 該第三區域中的上表面係平面， 該第二區域中的上表面包括向上延伸的矽鰭片，該矽鰭片包括一對向上延伸並且終止於頂表面的側表面，並且 該第一區域中的該上表面及該第三區域中的該上表面凹陷至低於該矽鰭片的該頂表面； 該第一區域中的記憶體胞元，其包括： 形成於該第一區域中的第一源極區及第一汲極區，與在其間延伸之該基板的第一通道區， 設置於該第一通道區之第一部分上方並與其絕緣之多晶矽的浮動閘， 設置於該第一通道區之第二部分上方並與其絕緣之金屬的字線閘， 垂直設置於該浮動閘之頂表面上方並與其絕緣之金屬的控制閘，該金屬的控制閘係橫向毗鄰於該浮動閘的一對側表面設置並與其絕緣，使得該金屬的控制閘包裹在該浮動閘的該頂表面及該對側表面周圍，及 設置於該第一源極區上方並與其絕緣之多晶矽的抹除閘； 該第三區域中的高電壓裝置，其包括： 形成於該第三區域中的第三源極區及第三汲極區，與在其間延伸之該基板的第三通道區，及 設置於該第三通道區上方並與其絕緣之多晶矽的裝置閘；及 該第二區域中的邏輯裝置，其包括： 形成於該矽鰭片中的第二源極區及第二汲極區，與沿該矽鰭片之該頂表面及該對側表面於其間延伸之該基板的第二通道區，及 垂直設置於該矽鰭片之該頂表面上方並與其絕緣之邏輯閘，該邏輯閘係橫向毗鄰於該矽鰭片的該對側表面設置並與其絕緣，使得該邏輯閘包裹在該矽鰭片的該頂表面及該對側表面周圍。
  17. 如請求項16之裝置，其中，該字線閘係至少藉由一層高K材料與該第一通道區的該第二部分絕緣，及該邏輯閘係至少藉由該層高K材料與該第二通道區絕緣，及該控制閘係至少藉由該層高K材料與該浮動閘絕緣。
  18. 如請求項17之裝置，其中，該字線閘進一步藉由氧化物層與該第一通道區的該第二部分絕緣，並且該邏輯閘進一步藉由該氧化物層與該第二通道區絕緣。
  19. 如請求項17之裝置，其中，該控制閘進一步藉由包括第一氧化物子層、氮化物子層及第二氧化物子層的絕緣層與該浮動閘絕緣。
TW112104492A 2022-03-08 2023-02-09 在基板上形成具有平面分離閘非揮發性記憶體胞元、平面hv裝置及finfet邏輯裝置之裝置的方法 TW202401775A (zh)

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