KR102380362B1 - 확장형 소스 라인 핀펫을 갖는 핀펫 기반 분리형 게이트 비휘발성 플래시 메모리, 및 제조 방법 - Google Patents

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조 펭
진호 김
쉬안 리우
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Abstract

메모리 셀은 복수의 상향 연장되는 핀들을 구비한 상부 표면을 갖는 반도체 기판 상에 형성된다. 제1 핀 및 제2 핀은 일 방향으로 연장되고, 제3 핀은 직교 방향으로 연장된다. 이격된 소스 영역 및 드레인 영역은 제1 핀 및 제2 핀 각각에 형성되어, 제1 핀 및 제2 핀 각각 내에 그들 사이에서 연장되는 채널 영역을 한정한다. 소스 영역은 제3 핀과 제1 핀 및 제2 핀 사이의 교차부들에 배치된다. 플로팅 게이트는 제1 핀과 제2 핀 사이에서 측방향으로 배치되고, 제3 핀에 측방향으로 인접하게 배치되고, 채널 영역들의 제1 부분들을 따라 연장된다. 워드 라인 게이트는 채널 영역들의 제2 부분들을 따라 연장된다. 제어 게이트가 플로팅 게이트 위에 배치된다. 소거 게이트가 소스 영역들 및 플로팅 게이트 위에 배치된다.

Description

확장형 소스 라인 핀펫을 갖는 핀펫 기반 분리형 게이트 비휘발성 플래시 메모리, 및 제조 방법
우선권 주장
본 출원은 2018년 12월 3일자로 출원되고 발명의 명칭이 "FINFET-Based Split Gate Non-volatile Flash Memory With Extended Source Line FINFET, and Method of Fabrication"인 미국 특허 출원 제16/208,288호에 대한 우선권을 주장한다.
기술분야
본 발명은 비휘발성 플래시 메모리 셀 어레이들에 관한 것이다.
비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, 분리형 게이트 메모리 셀이 미국 특허 제5,029,130호에 개시되어 있다. 이러한 메모리 셀은 소스 영역과 드레인 영역 사이에 연장되는 기판의 채널 영역 위에 배치되고 그의 전도율을 제어하는 제어 게이트 및 플로팅 게이트를 갖는다. (플로팅 게이트 상에 전자들을 주입함으로써) 메모리 셀을 프로그래밍하고, (플로팅 게이트로부터 전자들을 제거함으로써) 메모리 셀을 소거하고, (플로팅 게이트의 프로그래밍 상태를 결정하기 위해 플로팅 게이트 아래의 채널 영역의 전도율을 측정하거나 검출함으로써) 메모리 셀을 판독하기 위해 다양한 조합들의 전압들이 제어 게이트, 소스 및 드레인에 인가된다.
비휘발성 메모리 셀들 내의 게이트들의 구성 및 개수는 달라질 수 있다. 예를 들어, 미국 특허 제7,315,056호는 소스 영역 위에 프로그래밍/소거 게이트를 추가로 포함하는 메모리 셀을 개시한다. 미국 특허 제7,868,375호는 소스 영역 위에 소거 게이트를 그리고 플로팅 게이트 위에 커플링 게이트를 추가로 포함하는 메모리 셀을 개시한다. 또한, 미국 특허 제6,747,310호, 제7,868,375호, 제9,276,005호 및 제9,276,006호를 참조한다.
리소그래피 크기를 축소시켜서 채널 폭을 감소시키는 문제가 모든 반도체 디바이스들에 영향을 미치기 때문에, 핀펫(Fin-FET) 유형의 구조가 제안되어 있다. 핀펫 유형의 구조에서, 반도체 기판 재료의 핀(fin) 형상 부재가 소스 영역을 드레인 영역에 접속시킨다. 핀 형상 부재는 상단부 표면(top surface) 및 2개의 대향하는 측부 표면(side surface)들을 갖는다. 이어서, 소스 영역으로부터 드레인 영역으로의 전류가 상단부 표면뿐만 아니라 2개의 측부 표면들을 따라 흐를 수 있다. 이에 따라, 채널 영역을 2개의 측부 표면들로 "폴딩"하여, 그에 의해 채널 영역의 "풋프린트"를 감소시킴으로써, 더 많은 반도체 실면적(real estate)을 희생시키지 않고서 채널 영역의 표면 폭이 증가되며, 그에 의해 전류 흐름을 증가시킨다. 그러한 핀펫들을 사용한 비휘발성 메모리 셀들이 개시되어 있다. 종래 기술의 핀펫 비휘발성 메모리 구조들의 일부 예들은 미국 특허 제7,423,310호, 제7,410,913호, 제8,461,640호 및 제9,634,018호를 포함한다. 그러나, 이들 종래 기술의 핀펫 구조들은 플로팅 게이트를 스택 게이트 디바이스로서 사용하는 것, 또는 트랩핑 재료를 사용하는 것, 또는 전하들을 저장하기 위해 SRO(silicon rich oxide)를 사용하거나 나노결정 실리콘을 사용하는 것, 또는 2개 초과의 게이트들을 갖는 메모리 셀들에 대해 너무 단순하거나 문제가 되는 게이트들의 개수에 대해 너무 복잡한 다른 메모리 셀 구성들을 개시하였다.
메모리 셀들의 크기를 축소할 때 본 발명자들에 의해 많은 문제들이 발견되었다. 초박형 폴리실리콘 또는 비정질 실리콘 막 침착 및 도핑 기법들은 복잡하고, 구조적 불균일성들과 조합되는 불충분하고 불균일한 도핑으로 인해 종종 어려움을 겪는다. 초박형 폴리실리콘 플로팅 게이트들에서의 탄도 전자 전달(ballistic electron transport)은 프로그래밍 문제들(초박형 플로팅 게이트들에서 핫 전자(hot electron)들을 포획하기 어려움)로 이어진다. 플로팅 게이트의 상부 상에 제어 게이트를 통합하는 것은 두꺼운 폴리 스택을 야기하여 고급 CMOS 기술들(하이 K 금속 게이트 공정(process) 흐름들에 사용되는 CMP 평탄화 단계들 및 이어지는 고급 리소그래피 단계들)에 대해 심각한 공정 통합 문제들을 제기한다. 이웃하는 플로팅 게이트들 사이의 용량성 커플링은 수평 스케일링에 따라 급격히 증가된다. 이것은 강한 누화(cross-talk) 효과들을 야기하고(즉, 셀의 판독 전류는 이웃 셀들의 충전 상태에 의존하게 됨), 설계에 의한 복잡한 관리를 요구한다. 평면 플로팅 게이트 메모리 셀들의 스케일링은 트랜지스터들 폭 스케일링과 관련된 판독 전류들의 감소에 의해 제한된다. 더 낮은 판독 전류들은 액세스 시간들에 불이익을 주고, 고속 액세스 시간 사양들을 충족시키기 위해 복잡한 설계 기법들을 요구한다. 평면 플로팅 게이트 아키텍처는 고급 기술 노드들에서 플로팅 게이트 및 선택 트랜지스터들의 하위 임계 누설(sub-threshold leakage)의 효율적인 제어를 허용하지 않아서, 선택된 셀과 동일한 비트 라인을 공유하는 선택되지 않은 셀들로부터의 높은 백그라운드 누설(background leakage)을 야기한다.
전술된 문제들은 복수의 상향 연장되는 핀들이 있는 상부 표면을 갖는 반도체 기판 및 메모리 셀을 포함하는 메모리 디바이스에 의해 다루어진다. 핀들 각각은 서로 대향되고 상단부 표면에서 종단되는 제1 및 제2 측부 표면들을 포함한다. 복수의 핀들 중 제1 핀은 제1 방향으로 연장되는 길이를 갖는다. 복수의 핀들 중 제2 핀은 제1 방향으로 연장되는 길이를 갖는다. 복수의 핀들 중 제3 핀은 제1 방향에 수직인 제2 방향으로 연장되는 길이를 갖는다. 메모리 셀은, 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역 - 제1 핀의 제1 채널 영역은 제1 소스 영역과 제1 드레인 영역 사이에서 제1 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제1 소스 영역은 제1 핀 및 제3 핀의 교차부에 배치됨 -, 제2 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역 - 제2 핀의 제2 채널 영역은 제2 소스 영역과 제2 드레인 영역 사이에서 제2 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제2 소스 영역은 제2 핀 및 제3 핀의 교차부에 배치됨 -, 제1 핀과 제2 핀 사이에 측방향으로 배치되고 그들로부터 절연되고, 제3 핀에 측방향으로 인접하게 배치되고 그로부터 절연되는 플로팅 게이트 - 플로팅 게이트는 제1 채널 영역의 제1 부분 및 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -, 제1 채널 영역의 제2 부분 및 제2 채널 영역의 제2 부분을 따라 연장되고 그들로부터 절연되는 워드 라인 게이트, 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 포함한다.
추가적으로, 메모리 디바이스는 복수의 상향 연장되는 핀들이 있는 상단부 표면을 갖는 반도체 기판, 및 기판 상에 로우(row)들 및 컬럼(column)들로 배열되는 복수의 메모리 셀들을 포함한다. 핀들 각각은 서로 대향되고 상단부 표면에서 종단되는 제1 측부 표면 및 제2 측부 표면을 포함한다. 복수의 핀들 중 제1 핀들 각각은 컬럼 방향으로 연장되는 길이를 갖는다. 복수의 핀들 중 제2 핀들 각각은 컬럼 방향에 수직인 로우 방향으로 연장되는 길이를 갖는다. 메모리 셀들의 각각은, 제1 핀들 중 하나의 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역 - 하나의 제1 핀의 제1 채널 영역은 제1 소스 영역과 제1 드레인 영역 사이에서 하나의 제1 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제1 소스 영역은 하나의 제1 핀 및 제2 핀들 중 하나의 제2 핀의 교차부에 배치됨 -, 제1 핀들 중 다른 하나의 제1 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역 - 다른 하나의 제1 핀의 제2 채널 영역은 제2 소스 영역과 제2 드레인 영역 사이에서 다른 하나의 제1 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제2 소스 영역은 다른 하나의 제1 핀 및 하나의 제2 핀의 교차부에 배치됨 -, 하나의 제1 핀과 다른 하나의 제1 핀 사이에 측방향으로 배치되고 그들로부터 절연되며, 하나의 제2 핀에 측방향으로 인접하게 배치되고 그로부터 절연되는 플로팅 게이트 - 플로팅 게이트는 제1 채널 영역의 제1 부분 및 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -, 제1 채널 영역의 제2 부분 및 제2 채널 영역의 제2 부분을 따라 연장되고 그들로부터 절연되는 워드 라인 게이트, 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 포함한다.
메모리 디바이스를 형성하는 방법은 반도체 기판의 상부 표면에 복수의 상향 연장되는 핀들을 형성하는 단계, 및 메모리 셀을 형성하는 단계를 포함한다. 핀들 각각은 서로 대향되고 상단부 표면에서 종단되는 제1 측부 표면 및 제2 측부 표면을 포함한다. 복수의 핀들 중 제1 핀은 제1 방향으로 연장되는 길이를 갖는다. 복수의 핀들 중 제2 핀은 제1 방향으로 연장되는 길이를 갖는다. 복수의 핀들 중 제3 핀은 제1 방향에 수직인 제2 방향으로 연장되는 길이를 갖는다. 메모리 셀을 형성하는 단계는, 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역을 형성하는 단계 - 제1 핀의 제1 채널 영역은 제1 소스 영역과 제1 드레인 영역 사이에서 제1 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제1 소스 영역은 제1 핀 및 제3 핀의 교차부에 배치됨 -, 제2 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계 - 제2 핀의 제2 채널 영역은 제2 소스 영역과 제2 드레인 영역 사이에서 제2 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제2 소스 영역은 제2 핀 및 제3 핀의 교차부에 배치됨 -, 제1 핀과 제2 핀 사이에 측방향으로 있으면서 그들로부터 절연되고, 제3 핀에 측방향으로 인접하게 있으면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계 - 플로팅 게이트는 제1 채널 영역의 제1 부분 및 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -, 제1 채널 영역의 제2 부분 및 제2 채널 영역의 제2 부분을 따라 연장되고 그로부터 절연되는 워드 라인 게이트를 형성하는 단계, 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트를 형성하는 단계, 및 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 형성하는 단계를 포함한다.
메모리 디바이스를 형성하는 방법은 반도체 기판의 상부 표면에 복수의 상향 연장되는 핀들을 형성하는 단계, 및 기판 상에 로우들 및 컬럼들로 배열된 복수의 메모리 셀들을 형성하는 단계를 포함한다. 핀들 각각은 서로 대향되고 상단부 표면에서 종단되는 제1 측부 표면 및 제2 측부 표면을 포함한다. 복수의 핀들 중 제1 핀들 각각은 컬럼 방향으로 연장되는 길이를 갖는다. 복수의 핀들 중 제2 핀들 각각은 컬럼 방향에 수직인 로우 방향으로 연장되는 길이를 갖는다. 메모리 셀들의 각각은, 제1 핀들 중 하나의 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역을 형성하고 - 하나의 제1 핀의 제1 채널 영역은 제1 소스 영역과 제1 드레인 영역 사이에서 하나의 제1 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제1 소스 영역은 하나의 제1 핀 및 제2 핀들 중 하나의 제2 핀의 교차부에 배치됨 -, 제1 핀들 중 다른 하나의 제1 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역을 형성하고 - 다른 하나의 제1 핀의 제2 채널 영역은 제2 소스 영역과 제2 드레인 영역 사이에서 다른 하나의 제1 핀의 상단부 표면 및 대향하는 측부 표면들을 따라 연장되고, 제2 소스 영역은 다른 하나의 제1 핀 및 하나의 제2 핀의 교차부에 배치됨 -, 하나의 제1 핀과 다른 하나의 제1 핀 사이에 측방향으로 있으면서 그들로부터 절연되며, 하나의 제2 핀에 측방향으로 인접하게 있으면서 그로부터 절연되는 플로팅 게이트를 형성하고 - 플로팅 게이트는 제1 채널 영역의 제1 부분 및 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -, 제1 채널 영역의 제2 부분 및 제2 채널 영역의 제2 부분을 따라 연장되고 그들로부터 절연되는 워드 라인 게이트를 형성하고, 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트를 형성하고, 그리고 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 형성함으로써 형성된다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1c는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성함에 있어서의 단계들을 도시하는 측단면도들이다.
도 1d 내지 도 1x는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성함에 있어서의 단계들을 도시하는 단면사시도들이다.
도 2는 본 발명의 분리형 게이트 비휘발성 메모리 셀의 부분 사시도이다.
도 3은 본 발명의 분리형 게이트 비휘발성 메모리 셀의 평면도이다.
도 4는 본 발명의 메모리 셀의 어레이의 평면도이다.
도 5는 제어 게이트 및 소스 라인에 대한 접촉부(contact)들을 구현하는 스트랩 셀의 부분 사시도이다.
본 발명은, 기판의 임의의 주어진 단위 면적에 형성될 수 있는 메모리 셀들의 개수가 성능을 희생시키지 않고 증가될 수 있도록 크기가 축소될 수 있는 메모리 셀 설계(및 제조 방법)이다. 메모리 셀의 형성이 도 1a 내지 도 1x에 도시되어 있다. 반도체 기판(10) 내에 적절한 p 형 도핑 프로파일(10a)을 형성한 후에, 공정은 기판(10)의 표면 상에서 실리콘 이산화물(산화물) 층(12)의 성장으로 계속된다. 산화물 층(12) 상에 실리콘 질화물(질화물) 층(14)이 형성된다. 질화물 층(14) 상에 다른 산화물 층(16)이 형성되고, 산화물 층(16) 상에 다른 질화물 층(18)이 형성된다. 질화물 층(18) 상에 하드 마스크 재료(20)가 형성된다. 이들 층들은 도 1a에 도시되어 있다.
하드 마스크 재료(20) 상에 포토레지스트(22)가 형성된다. 이어서, 마스킹 단계에서 포토레지스트(22)가 패터닝되는데, 이는 포토레지스트의 부분들을 선택적으로 노출시키고, 포토레지스트의 부분들을 선택적으로 제거하여 하부 재료의 선택적 부분들(즉, 이러한 경우에 하부 하드 마스크 재료(20)의 스트립들)을 노출시키는 포토리소그래피 공정을 포함한다. 생성된 구조물이 도 1b에 도시되어 있다.
하드 마스크 재료(20)의 노출된 부분들을 제거하기 위해 에칭이 수행되어, 하드 마스크 재료의 스트립들을 남긴다. 포토레지스트 제거 후에, 산화물 침착에 이어서 이방성 산화물 에칭을 수행함으로써 하드 마스크 재료 스트립들(20)의 측부들을 따라 산화물 스페이서들(24)이 형성되는데, 이는 하드 마스크 스트립들(20)의 수직 측벽들 상에 스페이서들(24)을 남긴다. 포토레지스트가 구조물 위에 형성되고, 교번하는 스페이서들(24)(예컨대, 각각의 스트립(20)을 따른 오른쪽 스페이서)을 커버하는 포토레지스트의 스트립들을 남기도록 패터닝된다. 이어서, 산화물 에칭이 사용되어 포토레지스트에 의해 노출된 채로 남겨진 이들 산화물 스페이서들(24)을 제거한다. 포토레지스트 제거 후에, 하드 마스크 스트립들(20)을 제거하기 위한 에칭이 수행된다. 생성된 구조물이 도 1c에 도시되어 있다.
도 1d에 도시된 바와 같이, 포토레지스트(26)가 구조물 상에 형성되고 패터닝되어 포토레지스트(26)의 스트립들을 남기는데, 이들 각각은 산화물 스페이서(24)의 길이 방향에 직교하여 연장되는 길이를 갖는다. 이어서, 질화물 에칭이 수행되어 질화물 층(18)의 노출된 부분들을 제거한다(도 1e에 도시된 바와 같이(포토레지스트(26)가 제거된 후에), 산화물 스페이서들(24) 및 포토레지스트 스트립들(26)에 의해 보호된 질화물 층의 이들 부분들이 뒤에 남겨짐). 이어서, 일련의 에칭들이 수행된다. 구체적으로, 산화물 에칭이 사용되어 스페이서들(24) 및 산화물(16)의 노출된 부분들을 제거하여, 질화물 층(14)의 부분들을 노출시킨다. 질화물 에칭이 사용되어 질화물(18)의 나머지 부분들을 제거하고, 질화물 층(14)의 노출된 부분들을 제거하여, 산화물 층(12)의 부분들을 노출시킨다. 산화물 에칭이 사용되어 산화물 층(12)의 노출된 부분들을 제거하여, 기판(10)의 부분들을 노출시킨다. 이어서, 실리콘 에칭이 사용되어 트렌치들(28/29)의 쌍들을 기판(10)의 노출된 부분들 내로 에칭하는데, 이때 기판(10)의 박형 핀(30)이 트렌치들(28/29)의 인접한 쌍들 사이에 있다. 핀들(30)은 수직/컬럼 방향으로 길이방향으로 연장되고, 서로 평행하다. 트렌치들(28/29)은 수평/로우 방향으로 길이방향으로 연장되는 기판(10)의 박형 핀 구조물(32)에 의해 주기적으로 차단되어, 수직으로 연장되는 핀들(30)이 수평으로 연장되는 핀들(32)과 주기적으로 교차하게 한다. 생성된 구조물이 도 1f에 도시되어 있다. 하나의 핀(30)과 하나의 핀(32)만이 도면들에 도시되어 있지만, 교차하는 핀들(30, 32)의 그리드가 존재하고, 이때 핀들(30)은 컬럼 방향으로 길이방향으로 연장되고 핀들(32)은 로우 방향으로 길이방향으로 연장된다는 것을 인식해야 한다. 각각의 핀(30/32)은 서로 대향하고 (산화물(12)이 배치되는) 상단부 표면에서 종단되는 2개의 측벽들을 포함한다.
이때에 노출된 기판(예컨대, CMOS 베이스라인 및 하부 핀 분리)에 대해 주입이 수행될 수 있다. 도 1g에 도시된 바와 같이, 절연 재료(34)(예컨대, 산화물)가 구조물 위에 형성되고(산화물(34)로 트렌치들(28/29)을 충전하는 것을 포함함), 뒤이어, 산화물 평탄화가 이어져서 질화물(14)의 상단부들 위의 산화물을 제거한다. 도 1h에 도시된 바와 같이, 하드 마스크 절연 층(예컨대, 질화물)(36)이 구조물 상에 형성되고, 뒤이어, 마스킹 단계가 이어져서 핀(30)의 단지 하나의 측부 위로만(즉, 충전된 트렌치(28) 위이지만 충전된 트렌치(29) 위는 아님) 연장되는 포토레지스트(38)를 형성한다. 질화물 에칭이 사용되어 질화물(36)의 노출된 부분들을 제거하고, 뒤이어, 도 1i에 도시된 바와 같이(포토레지스트(38)가 제거된 후에), 핀(32)의 일 측부 상에서(즉, 트렌치(29) 내에서) 산화물(34)의 상부 부분을 제거하는 산화물 에칭이 이어진다. 이때에, 셀 주입이 수행될 수 있다.
트렌치(29) 내의 핀들(30, 32)의 노출된 측벽들을 따르는 것을 포함한, 구조물 위에 산화물 층(40)이 형성된다. 도 1j에 도시된 바와 같이, 폴리실리콘 침착, 도핑, 어닐링, 및 에치백이 수행되어 트렌치(29) 내에(핀(30)의 일 측부 및 핀(32)의 일 측부 상에, 여기서 2개의 핀들이 교차함) 폴리실리콘(폴리)(42)의 블록을 형성한다. 폴리 블록(42)은 핀(30) 및 핀(32) 둘 모두에 측방향으로 인접하고, 산화물 층(40)에 의해 그들로부터 절연된다. 핀들(30, 32)이 교차하는 곳에 가장 가까운 폴리 블록(42)의 일부분 위에 포토레지스트가 형성되고, 도 1k에 도시된 바와 같이(포토레지스트 제거 후에), 폴리 에칭이 사용되어 폴리 블록(42)의 다른 부분을 제거한다(즉, 폴리 블록(42)이 핀들(30/32)의 교차부에 바로 인접하는 트렌치(29)의 길이를 따라서만 부분적으로 연장되게 함). 도 1l에 도시된 바와 같이, 구조물 상에 산화물(44)이 침착되고, 이 다음에 CMP(chemical mechanical polish) 평탄화가 이어진다. 질화물 에칭이 사용되어 질화물(14)을 제거한다. (제거된 질화물(14)에 의해 남아 있는 공극(void)을 충전하기 위한) 산화물 침착 및 (폴리 블록(42)을 연마 정지부로서 사용하는) CMP 평탄화가 사용되어, 도 1m에 도시된 바와 같이, 산화물로 폴리 블록(42)을 측방향으로 둘러싼다.
절연 층(46)(바람직하게는, 산화물-질화물-산화물 서브층들을 포함하는 ONO)이 구조물 위에 형성된다. ONO 층(46) 상에 폴리실리콘 층(48)이 형성된다. 마스킹 단계가 사용되어, 핀(32) 위로 연장되는 스트립을 제외하고 폴리 층(48)을 포토레지스트로 커버한다. 이어서, 폴리 에칭이 사용되어, 도 1n에 도시된 바와 같이(포토레지스트 제거 후에), 핀(32) 위의 폴리 층(48)의 부분을 제거한다. 질화물의 층(46)을 에칭 정지부로서 사용하여, 산화물 침착 및 에칭에 의해 폴리 층(48)의 측부를 따라 산화물 스페이서(50)가 형성되고 핀(32)을 따라 연장된다. 스페이서(50)는 핀(30)을 보호하지만, 핀(32)을 커버하지는 않는다. 이어서, 도 1o에 도시된 바와 같이, 주입 및 어닐링이 수행되어 핀(32) 내에 소스 영역(52)을 형성한다.
산화물 에칭이 사용되어 스페이서(50)(이는 소스 영역(52)을 형성하기 위한 핀(32)의 주입 동안 핀(30)의 노출된 부분들에 대한 보호부로서 역할을 함)를 제거한다. 절연 층(46)의 노출된 부분(즉, 플로팅 게이트(42) 및 소스 라인(52)의 상단부 상의 노출된 영역들)은 등방성 에칭 단계들에 의해 제거된다. 마스킹 공정이 사용되어, 도 1p에 도시된 바와 같이, 핀(32) 위에, 폴리 층(48) 아래가 아닌 폴리 블록(42)의 부분 위에, 그리고 폴리 블록(42) 위에 있는 폴리 층(48)의 일부분 위에 포토레지스트(54)를 형성한다. 이어서, 에칭들이 사용되어 폴리 층(48)의 노출된 부분들을 제거하여(폴리 블록(48a)을 남김), ONO 층(46)의 노출된 부분들을 제거하고 트렌치들(28/29) 내의 산화물(44)의 상부 부분들을 제거한다. 이어서, 포토레지스트(54)가 제거된다. 생성된 구조물이 도 1q에 도시되어 있다.
산화물 층(56)이 구조물 위에 형성된다. 질화물 침착 및 에칭에 의해 폴리 블록(48a)의 측벽들을 따라 질화물 스페이서들이 형성된다. 도 1r에 도시된 바와 같이, 산화물 층(터널 산화물)(60)이 구조물 위에 형성되고, 뒤이어, 마스킹 단계가 이어져서 핀(32) 및 폴리 블록(48a) 위에 포토레지스트(62)를 형성한다. 산화물 에칭이 사용되어 구조물 및 핀(30)의 측부들 상의 노출된 산화물을 제거한다. 포토레지스트(62)가 제거된다. 산화물 층(64)이 구조물 위에 형성되고, 뒤이어, 두꺼운 폴리실리콘 층의 형성이 이어진다. 이어서, 도 1s에 도시된 바와 같이, 폴리실리콘의 두꺼운 층의 상부 부분들 및 폴리 블록(48a)의 상부 부분을 제거하고, 폴리 블록(48a)의 일 측부 상에(핀(32) 및 소스 영역(52) 위에) 폴리 블록(66)이 배치되게 하고 폴리 블록(48)의 다른 측부 상에 폴리 블록(68)이 배치되게 하여 (그리고 핀(30) 주위를 감싸서) 구조물이 평탄화된다. 이때에 주입 및 어닐링이 수행되어 폴리 블록들(48a, 66, 68)을 도핑할 수 있다.
하드마스크 층(70)(예컨대, 비정질 탄소)이 구조물 위에 형성되고, 산화물 층(72)이 층(70) 상에 형성된다. 이어서, 마스킹 공정이 수행되어, 폴리 블록(68)의 일부분(전부는 아님)을 제외한 구조물을 포토레지스트로 커버한다. 이어서, 에칭들이 사용되어 산화물 층(72), 비정질 탄소 층(70), 및 폴리 블록(68)의 노출된 부분들을 제거한다(폴리 블록들(42, 48a)에 가장 가까운 폴리 블록(68)의 부분을 그대로 남김). 에칭들에 의해 노출된 핀(30)의 부분 내로 n 형 드레인 확장 주입 및 어닐링이 수행된다. (포토레지스트 제거 후의) 생성된 구조물이 도 1t에 도시되어 있다. 침착 및 에칭 단계들에 의해 폴리 블록(68)의 노출된 측벽을 따라 질화물 또는 로우 K 재료 스페이서(74)가 형성된다. 산화물 에칭이 사용되어 질화물 스페이서(74) 상의 산화물을 제거하고, 이에 인접한 핀(30)의 부분을 노출시킨다. 핀(30)의 노출된 부분은 핀(30)의 확대된 드레인 영역(76)을 형성하기 위해 실리콘 탄소(SiC)의 에피택셜(epitaxial) 형성, 어닐링, 및 주입을 받는다. 이어서, 도 1u에 도시된 바와 같이, 에칭들이 사용되어 산화물 층(72) 및 비정질 탄소 층(70)을 제거한다.
질화물 층(78)이 구조물 위에 형성되고, 산화물의 층(80)이 질화물 층(78) 상에 형성된다. CMP가 수행되어, 질화물 층(78)의 평탄한 부분 상단부 상의 산화물(80)의 부분을 제거한다(즉, 질화물(78)을 CMP 정지부로서 사용하며, 여기서 산화물(80)이 드레인 영역(76) 위에 남아 있음). 마스킹 단계가 사용되어, 폴리 블록들(48a, 66) 위이지만 폴리 블록(68) 위는 아닌 질화물 층(78)의 부분들 상에 포토레지스트(82)를 형성한다. 질화물 에칭이 사용되어, 도 1v에 도시된 바와 같이, 질화물 층(78)의 노출된 부분을 제거하여, 폴리 블록(68)을 노출시킨다. 포토레지스트(82)가 제거된다. 이어서, 폴리 에칭이 사용되어, 폴리 블록(68)을 제거한다. 하이 K 유전체 재료(즉, HfO2, ZrO2, TiO2, Ta2O5와 같은 산화물, 또는 다른 적합한 재료들의 유전 상수보다 큰 유전 상수(K)를 가짐)의 절연 층(84)이 구조물 위에 형성되고, 뒤이어, 금속 층(이는 적합한 금속 게이트 스택을 포함할 수 있음)의 침착이 이어진다. 에칭들이 사용되어, 폴리 블록(42)에 측방향으로 인접한 금속 블록(86)(즉, 여기에 폴리 블록(68)이 그의 제거 전에 존재했었음)을 제외하고 금속 층 및 절연 층(84)의 부분들을 제거한다. 도 1w에 도시된 바와 같이, 금속 블록(86)은 절연 층(84)에 의해 그의 측부들 및 하단부에서 절연된다.
(금속 블록(86) 위를 포함하여) 구조물 상에 질화물(88)이 침착되며, 이 다음에 상단부 표면을 평탄화하기 위한 CMP가 이어진다. 이어서, 산화물(90)이 구조물 위에 침착된다. 마스킹 단계가 수행되어, 핀(30)의 드레인 영역(76) 위를 제외한 구조물 위에 포토레지스트를 형성한다. 이어서, 하나 이상의 에칭들이 수행되어, 드레인 영역(76)에 이르기까지 연장되고 이를 노출시키는 접촉 홀(contact hole)을 형성한다. 이어서, 접촉 홀은 전도성 재료로 충전되어(재료 침착, 및 뒤이은 CMP), 드레인 영역(76)에 전기적으로 접속되는 전도성 접촉부(92)를 형성한다. 접촉부(92)는 (예컨대, Ti 침착, TiN 침착, 실리사이드화 및 어닐링, W 침착, 및 CMP에 의해) Ti, TiN, 규화물 및/또는 텅스텐으로 형성될 수 있다. 접촉부 형성 후의 구조물이 도 1x에 도시되어 있다. 이러한 지점으로부터, 추가 프로세싱은 CMOS 베이스라인 공정 흐름을 따를 수 있어, 라우팅을 위한 다층 금속 상호 접속부들을 형성할 수 있다.
도 2는 핀들(30) 중 하나의 핀과 핀들(32) 중 하나의 핀의 교차부에 형성되는 메모리 셀(2)의 구조물의 부분 사시도이다. 메모리 셀(2)의 이러한 부분은 이격된 소스 영역(52) 및 드레인 영역(76)을 포함한다(핀(30)의 대향 측부 표면들 및 상단부 표면을 따라 그들 사이에서 연장되는 기판의 채널 영역(93)을 한정함). 메모리 셀(2)은 워드 라인 게이트(86), 플로팅 게이트(42), 제어 게이트(48a) 및 소거 게이트(66)를 추가로 포함한다. 워드 라인 게이트(86)는 핀(30)의 상단부 표면 및 대향하는 측부 표면들 둘 모두를 따라 연장되고 그들로부터 절연되며, 드레인 영역(76)에 인접하게 배치된다. 플로팅 게이트(42)는 핀(30)의 단지 하나의 측부 상에만 그리고 핀(32)의 단지 하나의 측부 상에만(핀들(30, 32)이 교차하는 곳에 인접함) 배치된다. 제어 게이트(48a)는 핀(30) 위에, 그리고 플로팅 게이트(42) 위에 배치된다. 소거 게이트(66)는 소스 영역(52) 위에(즉, 핀들(30, 32)의 교차부 위에) 그리고 플로팅 게이트(42)의 일부분 위에 배치되고, 향상된 소거 터널링 효율성을 위해 플로팅 게이트(42)의 상부 코너를 향하는 노치(notch)(66a)를 포함한다. 채널 영역(93)의 일 부분의 전도율은 그 둘레를 감싸는 워드 라인 게이트(86)에 의해 제어되고, 채널 영역의 다른 부분의 전도율은 그에 측방향으로 인접하게 배치되는 플로팅 게이트(42)에 의해 제어된다.
도 1x 및 도 2는 메모리 셀의 일부분만을 도시한다. 각각의 메모리 셀(2)은 2개의 핀들(30)의 일부분들을 포함하는데, 이는 그들 사이에 배치되는 공통 플로팅 게이트(42)를 공유한다. 이것은 도 3에 가장 잘 도시되어 있는데, 이는 메모리 셀(2)이 2개의 인접한 핀들(30)의 일부분들 위에 형성되는 것을 도시하는 평면도이다. 2개의 핀들(30)의 드레인 영역들(76)은 접촉부(92)에 의해 함께 전기적으로 접속된다. 핀들(30) 둘 모두에 대한 소스 영역들(52)은 핀(32)에 의해 함께 전기적으로 접속된다. 워드 라인 게이트(86)는 핀들(30) 둘 모두의 측부 표면들 및 상단부 표면 둘 모두를 따라 연장된다. 제어 게이트(48a)는 핀들(30) 및 플로팅 게이트(42) 둘 모두 위에 연장된다. 각각의 메모리 셀(2)은 병렬로 동작하는 2개의 채널 영역들(93)을 포함하고, 이들은 각각의 핀(30) 내에 하나씩 있다. 따라서, 예를 들어, 판독 동작 동안, 총 채널 영역 전류는 도 3의 우측 핀(30) 상의 채널 영역(93)에서의 전류에 도 3의 좌측 핀(30) 상의 채널 영역(93)에서의 전류를 더한 것일 것이다.
도 4는 메모리 셀들(2)의 어레이를 예시한다. 핀들(30)은 컬럼 방향으로 연장되고, 핀들(32)은 로우 방향으로 연장된다. 워드 라인 게이트들(86)은, 로우 방향으로 연장되고 메모리 셀들(2)의 로우에 대한 워드 라인 게이트(86)를 형성하는 연속 라인(워드 라인)으로서 형성된다. 유사하게, 제어 게이트들(48a)은, 로우 방향으로 연장되고 메모리 셀들(2)의 로우에 대한 제어 게이트들(48a)을 형성하는 연속 라인(제어 게이트 라인)으로서 형성된다. 제어 게이트 라인은 그에 전기적으로 접속되는 하나 이상의 제어 게이트 라인 접촉부들(94)을 포함할 수 있다. 핀(32)은 메모리 셀들(2)의 로우에 대한 소스 영역(52)의 적어도 일부분을 구성하는 연속 라인이다. 소거 게이트들(66)은 로우 방향으로 연장되는 불연속 라인들로서 형성된다(소거 게이트 라인들은 각각의 로우 내의 소거 게이트들 중 전부는 아니지만 일부에 전기적으로 접속됨). 소스 라인 접촉부들(96)은 소거 게이트들(66)에 의해 커버되지 않은 영역들에서 소스 라인 영역들(52)의 상단부에 형성된다(도 5의 스트랩 셀 참조). 소거 게이트들(66)은 제어 게이트 접촉부들(94)과 유사한 방식으로 형성되는 접촉부들(97)에 의해 접속된다. 불연속 소거 게이트 라인들은 1 미만의 로우 소거 입도(row erase granularity)를 허용한다(즉, 메모리 셀들의 전체가 아닌 로우가 별개로 소거될 수 있음). 워드 라인 접촉부들(98)은 워드 라인들(86)의 상단부에 형성된다. 동일한 컬럼을 공유하는 메모리 셀들의 드레인 접촉부들(92)은 제1 금속 상호접속 층에 형성된 비트 라인(92a)에 의해 전기적으로 접속된다. 도 5는 제어 게이트 접촉부(94) 및 소스 라인 접촉부(96)를 구현하는 스트랩 셀(3)의 사시도를 도시한다.
전술된 메모리 셀들을 형성하는 방법, 및 생성된 메모리 어레이는 콤팩트한 크기, 더 좋은 제조가능성 및 더 좋은 성능을 포함하는 많은 이점들을 제공한다. 이들 이점들은 다음의 특징들 중 하나 이상으로부터 달성된다. 각각의 메모리 셀(2)에 대한 채널 영역들(93)의 각각은 핀들(30) 중 하나의 핀의 대향하는 측부 표면들 및 상단부 표면을 따라 연장된다. 워드 라인 게이트(86)는 양 핀들(30) 주위를 감싸고, 더 좋은 채널 영역 제어를 위해 2개의 핀들(30) 각각의 측부 표면들 및 상단부 표면 둘 모두를 따라 연장된다. 메모리 셀들(2)의 로우에 대한 소스 영역들(52)은 핀들(30)과 교차하는 핀(32) 내의 연속적인 소스 라인으로서 형성된다. 이것은 셀들을 더 작은 크기로 축소하는 것을 가능하게 하는데, 그 이유는 이러한 구성이 메모리 셀들의 각각의 쌍에 대한 소스 라인 접촉부들을 형성할 필요성을 회피하기 때문이다. 대신에, 핀(32)을 따라 연장되는 연속적인 소스 라인은 (예컨대, 32개 또는 64개의 컬럼들마다) 주기적인 접촉부들(96)을 통해 스트랩에 전기적으로 접속될 수 있다. 컬럼마다에 대한 접촉부 대신에 32개 또는 64개의 컬럼들마다 접촉부를 가짐으로써, 메모리 셀들(2) 및 이에 따라 메모리 셀들(2)의 메모리 어레이의 크기가 상당히 감소될 수 있다. 소거 게이트(66)는 추가 메모리 셀 스케일링을 위해 소스 라인 위에(즉, 소스 영역(52) 위에) 배치된다.
플로팅 게이트(42)는, 핀(32) 내의 소스 라인에 대한 (고온 전자 주입 프로그래밍 동안의) 더 좋은 전압 커플링을 위해, 그리고 (판독 동안) 핀들(30) 내의 채널 영역들(93)의 더 좋은 제어를 위해 수평 연장 핀(32)과 교차하는 2개의 수직 연장 핀들(30)에 의해 형성된 코너들에 위치되는 박스형 형상을 갖는다. 본 발명자들은, 핀(32)과의 핀들(30)의 교차부들에 대한 플로팅 게이트(42)의 이러한 구성이 그의 제조 동안 플로팅 게이트(42)의 원하지 않는 코너 라운딩을 감소시키고, 이에 따라 메모리 셀 판독 및 프로그래밍 특성들 및 성능에서 원하지 않는 가변성을 감소시킨다는 것을 발견하였다. 동일한 산화물 층(40)이 사용되어 플로팅 게이트(42)를 핀들(30) 및 핀(32) 둘 모두로부터 절연시킬 수 있다(즉, 이러한 절연은 플로팅 게이트와 모두 3개의 핀들 사이에 균일한 두께를 가짐). 메모리 셀의 높이는 인접한 핀들(30)을 서로 절연시키는 격리 절연 재료(산화물) 내부에 플로팅 게이트(42)의 적어도 일부를 매립(embed)시킴으로써 감소된다. 워드 라인 게이트(86)를 형성하기 위해 금속 및 하이 K 유전체를 사용하는 것은 더 좋은 전도 및 성능을 제공하고, 따라서 워드 라인 게이트(86)의 크기가 축소되게 하여 더 짧은 채널 영역들(93)을 생성한다. 본 발명자들은, 워드 라인 게이트(86)의 이러한 구성이 동일한 컬럼을 공유하는 선택되지 않은 셀들로부터의 서브임계 누설 전류의 제어를 개선시키고, 고온 판독 성능을 개선시킨다는 것을 추가로 발견하였다. 침착된 폴리실리콘의 동일한 층으로부터 소거 게이트(66) 및 더미 폴리 블록(68)(이는 금속 블록(86)으로 대체됨)을 형성함으로써 제조가 단순화된다. 마지막으로, 기판(10)의 제곱단위 면적당 메모리 셀들의 밀도는 핀들(30) 내의 수직 방향으로의 채널 폭의 연장 및 핀(32) 내의 수직 방향으로의 소스 영역(52) 폭의 연장으로 인해 상당히 증가될 수 있다.
메모리 셀들(2)에 대한 예시적인 동작 전압들의 2개의 별개의, 비제한적인 세트들이 아래의 표 1 및 표 2에 제공된다.
[표 1]
Figure 112021050396550-pct00001
[표 2]
Figure 112021050396550-pct00002
프로그램 동작 동안, 드레인 영역들(76)로부터 소스 영역들(52)을 향해 채널 영역들(93)을 따라 이동하는 전자들이 가열되고, 그 중 일부가 고온 전자 주입에 의해 플로팅 게이트(42) 상으로 주입될 것이다. 소거 동작 동안, 플로팅 게이트(42) 상의 전자들은 파울러 노드하임 터널링(Fowler-Nordheim tunneling)에 의해 개재되는 절연부를 통해 소거 게이트(66)로 터널링할 것이다. 판독 동작 동안, 플로팅 게이트에서 전자들이 소거되는 경우, 전류가 소스 영역들(52)로부터 드레인 영역들(76)로 채널 영역들(93)을 따라 흐를 것이고, 이는 소거 상태로 감지된다. 플로팅 게이트가 전자들로 프로그래밍되는 경우, 전류가 소스 영역들(52)로부터 드레인 영역들(76)로 채널 영역들을 따라 거의 흐르지 않거나 전혀 흐르지 않을 것이고, 이는 프로그래밍 상태로 감지될 것이다.
본 발명은 본 명세서에 예시되고 전술된 실시예(들)로 제한되는 것이 아니라, 그에 의해 지지되는 임의의 청구항들의 범주에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급들은 임의의 청구항 또는 청구항 용어의 범주를 제한하는 것이 아니라, 대신에 단지 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 임의의 청구항들을 제한하는 것으로 간주되어서는 안된다. 예를 들어, 플로팅 게이트, 제어 게이트 및/또는 소거 게이트는 폴리실리콘 대신에 비정질 실리콘으로 형성될 수 있다. 또한, 모든 방법 단계들이 예시된 정확한 순서로 수행될 필요는 없다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (26)

  1. 메모리 디바이스로서,
    복수의 상향 연장되는 핀(fin)들을 갖는 상부 표면을 갖는 반도체 기판 - 상기 핀들 각각은 서로 대향하고 상단부 표면에서 종단되는 제1 측부 표면 및 제2 측부 표면을 포함하고;
    상기 복수의 핀들 중 제1 핀은 제1 방향으로 연장되는 길이를 갖고;
    상기 복수의 핀들 중 제2 핀은 상기 제1 방향으로 연장되는 길이를 갖고;
    상기 복수의 핀들 중 제3 핀은 상기 제1 방향에 수직인 제2 방향으로 연장되는 길이를 가짐 -; 및
    메모리 셀을 포함하고, 상기 메모리 셀은:
    상기 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역 - 상기 제1 핀의 제1 채널 영역은 상기 제1 소스 영역과 제1 드레인 영역 사이에서 상기 제1 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제1 소스 영역은 상기 제1 핀 및 제3 핀의 교차부에 배치됨 -,
    상기 제2 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역 - 상기 제2 핀의 제2 채널 영역은 상기 제2 소스 영역과 제2 드레인 영역 사이에서 상기 제2 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제2 소스 영역은 상기 제2 핀 및 제3 핀의 교차부에 배치됨 -,
    상기 제1 핀과 상기 제2 핀 사이에 측방향으로 배치되고 그들로부터 절연되고, 상기 제3 핀에 측방향으로 인접하게 배치되고 그로부터 절연되는 플로팅 게이트 - 상기 플로팅 게이트는 상기 제1 채널 영역의 제1 부분 및 상기 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -,
    상기 제1 채널 영역의 제2 부분 및 상기 제2 채널 영역의 제2 부분을 따라 연장되고 그들로부터 절연되는 워드 라인 게이트,
    상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및
    상기 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 워드 라인 게이트는 상기 제1 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되며, 상기 제2 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되는, 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 드레인 영역 및 제2 드레인 영역에 전기적으로 접속되는 전도성 접촉부(contact)를 추가로 포함하는, 메모리 디바이스.
  4. 제1항에 있어서, 상기 플로팅 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 제1 핀의 상기 제2 측부 표면으로부터 절연되고, 제2 두께를 갖는 제2 절연부에 의해 상기 제2 핀의 상기 제1 측부 표면으로부터 절연되고, 제3 두께를 갖는 제3 절연부에 의해 상기 제3 핀의 상기 제1 측부 표면으로부터 절연되고, 상기 제1 두께, 제2 두께 및 제3 두께는 서로 동일한, 메모리 디바이스.
  5. 제1항에 있어서, 상기 소거 게이트는 상기 플로팅 게이트의 상부 에지를 향하는 노치(notch)를 포함하는, 메모리 디바이스.
  6. 제1항에 있어서, 상기 워드 라인 게이트는 금속 재료로 형성되고, 하이 K 유전체 재료에 의해 상기 제1 채널 영역 및 제2 채널 영역으로부터 절연되는, 메모리 디바이스.
  7. 메모리 디바이스로서,
    복수의 상향 연장되는 핀들을 갖는 상부 표면을 갖는 반도체 기판 - 상기 핀들 각각은 서로 대향하고 상단부 표면에서 종단되는 제1 측부 표면 및 제2 측부 표면을 포함하고;
    상기 복수의 핀들 중 제1 핀들 각각은 컬럼 방향으로 연장되는 길이를 갖고;
    상기 복수의 핀들 중 제2 핀들 각각은 상기 컬럼 방향에 수직인 로우 방향으로 연장되는 길이를 가짐 -; 및
    상기 기판 상에 로우들 및 컬럼들로 배열되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들의 각각은:
    상기 제1 핀들 중 하나의 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역 - 상기 하나의 제1 핀의 제1 채널 영역은 상기 제1 소스 영역과 제1 드레인 영역 사이에서 상기 하나의 제1 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제1 소스 영역은 상기 하나의 제1 핀 및 상기 제2 핀들 중 하나의 제2 핀의 교차부에 배치됨 -,
    상기 제1 핀들 중 다른 하나의 제1 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역 - 상기 다른 하나의 제1 핀의 제2 채널 영역은 상기 제2 소스 영역과 제2 드레인 영역 사이에서 상기 다른 하나의 제1 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제2 소스 영역은 상기 다른 하나의 제1 핀 및 상기 하나의 제2 핀의 교차부에 배치됨 -,
    상기 하나의 제1 핀과 상기 다른 하나의 제1 핀 사이에 측방향으로 배치되고 그들로부터 절연되며, 상기 하나의 제2 핀에 측방향으로 인접하게 배치되고 그로부터 절연되는 플로팅 게이트 - 상기 플로팅 게이트는 상기 제1 채널 영역의 제1 부분 및 상기 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -,
    상기 제1 채널 영역의 제2 부분 및 상기 제2 채널 영역의 제2 부분을 따라 연장되고 그들로부터 절연되는 워드 라인 게이트,
    상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제어 게이트, 및
    상기 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 메모리 셀들 각각에 대해, 상기 워드 라인 게이트는 상기 하나의 제1 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되며, 상기 다른 하나의 제1 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되는, 메모리 디바이스.
  9. 제7항에 있어서, 각각의 메모리 셀은,
    상기 제1 드레인 영역 및 제2 드레인 영역에 전기적으로 접속되는 전도성 접촉부를 추가로 포함하는, 메모리 디바이스.
  10. 제7항에 있어서, 상기 메모리 셀들의 각각에 대해, 상기 플로팅 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 하나의 제1 핀의 상기 제2 측부 표면으로부터 절연되고, 제2 두께를 갖는 제2 절연부에 의해 상기 다른 하나의 핀의 상기 제1 측부 표면으로부터 절연되고, 제3 두께를 갖는 제3 절연부에 의해 상기 하나의 제2 핀의 상기 제1 측부 표면으로부터 절연되고, 상기 제1 두께, 제2 두께 및 제3 두께는 서로 동일한, 메모리 디바이스.
  11. 제7항에 있어서, 상기 메모리 셀들의 각각에 대해, 상기 소거 게이트는 상기 플로팅 게이트의 상부 에지를 향하는 노치를 포함하는, 메모리 디바이스.
  12. 제7항에 있어서, 상기 메모리 셀들의 각각에 대해, 상기 워드 라인 게이트는 금속 재료로 형성되고, 하이 K 유전체 재료에 의해 상기 제1 채널 영역 및 제2 채널 영역으로부터 절연되는, 메모리 디바이스.
  13. 제7항에 있어서,
    상기 메모리 셀들의 로우의 상기 워드 라인 게이트들에 각각 전기적으로 접속되는 복수의 워드 라인들;
    상기 메모리 셀들의 로우의 상기 제어 게이트들에 각각 전기적으로 접속되는 복수의 제어 게이트 라인들; 및
    상기 메모리 셀들의 로우의 상기 소거 게이트들의 전부가 아닌 일부에 각각 전기적으로 접속되는 복수의 소거 게이트 라인들을 추가로 포함하는, 메모리 디바이스.
  14. 메모리 디바이스를 형성하는 방법으로서,
    반도체 기판의 상부 표면에 복수의 상향 연장되는 핀들을 형성하는 단계 -
    상기 핀들 각각은 서로 대향되고 상단부 표면에서 종단되는 제1 측부 표면 및 제2 측부 표면을 포함하고,
    상기 복수의 핀들 중 제1 핀은 제1 방향으로 연장되는 길이를 갖고,
    상기 복수의 핀들 중 제2 핀은 상기 제1 방향으로 연장되는 길이를 갖고,
    상기 복수의 핀들 중 제3 핀은 상기 제1 방향에 수직인 제2 방향으로 연장되는 길이를 가짐 -; 및
    메모리 셀을 형성하는 단계를 포함하고, 상기 메모리 셀은,
    상기 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역을 형성하고 - 상기 제1 핀의 제1 채널 영역은 상기 제1 소스 영역과 제1 드레인 영역 사이에서 상기 제1 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제1 소스 영역은 상기 제1 핀 및 제3 핀의 교차부에 배치됨 -,
    상기 제2 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역을 형성하고 - 상기 제2 핀의 제2 채널 영역은 상기 제2 소스 영역과 제2 드레인 영역 사이에서 상기 제2 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제2 소스 영역은 상기 제2 핀 및 제3 핀의 교차부에 배치됨 -,
    상기 제1 핀과 상기 제2 핀 사이에 측방향으로 있으면서 그들로부터 절연되고, 상기 제3 핀에 측방향으로 인접하게 있으면서 그로부터 절연되는 플로팅 게이트를 형성하고 - 상기 플로팅 게이트는 상기 제1 채널 영역의 제1 부분 및 상기 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -,
    상기 제1 채널 영역의 제2 부분 및 상기 제2 채널 영역의 제2 부분을 따라 연장되고 그들로부터 절연되는 워드 라인 게이트를 형성하고,
    상기 플로팅 게이트 위에 있으면서 그로부터 절연되는 제어 게이트를 형성하고,
    상기 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 형성함으로써 형성되는, 방법.
  15. 제14항에 있어서, 상기 워드 라인 게이트는 상기 제1 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되며, 상기 제2 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되는, 방법.
  16. 제14항에 있어서,
    상기 제1 드레인 영역 및 제2 드레인 영역에 전기적으로 접속되는 전도성 접촉부를 형성하는 단계를 추가로 포함하는, 방법.
  17. 제14항에 있어서, 상기 플로팅 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 제1 핀의 상기 제2 측부 표면으로부터 절연되고, 제2 두께를 갖는 제2 절연부에 의해 상기 제2 핀의 상기 제1 측부 표면으로부터 절연되고, 제3 두께를 갖는 제3 절연부에 의해 상기 제3 핀의 상기 제1 측부 표면으로부터 절연되고, 상기 제1 두께, 제2 두께 및 제3 두께는 서로 동일한, 방법.
  18. 제14항에 있어서, 상기 소거 게이트를 형성하는 단계는 상기 플로팅 게이트의 상부 에지를 향하는 상기 소거 게이트 내의 노치를 형성하는 단계를 포함하는, 방법.
  19. 제14항에 있어서, 상기 워드 라인 게이트는 금속 재료로 형성되고, 하이 K 유전체 재료에 의해 상기 제1 채널 영역 및 제2 채널 영역으로부터 절연되는, 방법.
  20. 메모리 디바이스를 형성하는 방법으로서,
    반도체 기판의 상부 표면에 복수의 상향 연장되는 핀들을 형성하는 단계 -
    상기 핀들 각각은 서로 대향되고 상단부 표면에서 종단되는 제1 측부 표면 및 제2 측부 표면을 포함하고,
    상기 복수의 핀들 중 제1 핀들 각각은 컬럼 방향으로 연장되는 길이를 갖고;
    상기 복수의 핀들 중 제2 핀들 각각은 상기 컬럼 방향에 수직인 로우 방향으로 연장되는 길이를 가짐 -; 및
    상기 기판 상에 로우들 및 컬럼들로 배열되는 복수의 메모리 셀들을 형성하는 단계를 포함하고, 상기 메모리 셀들의 각각은:
    상기 제1 핀들 중 하나의 제1 핀 내의 이격된 제1 소스 영역 및 제1 드레인 영역을 형성하고 - 상기 하나의 제1 핀의 제1 채널 영역은 상기 제1 소스 영역과 제1 드레인 영역 사이에서 상기 하나의 제1 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제1 소스 영역은 상기 하나의 제1 핀 및 상기 제2 핀들 중 하나의 제2 핀의 교차부에 배치됨 -,
    상기 제1 핀들 중 다른 하나의 제1 핀 내의 이격된 제2 소스 영역 및 제2 드레인 영역을 형성하고 - 상기 다른 하나의 제1 핀의 제2 채널 영역은 상기 제2 소스 영역과 제2 드레인 영역 사이에서 상기 다른 하나의 제1 핀의 상기 상단부 표면 및 상기 대향하는 측부 표면들을 따라 연장되고, 상기 제2 소스 영역은 상기 다른 하나의 제1 핀 및 상기 하나의 제2 핀의 교차부에 배치됨 -,
    상기 하나의 제1 핀과 상기 다른 하나의 제1 핀 사이에 측방향으로 있으면서 그들로부터 절연되고, 상기 하나의 제2 핀에 측방향으로 인접하게 있으면서 그로부터 절연되는 플로팅 게이트를 형성하고 - 상기 플로팅 게이트는 상기 제1 채널 영역의 제1 부분 및 상기 제2 채널 영역의 제1 부분을 따라 연장되고 그들로부터 절연됨 -,
    상기 제1 채널 영역의 제2 부분 및 상기 제2 채널 영역의 제2 부분을 따라 연장되고 그들로부터 절연되는 워드 라인 게이트를 형성하고,
    상기 플로팅 게이트 위에 있으면서 그로부터 절연되는 제어 게이트를 형성하고,
    상기 제1 소스 영역 및 제2 소스 영역 위에 배치되고 그들로부터 절연되는 제1 부분, 및 상기 플로팅 게이트 위에 배치되고 그로부터 절연되는 제2 부분을 포함하는 소거 게이트를 형성함으로써 형성되는, 방법.
  21. 제20항에 있어서, 상기 메모리 셀들 각각에 대해, 상기 워드 라인 게이트는 상기 하나의 제1 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되며, 상기 다른 하나의 제1 핀의 상기 제1 측부 표면 및 제2 측부 표면 및 상기 상단부 표면을 따라 연장되고 그들로부터 절연되는, 방법.
  22. 제20항에 있어서, 상기 메모리 셀들 각각에 대해, 상기 방법은,
    상기 제1 드레인 영역 및 제2 드레인 영역에 전기적으로 접속되는 전도성 접촉부를 형성하는 단계를 추가로 포함하는, 방법.
  23. 제20항에 있어서, 상기 메모리 셀들의 각각에 대해, 상기 플로팅 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 하나의 제1 핀의 상기 제2 측부 표면으로부터 절연되고, 제2 두께를 갖는 제2 절연부에 의해 상기 다른 하나의 핀의 상기 제1 측부 표면으로부터 절연되고, 제3 두께를 갖는 제3 절연부에 의해 상기 하나의 제2 핀의 상기 제1 측부 표면으로부터 절연되고, 상기 제1 두께, 제2 두께 및 제3 두께는 서로 동일한, 방법.
  24. 제20항에 있어서, 상기 메모리 셀들의 각각에 대해, 상기 소거 게이트를 형성하는 단계는 상기 플로팅 게이트의 상부 에지를 향하는 상기 소거 게이트 내의 노치를 형성하는 단계를 포함하는, 방법.
  25. 제20항에 있어서, 상기 메모리 셀들의 각각에 대해, 상기 워드 라인 게이트는 금속 재료로 형성되고, 하이 K 유전체 재료에 의해 상기 제1 채널 영역 및 제2 채널 영역으로부터 절연되는, 방법.
  26. 제20항에 있어서,
    상기 메모리 셀들의 로우의 상기 워드 라인 게이트들에 각각 전기적으로 접속되는 복수의 워드 라인들을 형성하는 단계;
    상기 메모리 셀들의 로우의 상기 제어 게이트들에 각각 전기적으로 접속되는 복수의 제어 게이트 라인들을 형성하는 단계; 및
    상기 메모리 셀들의 로우의 상기 소거 게이트들의 전부가 아닌 일부에 각각 전기적으로 접속되는 복수의 소거 게이트 라인들을 형성하는 단계를 추가로 포함하는, 방법.
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