KR102002240B1 - 3d finfet 구조를 갖는 분리형 게이트 비휘발성 메모리 셀 및 이를 제조하는 방법 - Google Patents

3d finfet 구조를 갖는 분리형 게이트 비휘발성 메모리 셀 및 이를 제조하는 방법 Download PDF

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Abstract

상단 표면 및 2개의 측부 표면들을 갖는 핀 형상 상부 표면을 갖는 반도체 기판을 포함하는 비휘발성 메모리 셀이 개시된다. 소스 및 드레인 영역들이 핀 형상 상부 표면 부분에 형성되고, 그들 사이에는 채널 영역이 있다. 전도성 플로팅 게이트는 상단 표면의 제1 부분을 따라서 연장되는 제1 부분, 및 2개의 측부 표면들의 제1 부분들을 따라서 각각 연장되는 제2 및 제3 부분들을 포함한다. 전도성 제어 게이트는 상단 표면의 제2 부분을 따라서 연장되는 제1 부분, 2개의 측부 표면들의 제2 부분들을 따라서 각각 연장되는 제2 및 제3 부분들, 플로팅 게이트의 제1 부분의 적어도 일부분 위로 그리고 그 위에서 연장되는 제4 부분, 및 플로팅 게이트의 제2 및 제3 부분들의 적어도 일부분 외측으로 그리고 그 위에서 각각 연장되는 제5 및 제6 부분들을 포함한다.

Description

3D FINFET 구조를 갖는 분리형 게이트 비휘발성 메모리 셀 및 이를 제조하는 방법
관련 출원
본 출원은 2015년 3월 17일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/134,489호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 플래시 메모리 셀 어레이들에 관한 것이다.
현재, 분리형 게이트 타입 비휘발성 메모리 셀들이 알려져 있다. 미국 특허 제5,029,130호(모든 목적을 위해 참고로 포함됨)에는 그러한 분리형 게이트 메모리 셀이 기재되어 있다. 이러한 메모리 셀은 채널 영역의 제1 부분 위에 배치되어 그의 전도를 제어하는 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되어 그의 전도를 제어하는 워드 라인(제어) 게이트를 갖는다. 제어 게이트는 플로팅 게이트에 측방향으로 인접하게 배치되면서 채널 영역의 제2 부분 위에 배치되는 제1 부분을 갖고, 제어 게이트는 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 갖는다. 채널 영역이 반도체 기판의 평면형 표면을 따라서 형성되기 때문에, 디바이스 기하구조들이 더 작아짐에 따라, 채널 영역의 총 면적(예컨대, 폭)도 또한 더 작아진다. 이는 소스 영역과 드레인 영역 사이에서의 전류 흐름을 감소시켜서, 메모리 셀의 상태를 검출하기 위해 더 민감한 감지 증폭기들 등을 필요로 한다.
리소그래피 크기를 축소시킴에 따라 채널 폭을 감소시키는 문제가 모든 반도체 디바이스들에 영향을 미치기 때문에, Fin-FET 타입의 구조가 제안되었다. Fin-FET 타입의 구조에서는, 핀(fin) 형상 부재의 반도체 재료가 소스 영역을 드레인 영역에 접속시킨다. 핀 형상 부재는 상단 표면 및 2개의 측부 표면들을 갖는다. 이어서, 소스 영역으로부터 드레인 영역으로의 전류가 상단 표면뿐 아니라 2개의 측부 표면들을 따라 흐를 수 있다. 따라서, 채널 영역의 폭이 증가되어, 그에 의해 전류 흐름을 증가시킨다. 그러나, 채널 영역을 2개의 측부 표면들에 "폴딩"함으로써 더 큰 반도체 실제 면적(real estate)을 희생시키지 않고서 채널 영역의 폭이 증가되어, 그에 의해 채널 영역의 "풋프린트"를 감소시킨다. 그러한 Fin-FET들을 사용한 비휘발성 메모리 셀들이 개시되었다. 종래 기술의 Fin-FET 비휘발성 메모리 구조들의 일부 예들은 미국 특허 제7,423,310호, 제7,410,913호, 및 제8,461,640호를 포함한다. 그러나, 지금까지, 스택 게이트 디바이스로서 플로팅 게이트를 사용하거나, 또는 트래핑 재료를 사용하거나, 또는 전하들을 저장하기 위한 SRO(silicon rich oxide) 또는 나노결정 실리콘을 사용하거나, 또는 다른 더 복잡한 메모리 셀 구성들을 이용하는 이들 종래 기술의 Fin-FET 구조들이 개시되었다.
개선된 비휘발성 메모리 셀은, 상단 표면 및 2개의 측부 표면들을 갖는 핀 형상 상부 표면 부분을 갖는 제1 전도성 타입의 반도체 기판, 및 핀 형상 상부 표면 부분에서의 제1 전도성 타입과는 상이한 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 포함하는데, 채널 영역이 제1 영역과 제2 영역 사이에 연장된다. 채널 영역은 상단 표면의 제1 부분 및 2개의 측부 표면들의 제1 부분들을 포함하는 제1 부분을 갖고, 상단 표면의 제2 부분 및 2개의 측부 표면들의 제2 부분들을 포함하는 제2 부분을 갖는다. 전도성 플로팅 게이트는, 상단 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분, 2개의 측부 표면들 중 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 및 2개의 측부 표면들 중 다른 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분을 포함한다. 전도성 제어 게이트는, 상단 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분, 2개의 측부 표면들 중 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 2개의 측부 표면들 중 다른 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분, 플로팅 게이트의 제1 부분의 적어도 일부분 위로 그리고 그 위에서 연장되면서 그로부터 절연되는 제4 부분, 플로팅 게이트의 제2 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제5 부분, 및 플로팅 게이트의 제3 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제6 부분을 포함한다.
개선된 비휘발성 메모리 어레이는, 각각이 상단 표면 및 2개의 측부 표면들을 갖고 제1 방향으로 연장되는 복수의 평행한 핀 형상 상부 표면 부분들을 갖는 제1 전도성 타입의 반도체 기판; 및 핀 형상 상부 표면 부분들 중 각각의 하나에 형성되는 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀은, 하나의 핀 형상 상부 표면 부분에서의 제1 전도성 타입과는 상이한 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 포함하는데, 채널 영역이 제1 영역과 제2 영역 사이에 연장되고, 여기서 채널 영역은 상단 표면의 제1 부분 및 2개의 측부 표면들의 제1 부분들을 포함하는 제1 부분을 갖고, 상단 표면의 제2 부분 및 2개의 측부 표면들의 제2 부분들을 포함하는 제2 부분을 갖는다. 각각의 메모리 셀은 전도성 플로팅 및 제어 게이트들을 추가로 포함한다. 전도성 플로팅 게이트는, 상단 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분, 2개의 측부 표면들 중 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 및 2개의 측부 표면들 중 다른 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분을 포함한다. 전도성 제어 게이트는, 상단 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분, 2개의 측부 표면들 중 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 2개의 측부 표면들 중 다른 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분, 플로팅 게이트의 제1 부분의 적어도 일부분 위로 그리고 그 위에서 연장되면서 그로부터 절연되는 제4 부분, 플로팅 게이트의 제2 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제5 부분, 및 플로팅 게이트의 제3 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제6 부분을 포함한다. 복수의 제어 게이트 라인들 각각이 제1 방향에 직교하는 제2 방향으로 연장되고, 핀 형상 상부 표면 부분들 각각에 대해 제어 게이트들 중 하나에 전기적으로 접속된다.
비휘발성 메모리 셀을 형성하는 방법은, 제1 전도성 타입의 반도체 기판의 표면 내에 병렬 트렌치들의 쌍을 형성하여, 상단 표면과 2개의 측부 표면들을 갖는 핀 형상 상부 표면 부분을 트렌치들 사이에 생성하게 되는 단계, 상단 표면 및 2개의 측부 표면들을 따라서 절연 재료를 형성하는 단계, 핀 형상 상부 표면 부분에서의 제1 전도성 타입과는 상이한 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 형성하는데 이때 채널 영역이 제1 영역과 제2 영역 사이에 연장되는 단계(채널 영역은 상단 표면의 제1 부분 및 2개의 측부 표면들의 제1 부분들을 포함하는 제1 부분을 갖고, 상단 표면의 제2 부분 및 2개의 측부 표면들의 제2 부분들을 포함하는 제2 부분을 가짐), 전도성 플로팅 게이트를 형성하는 단계, 및 전도성 제어 게이트를 형성하는 단계를 포함한다. 전도성 플로팅 게이트는, 상단 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분, 2개의 측부 표면들 중 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 및 2개의 측부 표면들 중 다른 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분을 포함한다. 전도성 제어 게이트는, 상단 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분, 2개의 측부 표면들 중 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 2개의 측부 표면들 중 다른 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분, 플로팅 게이트의 제1 부분의 적어도 일부분 위로 그리고 그 위에서 연장되면서 그로부터 절연되는 제4 부분, 플로팅 게이트의 제2 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제5 부분, 및 플로팅 게이트의 제3 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제6 부분을 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1x는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 (WL(X) 방향을 따르는) 측단면도들이다.
도 2a 내지 도 2w는 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 (BL(Y) 방향을 따르는) 측단면도들이다.
도 3은 메모리 셀 어레이 레이아웃의 평면도이다.
도 4는 대안의 실시예에서의 메모리 셀 어레이 레이아웃의 평면도이다.
도 5a 내지 도 5h는 대안의 실시예에 따른, 본 발명의 분리형 게이트 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 (WL(X) 방향을 따르는) 측단면도들이다.
본 발명은 단지 2개의 게이트들, 즉 플로팅 게이트 및 제어 게이트만을 갖는 단순한 분리형 게이트 타입 메모리 셀에 대한 Fin-FET 구성으로, 여기서 제어 게이트는 플로팅 게이트에 측방향으로 인접한 제1 부분 및 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 갖는다. 그러한 분리형 게이트 메모리 셀을 제조하는 방법은 절연을 위한 실리콘 트렌치 에칭 및 부분 산화물 충전을 비롯한 많은 이점들, 및 플로팅 게이트와 같은 자가-정렬된 컴포넌트들을 제공한다.
도 1a 내지 도 1y 및 도 2a 내지 도 2x는 Fin-FET 분리형 게이트 메모리 셀 어레이를 형성하는 데 있어서의 공정 단계들을 도시한 측단면도들이다. 도 1a 내지 도 1x는 워드 라인(X) 방향의 단면을 도시하고, 도 2a 내지 도 2x는 비트 라인(Y) 방향의 단면을 도시한다. 공정은 실리콘 기판(10)의 표면 상에 실리콘 질화물("질화물")의 층(12)을 형성함으로써 시작된다. 폴리실리콘("폴리") 층(14)이 질화물 층(12) 상에 형성된다. 제2 질화물 층(16)이 폴리 층(14) 상에 형성된다. 생성된 구조물이 도 1a 및 도 2a에 도시되어 있다. 제2 질화물 층(16)은 포토리소그래피 및 에칭 공정을 이용하여 패턴화된다(즉, 포토레지스트가 증착되고, 선택적으로 노출 및 에칭되어, 질화물 층(16)의 일부분들을 노출된 상태로 남기는데, 이어서 그 부분들은 질화물 에칭을 이용하여 에칭된다). 질화물 에칭은, 도 1b 및 도 2b에 도시된 바와 같이, 질화물(16)의 한 쌍의 블록들을 제외한 전부를 제거한다.
실리콘 이산화물("산화물")의 층(18)이, 도 1c 및 도 2c에 도시된 바와 같이, 구조물 위에 형성된다. 이방성 산화물 에칭이 수행되어, 산화물을 BL 방향으로 낮추고 산화물의 스페이서(18)들을 질화물 블록들에 인접한 상태로 둔다(도 1d/도 2d). 이어서, 질화물 블록들(16)이 질화물 에칭으로 제거된다(도 1e/도 2e). 이어서, 폴리 에칭이 수행되어, (산화물 스페이서들 아래의 폴리 층 블록들(14)을 제외한) 폴리 층(14)의 노출된 부분들을 WL 방향으로 제거한다(도 1f/도 2f). 이어서, 산화물 층 및 스페이서들(18)이 산화물 에칭으로 제거된다(도 1g/도 2g). 질화물 에칭을 이용하여, (폴리 블록들(14) 아래의 질화물 층(12)의 블록들을 제외한) 질화물 층(12)을 WL 방향으로 제거한다(도 1h/도 2h). 이어서, 실리콘 에칭이 수행되는데, 이는 폴리 층(14)의 남은 부분들을 제거하고, 또한 트렌치들(20)을 실리콘 기판(10)의 노출된 부분 내에 WL 방향으로 형성한다(도 1i/도 2i). 이어서, 산화물(22)이 구조물 위에 증착되고, 뒤이어 질화물 층(12)을 에칭 정지부로서 사용하는 CMP(chemical mechanical polish)가 이어지는데, 이는 트렌치들을 산화물(22)로 충전한다(도 1j/도 2j). 이어서, 부분 산화물 에칭이 수행되어, 산화물(22)을 트렌치들 내에 리세스한다(도 1k/도 2k). 이어서, 질화물 에칭을 이용하여 질화물(12)을 제거한다(도 1l/도 2l).
이어서, 얇은 산화물 층(24)(FG OX)이 트렌치들(20) 내의 노출된 표면들을 포함하는 기판(10)의 노출된 표면들 상에 증착되거나 그 상에서 성장된다. 이어서, 폴리 층(26)(FG 폴리)이 산화물 층(24) 위에 형성된다(도 1m/도 2m). 이어서, 질화물 층(28)이 폴리 층 상에 증착되고(트렌치들(20)을 충전함), 이어서 평탄화 에칭을 이용하여 평탄화된다(도 1n/도 2n). 이어서, 포토레지스트(30)가 구조물 상에 증착되고 포토리소그래피 공정을 이용하여 선택적으로 에칭되어, 포토레지스트(30)의 스트립들(FGPR)을 WL 방향으로 연장되는 상태로 남긴다(질화물 층(28)의 부분들을 노출된 상태로 남긴다). 질화물 층(28)의 노출된 부분들은 질화물 에칭에 의해 제거된다(도 1o/도 2o). 이어서, 포토레지스트(30)가 제거된다. 산화 공정을 이용하여, 폴리 층(26)의 노출된 부분들을 산화시켜서, 산화된 폴리실리콘(32)(폴리 Ox)의 영역들을 생성한다(도 1p/도 2p). 이어서, 질화물(28)이 습식 질화물 에칭을 이용하여 제거된다(도 1q/도 2q). 이방성 폴리 에칭이 수행되어, 산화된 폴리(32) 아래에 있지 않은 폴리 층(26)의 그들 부분들을 제거한다(도 1r/도 2r).
워드 라인 VT 주입(예컨대, 블랭킷(blanket) 붕소 주입)이 (워드 라인(Vt)을 제어하기 위해) 폴리 층(26) 및 산화된 폴리(32)에 인접한 기판(10)의 표면 부분들 내로 수행된다. 산화물 층(34)(터널 Ox)이 산화된 폴리(32) 및 폴리 층(26)의 노출된 부분들 상에 (예컨대, HTO 증착에 의해) 형성된다(도 1s/도 2s). 이어서, 폴리 층(36)이 구조물 위에 형성된다(도 1t/도 2t). 이어서, 주입 공정(예컨대, N+ 주입)이 폴리 층(36)의 도핑을 위해 수행된다. 이어서, 포토레지스트(38)가 구조물 위에 증착되고, 그의 일부분들이 포토리소그래피 에칭 공정에 의해 선택적으로 제거되어, 폴리 층(36)의 부분들을 포토레지스트(38)에 의해 BL 방향으로 노출된 상태로 남긴다. 이어서, 폴리 에칭이 수행되어, 폴리 층(36)의 노출된 부분들을 제거한다(도 1u/도 2u). 포토레지스트(38)가 제거되고, 새로운 포토레지스트(40)가 구조물 위에 증착되고, 그의 일부분들이 포토리소그래피 에칭 공정에 의해 선택적으로 제거되어, 구조물의 부분들을 포토레지스트(40)에 의해 BL 방향으로 노출된 상태로 남긴다. 고전압 주입(HVII 주입)이 수행되어, FG 폴리(26)에 인접한 기판의 표면에 소스 라인 접합부(42)를 형성한다(도 1v/도 2v). 어닐링이 수행되어, 기판 내에의 소스 영역(SL)(42)의 형성을 완료한다. 유사한 주입/어닐링이 수행되어, 폴리 층(36)의 다른 측부 상의 기판에 드레인 영역(DR)(44)을 형성할 수 있다. 최종 구조물이 도 1w, 도 1x, 및 도 2w에 도시되어 있다. 이어서, 추가적인 프로세싱이 수행되어, 전기 콘택트들, 콘택트 라인들, 소스 확산 라인들 등을 형성하는데, 이들은 본 기술 분야에 주지되어 있다.
전술된 공정은 소스 영역(42)과 드레인 영역(44) 사이에서 연장되는 기판의 핀 형상 채널 영역(46)의 제1 부분의 상단 위에 그리고 그 제1 부분의 측부들을 따라 배치되는 플로팅 게이트(26)를 갖는 메모리 셀들을 형성한다(도 1w 및 도 2w 참조). 제2 폴리 층(36)은 기판의 핀 형상 채널 영역(46)의 제2 부분의 상단 위에 그리고 그 제2 부분의 측부들을 따라 배치되는 제1 부분(도 1x 및 도 2w 참조), 및 플로팅 게이트(26) 위로 그리고 그 위에서 연장되고 플로팅 게이트(26)의 측부들을 따라서 아래로 연장되는 제2 부분(도 1w 및 도 2w 참조)을 갖는 제어 게이트이다. 실리콘 트렌치들 내의 산화물(24, 34)은 실리콘 핀들로부터의 그리고 인접 메모리 셀들 사이의 절연을 제공한다. 이러한 셀 구성은, (1) 플로팅 게이트(26)에 인접한 제1 부분 및 플로팅 게이트(26) 위로 그리고 그 위에서 연장되는 제2 부분을 갖는 제어 게이트(36), (2) 핀 형상 채널 영역(46)의 제1 부분의 상단 표면과 그의 측부 표면들 간의 증강된 용량성 커플링을 위해 이들을 따라 연장되는 플로팅 게이트(26), (3) 핀 형상 채널 영역(46)의 제2 부분의 상단 표면 및 측부 표면들을 따라 연장되고, 이들 간의 용량성 커플링을 증강하고 더 작게 스케일링된 디바이스 컴포넌트들(즉, 기판 표면의 동일한 단위 면적 내의 더 많은 디바이스 컴포넌트들)로 전류 흐름을 최대화하는 제어 게이트(36)의 제1 부분, (4) 플로팅 게이트의 상단 부분 및 측부 부분들 간의 증강된 용량성 커플링을 위해 플로팅 게이트의 상단 부분 위로 그리고 그 위에서 연장되고 플로팅 게이트의 측부 부분들 외측으로 그리고 그 위에서 연장되는 제어 게이트(36)의 제2 부분, 및 (5) 플로팅 게이트의 상부 표면과 날카로운 에지 사이에서의 증강된 터널링을 위해 제어 게이트(36)와 대면하는 (플로팅 게이트 측벽에 대해) 날카로운 에지(26a)에 이르기까지 기울어져 올라가는 플로팅 게이트의 상부 표면을 조합한 분리형 게이트 메모리 셀을 제공한다. 이러한 구성은, 또한, 자가-정렬된 메모리 셀 컴포넌트들을 사용한 효율적인 형성 프로세싱을 허용한다.
도 3은 메모리 셀 어레이 레이아웃의 평면도를 도시한다. 기판 내의 확산 라인들은 소스 영역들(42)의 로우(row)들을 함께 접속시킨다. 플로팅 게이트들(26)은 도 2o의 포토레지스트(30)에 의해 X 방향으로 그리고 도 1f의 산화물 스페이서들(18)에 의해 Y 방향으로 모두가 자가-정렬된다. 비트 라인 콘택트들(48)은 드레인 영역들(44)에 접속되고, 금속 라인들(도시되지 않음)에 의해 Y 방향으로 함께 접속된다.
도 4는 메모리 셀 어레이 레이아웃의 대안의 실시예의 평면도를 도시하는데, 여기서 소스 영역들의 로우들은 기판에서의 확산의 라인들 대신, 소스 라인 콘택트들(36) 및 그들 콘택트들을 접속시키는 금속 소스 라인들(37)이 함께 X 방향으로 연장되는 것에 의해 함께 접속된다.
도 5a 내지 도 5h는 Fin-FET 분리형 게이트 메모리 셀 어레이를 형성하는 데 있어서의 대안의 실시예의 측단면도들이다. 이들 도면들은 도 1a 내지 도 1l 및 도 2a 내지 도 2l과 관련하여 전술된 프로세싱 단계들을 대체할 수 있는 프로세싱 단계들을 도시한다. 이러한 대안의 프로세싱은 스페이서들에 의해서가 아니라 직접적으로 리소그래피를 이용하여 반도체 핀들의 폭을 한정한다. 공정은 실리콘 기판(10) 상에 산화물의 층(52)을 형성함으로써 시작된다(도 5a). 질화물 층(54)이 산화물 층(52) 상에 형성된다(도 5b). 포토레지스트(56)가 구조물 상에 증착되고, 뒤이어 포토리소그래피 에칭이 이어져서 질화물 층(54)의 영역들을 노출된 상태로 남긴다(도 5c). 질화물 에칭이 질화물 층(54)의 노출된 부분들을 제거한다(도 5d). 포토레지스트(56)가 제거된다. 에칭을 이용하여, 산화물 층(52)의 노출된 부분들을 제거하여 하부의 기판을 노출시키고, 기판(10)의 노출된 부분들을 제거하여 트렌치들(58)을 기판(10)의 노출된 부분들 내에 형성한다(도 5e). 이어서, 산화물이 구조물 위에 증착되고, 뒤이어 질화물 층(54)을 에칭 정지부로서 사용하는 CMP가 이어지는데, 이는 트렌치들을 산화물(60)로 충전한다(도 5f). 이어서, 부분 산화물 에칭이 수행되어, 산화물(60)을 트렌치들 내에 리세스한다(도 5g). 이어서, 질화물 에칭을 이용하여 질화물(54)을 제거하고, 산화물 에칭을 이용하여 패드 산화물(52)을 제거한다(도 5h). 이어서, 도 1m 및 도 2m과 관련하여 기술된 것들로 시작되는 전술된 단계들을 이용하는 공정이 계속된다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 이에 의해 지지되는 임의의 청구항들의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 임의의 청구항들을 제한하는 것으로 간주되어서는 안 된다. 또한, 모든 방법 단계들이 예시된 정확한 순서로 수행될 필요가 있는 것은 아니다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (15)

  1. 비휘발성 메모리 셀로서,
    상단 표면 및 2개의 측부 표면들을 갖는 핀(fin) 형상 상부 표면 부분을 갖는 제1 전도성 타입의 반도체 기판;
    상기 핀 형상 상부 표면 부분에서의 상기 제1 전도성 타입과는 상이한 제2 전도성 타입의 이격된 제1 영역 및 제2 영역;
    전도성 플로팅 게이트; 및
    전도성 제어 게이트를 포함하고,
    채널 영역이 상기 제1 영역과 상기 제2 영역 사이에 연장되고,
    상기 채널 영역은 상기 상단 표면의 제1 부분 및 상기 2개의 측부 표면들의 제1 부분들을 포함하는 제1 부분을 갖고, 상기 상단 표면의 제2 부분 및 상기 2개의 측부 표면들의 제2 부분들을 포함하는 제2 부분을 가지고,
    상기 전도성 플로팅 게이트는,
    상기 상단 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분,
    상기 2개의 측부 표면들 중 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 및
    상기 2개의 측부 표면들 중 다른 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분을 포함하고,
    상기 전도성 제어 게이트는,
    상기 상단 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분,
    상기 2개의 측부 표면들 중 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분,
    상기 2개의 측부 표면들 중 다른 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분,
    상기 플로팅 게이트의 제1 부분의 적어도 일부분 위로 그리고 그 위에서 연장되면서 그로부터 절연되는 제4 부분,
    상기 플로팅 게이트의 제2 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제5 부분, 및
    상기 플로팅 게이트의 제3 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제6 부분을 포함하고,
    상기 플로팅 게이트는 상기 제어 게이트에 대면하면서 그로부터 절연된 날카로운 에지에서 종단되는 기울어진 상부 표면을 포함하는, 비휘발성 메모리 셀.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 채널 영역의 제1 부분은 상기 제1 영역에 인접하고, 상기 채널 영역의 제2 부분은 상기 제2 영역에 인접한, 비휘발성 메모리 셀.
  4. 청구항 3에 있어서,
    상기 플로팅 게이트는 상기 제1 영역 위에서 부분적으로 연장되는, 비휘발성 메모리 셀.
  5. 비휘발성 메모리 어레이로서,
    각각이 상단 표면 및 2개의 측부 표면들을 갖고 제1 방향으로 연장되는 복수의 평행한 핀 형상 상부 표면 부분들을 갖는 제1 전도성 타입의 반도체 기판;
    상기 핀 형상 상부 표면 부분들 중 각각의 하나에 형성되는 복수의 메모리 셀들; 및
    각각이 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 핀 형상 상부 표면 부분들 각각에 대해 전도성 제어 게이트들 중 하나에 전기적으로 접속되는 복수의 제어 게이트 라인들을 포함하고,
    각각의 메모리 셀은,
    상기 하나의 핀 형상 상부 표면 부분에서의 상기 제1 전도성 타입과는 상이한 제2 전도성 타입의 이격된 제1 영역 및 제2 영역;
    전도성 플로팅 게이트; 및
    상기 전도성 제어 게이트를 포함하고,
    채널 영역이 상기 제1 영역과 상기 제2 영역 사이에 연장되고,
    상기 채널 영역은 상기 상단 표면의 제1 부분 및 상기 2개의 측부 표면들의 제1 부분들을 포함하는 제1 부분을 갖고, 상기 상단 표면의 제2 부분 및 상기 2개의 측부 표면들의 제2 부분들을 포함하는 제2 부분을 갖고,
    상기 전도성 플로팅 게이트는
    상기 상단 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분,
    상기 2개의 측부 표면들 중 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 및
    상기 2개의 측부 표면들 중 다른 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분을 포함하고,
    상기 전도성 제어 게이트는,
    상기 상단 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분,
    상기 2개의 측부 표면들 중 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분,
    상기 2개의 측부 표면들 중 다른 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분,
    상기 플로팅 게이트의 제1 부분의 적어도 일부분 위로 그리고 그 위에서 연장되면서 그로부터 절연되는 제4 부분,
    상기 플로팅 게이트의 제2 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제5 부분, 및
    상기 플로팅 게이트의 제3 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제6 부분을 포함하고,
    상기 플로팅 게이트들 각각은 상기 제어 게이트들 중 하나에 대면하면서 그로부터 절연된 날카로운 에지에서 종단되는 기울어진 상부 표면을 포함하는, 비휘발성 메모리 어레이.
  6. 청구항 5에 있어서,
    상기 제2 방향으로 연장되는 상기 기판 내의 복수의 병렬 확산 라인들을 추가로 포함하고, 각각의 확산 라인은 상기 핀 형상 상부 표면 부분들 각각 내의 상기 제1 영역들 중 2개에 전기적으로 접속되는, 비휘발성 메모리 어레이.
  7. 청구항 5에 있어서,
    각각이 상기 제1 영역들 중 2개로부터 연장되고 그들에 전기적으로 접속되는 복수의 콘택트들; 및
    상기 제2 방향으로 연장되고 상기 핀 형상 상부 표면 부분들 각각에 대한 상기 복수의 콘택트들 중 하나에 전기적으로 접속되는 복수의 소스 라인들을 추가로 포함하는, 비휘발성 메모리 어레이.
  8. 삭제
  9. 청구항 5에 있어서,
    상기 채널 영역의 제1 부분들 각각은 상기 제1 영역들 중 하나에 인접하고, 상기 채널 영역의 제2 부분들 각각은 상기 제2 영역들 중 하나에 인접한, 비휘발성 메모리 어레이.
  10. 청구항 9에 있어서,
    상기 플로팅 게이트들 각각은 부분적으로 상기 제1 영역들 중 하나 위에 연장되는, 비휘발성 메모리 어레이.
  11. 비휘발성 메모리 셀을 형성하는 방법으로서,
    제1 전도성 타입의 반도체 기판의 표면 내에 병렬 트렌치들의 쌍을 형성하여, 상단 표면과 2개의 측부 표면들을 갖는 핀 형상 상부 표면 부분을 상기 트렌치들 사이에 생성하는 단계;
    상기 상단 표면 및 상기 2개의 측부 표면들을 따라서 절연 재료를 형성하는 단계;
    상기 핀 형상 상부 표면 부분에서의 상기 제1 전도성 타입과는 상이한 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 형성하는 단계;
    전도성 플로팅 게이트를 형성하는 단계;
    전도성 제어 게이트를 형성하는 단계; 및
    상기 플로팅 게이트의 상단 표면을 산화시켜서, 상기 플로팅 게이트의 상단 표면이 경사지게 되고 상기 제어 게이트에 대면하면서 그로부터 절연된 날카로운 에지에서 종단되도록 산화된 폴리실리콘을 형성하는 단계를 포함하고,
    채널 영역이 상기 제1 영역과 상기 제2 영역 사이에 연장되고,
    상기 채널 영역은 상기 상단 표면의 제1 부분 및 상기 2개의 측부 표면들의 제1 부분들을 포함하는 제1 부분을 갖고, 상기 상단 표면의 제2 부분 및 상기 2개의 측부 표면들의 제2 부분들을 포함하는 제2 부분을 가지고,
    상기 전도성 플로팅 게이트는,
    상기 상단 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분,
    상기 2개의 측부 표면들 중 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분, 및
    상기 2개의 측부 표면들 중 다른 하나의 측부 표면의 제1 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분을 포함하고,
    상기 전도성 제어 게이트는,
    상기 상단 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제1 부분,
    상기 2개의 측부 표면들 중 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제2 부분,
    상기 2개의 측부 표면들 중 다른 하나의 측부 표면의 제2 부분을 따라서 연장되면서 그로부터 절연되는 제3 부분,
    상기 플로팅 게이트의 제1 부분의 적어도 일부분 위로 그리고 그 위에서 연장되면서 그로부터 절연되는 제4 부분,
    상기 플로팅 게이트의 제2 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제5 부분, 및
    상기 플로팅 게이트의 제3 부분의 적어도 일부분 외측으로 그리고 그 위에서 연장되면서 그로부터 절연되는 제6 부분을 포함하는, 비휘발성 메모리 셀을 형성하는 방법.
  12. 청구항 11에 있어서,
    상기 트렌치들의 쌍을 형성하는 단계는,
    상기 기판의 표면 위에 재료의 블록을 형성하는 단계; 및
    상기 재료의 블록에 인접한 기판의 부분들을 에칭하여, 상기 재료의 블록 밑에 상기 핀 형상 상부 표면 부분을 남기는 단계를 포함하는, 비휘발성 메모리 셀을 형성하는 방법.
  13. 청구항 12에 있어서,
    상기 재료의 블록을 형성하는 단계는,
    상기 기판의 표면 상에 재료의 층을 형성하는 단계;
    상기 재료의 층 상에 재료의 제2 블록을 형성하는 단계;
    상기 재료의 층 상에 그리고 상기 재료의 제2 블록의 측부 표면을 따라서 재료의 스페이서를 형성하는 단계;
    상기 재료의 제2 블록을 제거하는 단계; 및
    상기 재료의 스페이서에 인접한 상기 재료의 층의 부분들을 에칭하여, 상기 재료의 스페이서 밑에 상기 재료의 블록을 남기는 단계를 포함하는, 비휘발성 메모리 셀을 형성하는 방법.
  14. 청구항 12에 있어서,
    상기 재료의 블록을 형성하는 단계는,
    상기 기판의 표면 상에 재료의 층을 형성하는 단계;
    상기 재료의 층 위에 포토레지스트를 형성하는 단계;
    포토리소그래피 노출 및 에칭을 수행하여 상기 포토레지스트의 부분들을 선택적으로 제거하여 상기 재료의 층 상에 포토레지스트의 블록을 남기는 단계; 및
    상기 포토레지스트의 블록에 인접한 상기 재료의 층의 부분들을 에칭하여, 상기 포토레지스트의 블록 밑에 상기 재료의 블록을 남기는 단계를 포함하는, 비휘발성 메모리 셀을 형성하는 방법.
  15. 삭제
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