KR100511032B1 - 플로팅 게이트의 형성 방법 및 이를 이용한 불휘발성메모리 장치의 제조 방법 - Google Patents

플로팅 게이트의 형성 방법 및 이를 이용한 불휘발성메모리 장치의 제조 방법 Download PDF

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Abstract

향상된 전자 방출 및 주입 효율을 가지면서도 간단하게 제조할 수 있는 플로팅 게이트의 형성 방법과 이를 이용한 불휘발성 메모리 장치의 제조 방법이 개시된다. 기판 상에 도전성 패턴을 형성하고, 도전성 패턴의 측벽에 제1 절연막을 형성하여 도전성 패턴의 에지에 제1 경사를 형성한 후, 도전성 패턴의 상면에 제2 절연막을 형성하여 도전성 패턴의 에지에 제2 경사를 형성함으로써, 도전성 패턴의 에지가 향상된 샤프니스를 가지게 할 수 있다. 전력 소모를 최소화하는 동시에 고속의 데이터 읽기 쓰기가 가능한 플로팅 게이트를 형성할 수 있으며, 로직 공정과 통합이 용이한 스플릿 게이트형 불휘발성 메모리 장치를 용이하게 제조할 수 있다.

Description

플로팅 게이트의 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조 방법{METHOD OF MANUFACTURING FLOATING GATE AND METHOD OF MANUFACTURING FLASH MEMORY DEVICE BY USING THE SAME}
본 발명은 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는, 간단하게 제조할 수 있으면서도 현저하게 향상된 전자 방출 및 주입 효율을 가지는 플로팅 게이트의 형성 방법 및 이를 이용한 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 대별될 수 있다. 휘발성 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 기억 내용을 잃어버리는 메모리 장치이고, 불휘발성 메모리 장치는 전원이 끊어져도 기억 내용을 간직하지만, 데이터의 입출력은 느린 메모리 장치이다. 최근에는 불휘발성 메모리 장치 중 EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리(flash memory)에 대한 수요가 늘고 있다.
통상적으로 플래쉬 메모리는 스택형(stacked type)과 스플릿 게이트형(split gate type)으로 구별할 수 있는 데, 스플릿 게이트형 플래쉬 메모리는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 분리된 구조를 갖는다. 플로팅 게이트는 외부와 전기적으로 완전히 절연되어 고립된 구조를 가지고 있으며, 이 플로팅 게이트로의 전자 주입(쓰기)과 방출(지우기)에 따라 메모리 셀(cell)의 전류가 변하는 성질을 이용하여 정보를 저장한다. 플로팅 게이트로의 전자 주입은 채널(channel)에서의 고온 전자(hot electron)를 이용한 CHEI(channel hot electron injection) 방식으로 이루어지며, 전자 방출은 플로팅 게이트와 컨트롤 게이트 사이의 절연막을 통한 F-N(Fowler-Nordheim) 터널링(tunnelling)이 이용된다. 또한, 전자 주입(program)과 방출(erase)에 관련된 전압 배분은 등가 캐패시터 모델(capacitor model)로 설명될 수 있다. 최근, 스플릿 게이트형 플래쉬 메모리 소자는 데이터 저장용 소자로 사용량이 증가하고 있는 추세에 있다.
상술한 스플릿 게이트형 플래쉬 메모리 장치에서, 플로팅 게이트에서 컨트롤 게이트로의 전자 이동이 용이할수록 플래쉬 메모리의 효율은 향상되며, 따라서 전자이동을 용이하게 할 수 있는 플로팅 게이트의 구조 연구 및 이러한 플로팅 게이트를 채용하면서도, 셀 크기나, 소모전력, 로직 소자와 통합성이 우수하고, 제조공정이 간단한 불휘발성 메모리 소자에 대한 연구가 진행되고 있다.
예를 들면, 미국등록특허 제5,029,130호에는 플로팅 게이트 상면을 산화시켜, 플로팅 게이트의 에지를 일정 경사를 가지도록 형성함으로써, 전자가 플로팅 게이트로부터 컨트롤 게이트로 용이하게 이동할 수 있는 플로팅 게이트의 형성 방법이 개시되어 있다.
그러나, 플로팅 게이트의 상면에만 경사를 형성함으로써, 플로팅 게이트의 에지가 충분하게 예리한 형상을 가지지 못하게 되고, 결국 플로팅 게이트에서 컨트롤 게이트로의 전자의 이동 속도가 향상되지 못하는 문제점이 있다.
한편, 한국공개특허 제2001-091532호에 개시된 스플릿 게이트형 플래쉬 메모리의 제조 방법에 따르면, 실리콘 기판 상에 게이트 산화물을 형성하고 폴리실리콘과 질화물을 순차적으로 증착한 다음, 사진 식각 공정으로 질화물을 선택적으로 에칭하여 질화물 마스크 패턴을 형성한 후, 노출된 폴리실리콘 상에 산화물을 형성하여 산화물 하부의 폴리실리콘만을 남기고 폴리실리콘과 질화물 마스크 패턴을 식각하여 제거한다. 이어서, 인터폴리 터널(interpoly tunnel) 절연막을 형성하여 산화물과 인터폴리 터널 절연막 및 게이트 절연막 상에 제어 게이트를 형성하는 기술이 개시되어 있다. 이러한 방법에 의하여, 스플릿 게이트형 플래쉬 메모리의 쓰기(program) 및 지우기(erase) 효율 및 그 반복특성이 개선되는 액티브 형상을 구현할 수 있다.
또한, 일본공개특허 평11-026616호에는 반도체 기판의 소자 영역 위로 부유 게이트용 절연막과 폴리실리콘막으로 형성된 부유 게이트 전극과 부유 게이트 전극 위로 설치된 층간 절연막과 부유 게이트 전극의 측면을 덮는 측벽 실리콘 산화막과 상기 층간 절연막과 측벽 실리콘 산화막에 의해 부유 게이트 전극으로부터 절연된 제어 게이트 전극이 설치된 스플릿 게이트형 플래쉬 메모리 셀에 있어서, 부유 게이트 전극 윗면의 폴리실리콘의 적어도 측면 근방 부분은 측면을 향해서 점차로 두꺼워지는 산화막으로 치환된 구조를 개시하고 있으며, 이러한 구조에 의하여 데이터 입출력 속도가 향상되고, 데이터의 저장능력이 향상될 수 있다.
그러나, 상기 기술들에 의하더라도 플로팅 게이트와 컨트롤 게이트 사이의 절연막 형성을 위한 별도의 공정이 요구되고, 게이트의 얼라인의 정확성을 용이하게 보장할 수 없어서 결과적으로 셀 크기가 커지고, 로직 공정과 통합이 곤란한 문제점이 여전히 남는다.
따라서, 본 발명의 제1 목적은 전자 방출 및 주입 효율을 현저히 향상시킬 수 있으면서도 간단하게 제조할 수 있는 플로팅 게이트의 형성 방법을 제공하는 것이다.
본 발명의 제2 목적은 상기 플로팅 게이트 형성 방법을 이용하여 플로팅 게이트 및 컨트롤 게이트 사이에 별도의 절연막을 형성하지 않고 게이트의 얼라인 문제를 해결할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 플로팅 게이트 형성 방법에 의하면, 기판 상에 도전성 패턴을 형성하고, 상기 도전성 패턴의 측벽에 제1 절연막을 형성하여 상기 도전성 패턴의 에지에 제1 경사를 형성한 후, 상기 도전성 패턴의 상부에 제2 절연막을 형성하여 상기 도전성 패턴의 에지에 제2 경사를 형성한다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법에 의하면, 기판 상에 제1 도전성 패턴을 포함하는 하부 구조물을 형성하고, 상기 제1 도전성 패턴의 측벽에 제1 절연막을 형성한다. 계속하여, 상기 제1 절연막 상에 컨트롤 게이트인 제2 도전성 패턴을 형성하고, 마지막으로 상기 제1 도전성 패턴 상에 제2 절연막을 형성한다.
또한, 상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 또 다른 실시예에 따르면, 반도체 기판 상에 제1 절연막 및 제1 도전층을 형성하고, 반도체 기판상의 제1 도전층을 제1 방향으로 일차 식각한 후, 상기 일차 식각된 제1 도전층에 제2 절연막을 형성한다. 이어서, 상기 제1 절연막 및 상기 일차 식각된 제1 도전층을 제2 방향으로 이차 식각하여 제1 도전성 패턴을 형성하고, 상기 제1 도전성 패턴의 측벽을 산화시켜 제1 산화막을 형성한 후, 상기 제1 도전성 패턴 및 제2 절연막을 포함하는 반도체 기판 상에 제2 도전층을 형성한다. 계속하여, 상기 제2 도전층을 식각하여 제2 도전성 패턴을 형성하고, 상기 제1 도전성 패턴에 인접하는 상기 반도체 기판에 소스 영역을 형성하고, 상기 제2 절연막을 식각한 후, 상기 제1 도전성 패턴의 상면을 산화시켜 제2 산화막을 형성한다. 다음에, 상기 제2 도전성 패턴에 인접하는 상기 반도체 기판 상에 드레인 영역을 형성한다.
본 발명에 의하면, 전자 방출 및 주입 효율이 현저하게 향상된 플로팅 게이트를 간단한 공정을 통하여 제조할 수 있다. 또한, 플로팅 게이트와 컨트롤 게이트의 얼라인 문제를 해결할 수 있고, 스택형 플래쉬 메모리 장치의 과소거(overerase) 문제, 전력 과다 소모 문제 및 2-Tr.형 플래쉬 메모리 장치의 셀 크기 증가 문제를 동시에 해결할 수 있는 스플릿 게이트형 플래쉬 메모리를 제조할 수 있다. 또한, 전력 소모를 최소화하는 동시에 고속의 데이터 읽기 쓰기가 가능하며, 로직 공정과 통합이 용이한 스플릿 게이트형 메모리 장치를 용이하게 제조할 수 있다. 그 결과, 반도체 장치의 신뢰성을 향상시킬 수 있으며, 전체적인 반도체 제조공정에 소요되는 시간을 단축할 수 있을 뿐만 아니라 반도체 장치의 제조 원가를 절감할 수 있다.
이하, 본 발명의 바람직한 실시예들에 따른 플로팅 게이트의 형성 방법 및 이를 이용한 불활성 메모리 장치의 제조 방법을 첨부하는 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 의한 플로팅 게이트 형성 방법을 설명하기 위한 순서도를 도시한 것이다.
도 1을 참조하면, 본 실시예에 따른 플로팅 게이트의 형성 방법에 있어서, 우선 반도체 기판 상에 아몰퍼스 실리콘, 폴리실리콘 또는 도핑된 폴리실리콘과 같이 실리콘을 포함하는 도전층을 형성한 다음, 상기 도전층을 사진 식각 공정으로 식각하여 상기 반도체 기판 상에 도전성 패턴을 형성한다(S11). 이 경우, 상기 도전성 패턴은 구리, 텅스텐, 알루미늄 또는 티타늄 등의 금속을 포함할 수도 있다.
이어서, 상기 도전성 패턴의 측벽에 제1 절연막을 형성하여 상기 도전성 패턴의 에지가 제1 경사의 형성에 따른 제1 샤프니스(sharpness)를 가지게 한다(S12). 이 때, 제1 절연막을 실리콘 또는 금속을 포함하는 상기 도전성 패턴을 산화시켜 수득된다.
계속하여, 상기 도전성 패턴의 상부에 제2 절연막을 형성하여, 상기 제1 경사로 인하여 제1 샤프니스를 갖는 상기 도전성 패턴의 에지에 제2 경사를 형성한다(S13). 이에 따라, 상기 도전성 패턴의 에지가 제1 샤프니스 보다 향상된 제2 샤프니스를 가지게 된다. 전술한 바와 같이, 상기 제2 절연막도 상기 실리콘 또는 금속을 포함하는 도전성 패턴을 산화시킴으로써 형성된다.
이하, 본 실시예에 따른 플로팅 게이트의 형성 방법을 보다 상세하게 설명한다.
도 2a 내지 2c는 도 1의 플로팅 게이트 형성 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2a를 참조하면, 본 실시예에 있어서, 먼저 반도체 기판(10) 상에 폴리실리콘, 도핑된 폴리실리콘 또는 폴리사이드나 구리, 텅스텐, 알루미늄 또는 티타늄 등의 금속으로 이루어진 도전막(도시되지 않음)을 형성한 후, 상기 도전막을 사진 식각 공정으로 패터닝하여 반도체 기판(10) 상에 도전성 패턴(20)을 형성한다.
본 발명에 있어서, 도전성 패턴은(20)은 반도체 장치의 전극, 플러그, 비트 라인 내지 워드 라인 등과 같은 배선 라인으로 패터닝되는 하부 구조물들을 총칭하지만, 특히 플래쉬 메모리 소자의 제조에 사용되는 플로팅 게이트인 경우가 바람직하며, 도전성 패턴(20)이 플래쉬 메모리 소자를 제조하기 위한 플로팅 게이트인 경우, 아몰퍼스 실리콘 내지 폴리실리콘이나 도핑된 폴리실리콘, 또는 폴리사이드를 사용하여, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD)공정으로 형성한다. 상기 도전성 패턴(20)이 폴리실리콘 또는 아몰퍼스 실리콘을 사용하여 형성된 경우에는, PCl3 확산 공정, 이온 주입 공정, 또는 인-시튜 도핑 공정 등을 이용하여 도전성 패턴(20)을 불순물로 도핑시킬 수 있다.
또한, 반도체 기판(10) 상에 산화막이나 질화막 등과 같은 절연막(도시되지 않음)을 먼저 형성한 다음, 상기 절연막 상에 도전성 패턴을(20)을 형성할 수 있다. 이 때, 증착되는 도전체의 종류에 따라 화학 기상 증착 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 또는 스퍼터링 공정 등을 이용하여 도전막을 형성한 후 이를 패터닝하여 도전성 패턴(20)을 형성한다.
도 2b를 참조하면, 도전성 패턴(20)의 측벽에 제1 절연막(22)을 형성한다. 이에 따라 도전성 패턴(20)의 에지(23)에는 제1 경사(θ1)가 형성된다. 즉, 도전성 패턴(20)의 측벽에 제1 절연막(22)이 형성됨에 따라 도전성 패턴(20)의 에지(23)가 제1 경사(θ1)로 인한 제1 샤프니스(sharpness)를 가지게 된다. 이 경우, 제1 절연막(22)은 도전성 패턴(20)의 측벽을 산화시킴으로써 형성되는 산화막으로 이루어진다. 제1 절연막(22)이 도전성 패턴(20)에 대하여 제1 경사(θ1)에 상응하는 각도를 가지고 도전성 패턴(20)의 내측으로 약간 라운드진 형태로 형성된다.
본 실시예에 따르면, 도전성 패턴(20)의 측벽 상에 화학 기상 증착 공정이나 물리 기상 증착 공정 등과 같은 복잡한 추가적인 공정으로 별도의 산화막으로 형성하는 것이 아니라 열 산화법 또는 실리콘 부분 산화법 등을 이용하며 간단하게 도전성 패턴(20)의 측벽만을 산화시켜 도전성 패턴(20)의 측벽 상에 그 단부가 라운드진 형태의 제1 절연막(22)을 형성한다. 이 때, 도전성 패턴(20)의 측벽만을 산화시키기 위하여, 상기 도전성 패턴(20)을 형성한 후, 도전성 패턴(20)의 측벽을 제조한 상면에 산화 저지막으로 기능하는 질화막을 형성한 후 도전성 패턴(20)의 측벽을 산화시키는 것이 바람직하다.
본 실시예에 따르면, 도전성 패턴(20)의 측벽을 산화시켜 제1 절연막(22)을 형성함으로써, 플로팅 게이트와 컨트롤 게이트 사이에 제2 절연막(22)을 형성할 수 있으며, 동시에 플로팅 게이트인 도전성 패턴(20)에 제1 샤프니스를 갖는 뾰족한 에지(23)를 형성할 수 있다.
도 2c를 참조하면, 측벽에 제1 경사(θ1)가 형성된 도전성 패턴(20) 상에 제2 절연막(26)을 형성하여, 상기 제1 경사(θ1)로 인하여 제1 샤프니스를 갖는 도전성 패턴(20)의 에지(23)에 제2 경사(θ2)를 형성한다. 이에 따라, 도전성 패턴(20)의 에지(27)가 제2 경사(θ2)에 따른 제2 샤프니스를 가지게 된다. 즉, 도전성 패턴(20)의 에지(27)는 일차로 제1 경사(θ1)에 의하여 제1 샤프니스를 갖는 상태에서 제2 경사(θ2)에 의한 제2 샤프니스를 가지기 때문에 보다 더 예리한 샤프니스를 가진다.
전술한 바와 같이, 제2 절연막(26)은 도전성 패턴(20)의 상면을 산화시켜 형성되는 산화막이며, 제2 절연막(26)은 도전성 패턴(20)에 대하여 제2 경사(θ2)에 상응하는 각도를 가지고 도전성 패턴(20)의 내측으로 라운드진 형태로 형성된다.
본 실시예에 있어서, 화학 기상 증착 공정과 같은 추가적인 복잡한 공정으로 산화막으로 형성하는 것이 아니라 열 산화법이나 실리콘 부분 산화법 등을 이용하며 간단하게 도전성 패턴(20)의 상면만을 산화시켜 제2 절연막(26)을 형성한다.
상술한 바와 같이, 본 발명에서는 도전성 패턴(20)의 측벽 및 상면을 모두 산화시킴으로서 종래 도전성 패턴의 상면만을 산화시킨 경우보다 훨씬 뾰족한 에지(27)를 가지는 플로팅 게이트를 형성할 수 있다. 이러한 구조의 에지(27)를 갖는 플로팅 게이트를 적용할 경우, 플로팅 게이트로부터 컨트롤 게이트로의 전자 이동이 원활해질 수 있기 때문에 플래쉬 메모리의 성능을 현저하게 향상시킬 수 있다.
본 실시예에서는 도전성 패턴의 측벽을 먼저 산화시키는 공정을 예로 들어 설명하였지만, 이와는 달리 도전성 패턴의 상면을 먼저 산화시키더라도, 원활한 전자 이동에 기여할 수 있는 뾰족한 에지를 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치의 평면도를 도시한 것이다.
도 3을 참조하면, 본 실시예에 따른 불휘발성 메모리 장치는, 중앙의 절연부를 중심으로 양측에 플로팅 게이트(220) 및 컨트롤 게이트(320)가 위치하는 활성 영역을 포함한다. 이하에서는, 설명의 편의를 위하여 컨트롤 게이트를 가로지르는 A-A' 방향을 제1 방향이라 하고, 활성 영역 및 절연부를 통과하는 B-B' 방향을 제 2방향이라 한다.
도 4는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도를 도시한 것이다.
도 4를 참조하면, 먼저 반도체 기판 상에 제1 도전성 패턴을 포함하는 하부구조물을 형성하고(S21), 상기 제1 도전성 패턴의 측벽에 제1 절연막을 형성한다(S22). 이어서, 상기 제1 절연막 상에 컨트롤 게이트인 제2 도전성 패턴을 형성하고(S23), 상기 제1 도전성 패턴 상에 제2 절연막을 형성하여(S24) 불휘발성 메모리 장치를 제조한다.
이하, 본 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 보다 상세하게 설명한다.
도 5a 내지 5d는 도 4의 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 구체적으로는 도 3의 제2 방향(B-B' 방향)의 단면도 중 활성영역만 도시한 것이다.
도 3 및 도 5a를 참조하면, 먼저 반도체 기판(30) 상에 플로팅 게이트를 포함하는 하부 구조물(40)을 형성한다.
상기 하부 구조물(40)은 플로팅 게이트인 실리콘을 포함하는 제1 도전성 패턴(50)을 포함한다. 이 때, 반도체 기판(30) 및 제1 도전성 패턴(50)의 사이에는 산화물 또는 질화물로 이루어진 하부 절연막 패턴(45)이 형성될 수 있다. 하부 절연막 패턴(45)은 화학 기상 증착 공정, 물리 기상 증착공정 또는 스퍼터링 공정 등을 이용하여 형성한다.
상기 제1 도전성 패턴(50)은 아몰퍼스 실리콘, 폴리실리콘, 도핑된 폴리실리콘, 또는 폴리사이드 등으로 이루어지며, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD)으로 형성된다. 한편, 하부 절연막(45)은 산화물, 질화물, 또는 산질화물(oxynitride)로 구성된다. 상기 제1 도전성 패턴(50)은 반도체 기판(30) 상에 형성된 제1 도전층을 제1 방향으로 일차 식각하고, 상기 일차 식각된 제1 도전층을 제2 방향으로 이차 식각하여 형성된다. 이러한 도전성 패턴(50)의 형성 방법을 보다 구체적으로 설명하면 다음과 같다.
먼저, 반도체 기판(30) 상에 제1 도전층을 형성하고, 능동 소자 영역을 한정하기 위하여 제1 도전층 상에 산화막(도시되지 않음) 또는 질화막(도시되지 않음)을 형성한다. 이어서, 상기 산화막이나 질화막 상에 포토레지스트 패턴을 형성하고, 능동 소자 영역과 제1 도전층을 제1 방향으로 사진 식각 공정을 통하여 패터닝한다. 이와 같은 제1 방향으로의 일차 식각을 통하여, 활성 영역과 플로팅 게이트인 제1 도전성 패턴의 제1 방향으로의 얼라인 문제가 해결된다.
계속하여, 상기 일차 식각된 제1 도전층 상에 절연막(도시되지 않음)을 형성한 다음, 상기 절연막 상에 포토레지스트 패턴을 형성한다. 다음에, 상기 포토레지스트 패턴을 마스크로 이용하여 제2 방향으로 상기 일차 식각된 제1 도전층을 식각하여 제1 도전성 패턴(50)을 형성한다. 여기서, 상기 절연막으로는 질화막을 사용하는 것이 바람직하다.
도 5b를 참조하면, 제1 도전성 패턴(50)의 측벽에 제1 절연막(52)을 형성한다. 이 경우, 제1 절연막(52)은 상기 제1 도전성 패턴(50)의 측벽을 산화시킴에 따라 제1 도전성 패턴(50)의 측벽 상에 형성되는 산화막이다. 제1 절연막(52)은 제1 도전성 패턴(50)에 대하여 내측으로 라운드진 형태로 형성되어 제1 도전성 패턴(50)이 뾰족한 제1 샤프니스를 갖는 에지를 가지게 된다. 이 때, 제1 절연막(52)은 열 산화법 또는 실리콘 부분 산화법 등으로 형성된다.
제1 절연막(52)은 제1 도전성 패턴(50)과 후속하여 형성되는 컨트롤 게이트인 제2 도전성 패턴(60) 사이에 개재되는 절연막 역할을 한다. 이러한 제1 절연막(52)의 형성에 따라 제1 도전성 패턴(50)의 에지가 뾰족하게 형성되기 때문에 플로팅 게이트인 제1 도전성 패턴(50)에 팁이 형성되는 효과가 야기된다.
도 5c를 참조하면, 제1 절연막(52) 상에 컨트롤 게이트인 제2 도전성 패턴(60)을 형성한다. 제2 도전성 패턴(60)은 아몰퍼스 실리콘, 폴리실리콘, 도핑된 실리콘, 또는 폴리사이드를 제1 절연막상(52) 상에 적층하고, 이를 건식 식각하여 형성한다.
본 실시예에 있어서, 제2 도전성 패턴(60)은 추가적인 사진 식각 공정을 이용하지 않고, 이방성 식각 방법인 건식 식각 공정으로 스페이서 형태로 형성한다. 여기서, 제2 도전성 패턴(60)을 형성하기 위한 건식 식각 방법으로는 플라즈마 에칭 공정이나 반응성 이온(RIE) 에칭 공정을 예로 들 수 있다. 본 발명에 따르면, 분해능(resolution)의 문제가 있는 사진 식각 방법을 이용하지 않고, 이방성 식각인 건식 식각 공정을 이용함으로써, 제1 도전성 패턴(50)과 제2 도전성 패턴(60)의 얼라인 문제를 자연스럽게 해결할 수 있게 되어 플래쉬 메모리 장치의 성능을 개선할 수 있다.
도 5d를 참조하면, 제1 도전성 패턴(50) 상에 제2 절연막(54)을 형성한다. 전술한 바와 같이, 제2 절연막(54)은 제1 도전성 패턴(50)의 상면을 산화시켜 형성되는 산화막이며, 제2 절연막(54)은 그 측벽이 일차 산화된 제1 도전성 패턴(50)에 대하여 내측으로 라운드진 형태로 형성된다. 이에 따라, 제1 도전성 패턴(50)이 제1 절연막(50)만 형성된 경우보다 더 뾰족한 제2 샤프니스를 갖는 에지를 가지게 된다. 이 때, 제2 절연막(54)은 열 산화법이나 실리콘 부분 산화법 등으로 형성된다.
본 실시예에 따르면, 제1 도전성 패턴(50)의 측벽 및 상면을 모두 산화시켜 제1 및 제2 절연막(52, 54)을 형성함으로서, 종래의 플로팅 게이트보다 현저하게 뾰족한 에지를 가지는 플로팅 게이트를 형성할 수 있다. 이에 따라, 플로팅 게이트로부터 컨트롤 게이트로의 전자 이동 속도가 향상되며, 전체적인 플래쉬 메모리의 속도가 빨라지게 된다.
도 6은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도를 도시한 것이다.
도 6을 참조하면, 먼저 반도체 기판 상에 제1 절연막 및 제1 도전층을 순차적으로 형성하고(S30), 상기 제1 도전층을 제1 방향으로 일차 식각한다(S31). 이어서, 상기 일차 식각된 제1 도전층 상에 제2 절연막을 형성한다(S32).
계속하여, 상기 제1 절연막 및 상기 일차 식각된 제1 도전층을 제2 방향으로 이차 식각하여 제1 절연막 상에 제1 도전성 패턴을 형성한 다음(S33), 상기 제1 도전성 패턴의 측벽을 산화시켜 상기 도전성 패턴의 측벽에 제1 산화막을 형성한다(S34).
다음에, 상기 제1 도전성 패턴 및 제2 절연막을 포함하는 반도체 기판 상에 제2 도전층을 형성하고(S35), 상기 제2 도전층을 식각하여 제2 도전성 패턴을 형성한다(S36).
이어서, 상기 제1 도전성 패턴에 인접하는 반도체 기판에 소스 영역을 형성하고(S37), 상기 제2 절연막을 식각한(S38) 다음, 상기 제1 도전성 패턴의 상면을 산화시켜 제2 산화막을 형성한다(S39). 그리고, 상기 제2 도전성 패턴의 주변의 반도체 기판 상에 드레인 영역을 형성한다(S40).
이하, 본 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 보다 상세하게 설명한다.
도 7a 내지 7k는 도 6의 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 7a 내지 7c는 도 3의 불휘발성 메모리 장치에서 제1 방향(A-A' 방향)의 단면도들이고, 도 7d 내지 7k는 제2 방향(B-B'방향)의 단면도들이다.
도 3 및 7a를 참조하면, 본 실시예에 있어서, 먼저 반도체 기판(100) 상에 제1 절연막(110) 및 제1 도전층(200)을 순차적으로 형성한다. 여기서, 제1 절연막(110)은 산화막, 질화막 또는 산질화막(oxynitride) 등에서 선택되며, 제1 도전층(200)은 폴리실리콘, 아몰퍼스 실리콘, 도핑된 실리콘, 또는 폴리사이드 등에서 선택된다, 제1 도전층(200)은 화학 기상 증착 공정, 물리 기상 증착 공정 또는 스퍼터링 공정 등의 방법을 이용하여 형성한다. 제1 도전층(200)은 후에 패터닝되어 플래쉬 메모리의 플로팅 게이트의 역할을 한다.
도 7b를 참조하면, 반도체 기판(100) 상에 형성된 제1 도전층(200)을 제1 방향으로 일차 식각한다. 구체적으로, 제1 도전층(200) 상에 산화막(도시되지 않음) 또는 질화막(도시되지 않음)을 형성한 다음, 산화막 내지 질화막 상에 포토레지스트 패턴을 형성한다. 이어서, 제1 도전층(200)을 제1 방향으로 사진 식각 공정을 통하여 식각한다. 이러한 제1 도전층(200)의 제1 방향으로의 일차 식각을 통하여, 활성 영역과 플로팅 게이트인 제1 도전성 패턴의 제1 방향 얼라인 문제가 해결된다.
도 7c를 참조하면, 상기 일차 식각된 제1 도전층(200) 상에 제2 절연막(220)을 형성한다. 제2 절연막(220)은 질화막인 것이 바람직하며, 구체적으로는 Si3N4 ,SiNX,, SiON 등을 플라즈마 증대 화학 기상 증착(PECVD) 공정과 같은 화학적 기상 증착 공정 또는 스퍼터링 공정과 같은 물리적 기상 증착법 등을 이용하여 형성한다. 제2 절연막(220)은 후속공정인 제1 산화막(240) 형성 과정에서 제1 도전성 패턴(200)의 측벽만이 산화되고, 상면은 산화되지 않도록 하는 산화 방지막의 역할을 한다.
도 7d를 참조하면, 제1 절연막(110) 및 상기 일차 식각된 제1 도전층(200)을 제2 방향으로 이차 식각한다. 도 7d는 도 3의 불휘발성 메모리 장치의 평면도에서 B-B'방향(제2 방향)의 단면도로서, 제2 절연막(220) 상에 포토레지스트를 도포하고, 제2 방향으로 상기 일차 식각된 제1 도전층(200)을 식각함으로써 플래쉬 메모리 장치에서 플로팅 게이트로 기능하는 제1 도전성 패턴(200)을 형성한다.
도 7e를 참조하면, 제1 도전성 패턴(200)의 측벽을 산화시켜 제1 도전성 패턴(200)의 측벽에 제1 산화막(240)을 형성한다. 제1 산화막(240)은 제1 도전성 패턴(200)의 측벽을 산화시켜 형성되는 산화막이며, 제1 산화막(240)은 제1 도전성 패턴(200)에 대하여 내측으로 라운드진 형태로 형성되어 제1 도전성 패턴(200)이 뾰족한 에지를 가지게 된다. 제1 산화막(240)은 열 산화법이나 실리콘 부분 산화법 등으로 형성된다.
제1 산화막(240)은 제1 도전성 패턴(200)과 후속하여 형성되는 컨트롤 게이트인 제2 도전성 패턴(300) 사이에 개지되는 절연막 역할을 한다. 이 때, 제1 도전성 패턴(200)은 뾰족한 에지를 가짐으로써, 플로팅 게이트의 팁이 형성되는 결과를 가져온다.
도 7f를 참조하면, 제1 도전성 패턴(200) 및 제2 절연막(220)을 포함하는 반도체 기판(100) 상에 제2 도전층(300)을 형성한다. 제2 도전층(300)은 폴리실리콘, 아몰퍼스 실리콘, 도핑된 실리콘, 또는 폴리사이드 중에서 선택되는 물질을 사용하여, 저압 화학 기상 증착(LPCVD) 공정으로 형성한다. 제2 도전층(300)은 식각되어 플래쉬 메모리장치의 컨트롤 게이트로 된다.
도 7g를 참조하면, 제2 도전층(300)을 식각하여 제2 도전성 패턴(300)을 형성한다. 제2 도전성 패턴(300)은 별도의 사진 식각 공정을 사용하지 않고, 이방성 식각 방법인 건식 식각 공정으로 스페이서 형태로 형성한다. 여기서, 건식 식각 공정으로는 플라즈마 에칭 공정이나 반응성 이온(RIE) 에칭 공정을 예로 들 수 있다. 본 발명에 따르면, 분해능의 문제가 있는 사진 식각 공정을 이용하지 않고, 이방성 식각인 건식 식각 공정을 이용함으로써, 제1 도전성 패턴(200)과 제2 도전성 패턴(300)의 얼라인 문제를 자연스럽게 해결할 수 있게 되며, 동시에 소스 영역 상이 위치하는 제2 도전성 패턴(300)을 제거함으로써 소스 영역을 원활하게 형성할 수 있다.
도 7h를 참조하면, 제1 도전성 패턴(200)에 인접하는 반도체 기판(100)에 소스 영역(400)을 형성한다. 소스 영역(400)의 형성은 이온 주입 공정을 이용하여 불순물을 기판(100)에 주입함으로써 달성된다.
도 7i를 참조하면, 제1 도전성 패턴(200) 상에 형성된 제2 절연막(220)을 식각한다. 제2 절연막(220)을 구성하는 질화물을 제거하기 위하여는 인산(H3PO4)을 주성분으로 하는 식각액을 사용하여 약 180℃ 정도 온도에서 식각하는 인산 스트립 방법을 사용한다.
도 7j를 참조하면, 제1 도전성 패턴(200)의 상면을 산화시켜 제2 산화막(260)을 형성한다. 여기서, 제2 산화막(260)은 제1 도전성 패턴(200)의 상면을 산화시켜 형성되는 산화막이고, 제2 산화막(260)은 일차 산화된 제1 도전성 패턴(200)에 대하여 내측으로 라운드진 형태로 형성되어 제1 도전성 패턴(200)에 제1 산화막(240)만 형성된 경우보다 더 뾰족한 에지가 형성된다. 제2 산화막(260)은 열 산화법 내지 실리콘 부분 산화법 등으로 형성된다.
본 실시예에 있어서, 제1 도전성 패턴(200)의 측벽 및 상면을 산화시킴으로서, 종래의 플로팅 게이트보다 현저하게 뾰족한 에지를 가지는 플로팅 게이트를 형성할 수 있고, 이러한 에지의 뾰족함으로 인하여 플로팅 게이트에서 컨트롤 게이트로의 전자 이동 속도가 향상되고, 전체적인 플래쉬 메모리의 속도가 빨라지게 된다.
도 7k를 참조하면, 제2 도전성 패턴(300)의 주변의 반도체 기판(100) 상에 드레인 영역(420)을 형성한다. 드레인 영역(420)은 이온 주입 공정을 이용하여 불순물을 기판(100)에 주입함으로써 형성된다.
이어서, 실리사이드 공정 및 메탈 공정을 통하여, 제2 도전성 패턴(300)의 상부 및 주변에 금속 배선(도시되지 않음)과 드레인 콘택(도시되지 않음)을 형성하여 플래쉬 메모리 장치를 완성한다.
상술한 방법에 의하여 제조된 스플릿 게이트형 플래쉬 메모리 장치는 종래 통상의 불휘발성 반도체 소자인 스택형 NOR 플래쉬 메모리 소자의 문제점인 과소거(over erase)와 데이터 쓰기(data write) 모드에서의 고전력 소모의 문제점과 2-Tr.형 플래쉬 메모리 장치의 큰 셀 크기로 인해 집적도가 떨어지는 문제점 등을 해결할 수 있고, 전력 소모를 최소화하고 고속의 데이터 읽기 쓰기가 가능한 고성능 로직 공정에 내장이 가능한 플래쉬 메모리 장치이다.
본 발명에 의하면, 전자 방출 및 주입 효율이 현저하게 향상된 플로팅 게이트를 간단한 공정을 통하여 제조할 수 있게 된다. 또한, 플로팅 게이트와 컨트롤 게이트의 얼라인 문제를 해결할 수 있고, 스택형 플래쉬 메모리 장치의 과소거(over erase) 문제, 고전력 소모 문제, 및 2-TR형 플래쉬 메모리 장치의 셀 크기 증가 문제를 동시에 해결할 수 있는 스플릿 게이트형 플래쉬 메모리를 제조할 수 있다. 또한, 전력 소모를 최소화하는 동시에 고속의 데이터 읽기 쓰기가 가능하며, 로직 공정과 통합이 용이한 스플릿 게이트형 메모리 장치를 용이하게 제조할 수 있게 되고, 결국 반도체 장치의 신뢰성을 향상시키고, 전체적인 반도체 제조 공정에 소요되는 시간을 단축할 수 있을 뿐만 아니라, 반도체 장치의 제조 원가를 절감할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 플로팅 게이트의 형성 방법을 설명하기 위한 순서도이다.
도 2a 내지 2c는 도 1의 플로팅 게이트를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 3은 본 발명의 다른 실시예에 의한 불휘발성 메모리 장치의 평면도이다.
도 4는 본 발명에 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도이다.
도 5a 내지 5d는 도 4의 불휘발성 메모리 장치를 제조하는 단계들을 설명하기 위한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도이다.
도 7a 내지 7k는 도 6의 불휘발성 메모리 장치를 제조하는 단계들을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 제1 절연막 200 : 제1 도전층
220 : 제2 절연막 220 : 제1 도전성 패턴
240 : 제1 산화막 300 : 제2 도전층
400 : 소스영역 420：드레인 영역

Claims (25)

  1. 기판 상에 도전성 패턴을 형성하는 단계;
    상기 도전성 패턴 측벽을 산화시켜 제1 산화막을 형성하여 상기 도전성 패턴의 에지에 제1 경사를 형성하는 단계; 및
    상기 도전성 패턴 상면을 산화시켜 제2 산화막을 형성하여 상기 제1 경사가 형성된 에지에 제2 경사를 형성하는 단계를 포함하는 플로팅 게이트의 형성 방법.
  2. 제 1 항에 있어서, 상기 도전성 패턴은 폴리실리콘, 도핑된 실리콘 및 폴리사이드로 이루어진 군으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 플로팅 게이트의 형성 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 기판 상에 플로팅 게이트인 제1 도전성 패턴을 포함하는 하부 구조물을 형성하는 단계;
    상기 제1 도전성 패턴의 측벽을 산화시켜 제1 산화막을 형성함으로서 상기 제1 도전성 패턴의 측벽에 뽀족한 에지를 형성하는 단계;
    상기 제1 산화막 및 상기 제1 도전성 패턴 상에 컨트롤 게이트인 제2 도전성 패턴을 형성하는 단계; 및
    상기 제1 도전성 패턴의 상면과 제2 도전성 패턴 사이를 산화시켜 제2 산화막을 형성함으로서 상기 제1 도전성 패턴의 상면에 뽀족한 에지를 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 제1 도전성 패턴은 폴리실리콘, 도핑된 실리콘, 및 폴리사이드로 이루어진 군으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제 7 항에 있어서, 상기 제1 도전성 패턴을 형성하는 단계는,
    상기 기판 상에 형성된 도전층을 제1 방향으로 일차 식각하는 단계; 및
    상기 일차 식각된 도전층을 제2 방향으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 삭제
  11. 제 7 항에 있어서, 상기 하부 구조물은 상기 기판 상에 형성된 하부 절연막 패턴을 포함하며, 상기 제1 도전성 패턴은 상기 하부 절연막 패턴 상에 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 하부 절연막은 산화막, 질화막 및 산질화막으로 이루어진 군으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제 7 항에 있어서, 상기 제2 도전성 패턴은 폴리실리콘, 도핑된 실리콘 및 폴리사이드로 이루어진 군으로부터 선택된 어느 하나로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제 7 항에 있어서, 상기 제2 도전성 패턴을 형성하는 단계는, 상기 제1 절연막 상에 도전층을 형성하는 단계 및 상기 도전층을 건식 식각하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 삭제
  18. 삭제
  19. 삭제
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  24. 삭제
  25. 삭제
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