JP3211001B2 - スプリットゲートフラッシュメモリの構造及び製造方法 - Google Patents
スプリットゲートフラッシュメモリの構造及び製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリユ
ニットの構造及び製造方法に関し、特にスプリットゲー
ト・フラッシュメモリの構造に関する。
ニットの構造及び製造方法に関し、特にスプリットゲー
ト・フラッシュメモリの構造に関する。
【０００２】
【従来の技術】読み出し専用記憶装置（ROM）の種類と
して、消去可能プログラマブルＲＯＭ（EPROM)、電気消
去可能プログラマブルＲＯＭ（E2PROM)、フラッシュＲ
ＯＭ等がよく見られる。E2PROMとフラッシュROMのゲー
ト構造はEPROMと同じように浮動ゲートと制御ゲートと
を備えているが、E2PROMとフラッシュROMはデータクリ
アを行うときにいずれも紫外線を使用する必要がないこ
とから、データクリアの観点から見れば構造的にEPROM
より優れている。
して、消去可能プログラマブルＲＯＭ（EPROM)、電気消
去可能プログラマブルＲＯＭ（E2PROM)、フラッシュＲ
ＯＭ等がよく見られる。E2PROMとフラッシュROMのゲー
ト構造はEPROMと同じように浮動ゲートと制御ゲートと
を備えているが、E2PROMとフラッシュROMはデータクリ
アを行うときにいずれも紫外線を使用する必要がないこ
とから、データクリアの観点から見れば構造的にEPROM
より優れている。
【０００３】ところが、これらのE2PROM及びフラッシュ
ROMはいずれも搬送波により、浮動ゲート下方に位置す
る薄二酸化珪素層をトンネリングして浮動ゲートに入
り、又は負電圧を制御ゲートに印可して浮動ゲート内の
搬送波を該薄二酸化珪素にトンネリングさせることによ
り、データ書き込み及びクリアの目的を達成しているの
で、過度消去の問題が存在していた。このいわゆる“過
度消去”の問題を解決するために現在では一種のスプリ
ットゲートフラッシュメモリが使用されE2PROM及びフラ
ッシュROMの主流構造と目されている。
ROMはいずれも搬送波により、浮動ゲート下方に位置す
る薄二酸化珪素層をトンネリングして浮動ゲートに入
り、又は負電圧を制御ゲートに印可して浮動ゲート内の
搬送波を該薄二酸化珪素にトンネリングさせることによ
り、データ書き込み及びクリアの目的を達成しているの
で、過度消去の問題が存在していた。このいわゆる“過
度消去”の問題を解決するために現在では一種のスプリ
ットゲートフラッシュメモリが使用されE2PROM及びフラ
ッシュROMの主流構造と目されている。
【０００４】この従来のスプリットフラッシュメモリの
構造を図を参照しながら説明する。
構造を図を参照しながら説明する。
【０００５】図１４及び図１５はそれぞれ従来のスプリ
ットゲートフラッシュメモリの理想的な構造及び現実の
構造を示す横断面図である。図１４に示されるのは従来
のスプリットゲートフラッシュメモリの理想的な構造で
あり、シリコン基板１と、第１の隔離絶縁層２と、浮動
ゲート３’と、中間のポリシリコン絶縁層４３と左右の
側壁酸化物層４１、４２からなる第２の隔離絶縁層４
と、制御ゲート６とを備えている。
ットゲートフラッシュメモリの理想的な構造及び現実の
構造を示す横断面図である。図１４に示されるのは従来
のスプリットゲートフラッシュメモリの理想的な構造で
あり、シリコン基板１と、第１の隔離絶縁層２と、浮動
ゲート３’と、中間のポリシリコン絶縁層４３と左右の
側壁酸化物層４１、４２からなる第２の隔離絶縁層４
と、制御ゲート６とを備えている。
【０００６】この第２の隔離絶縁層４におけるポリシリ
コン絶縁層４３及び酸化物層４１、４２はいずれも、浮
動ゲート３’と制御ゲート６との間に良好な隔絶効果が
奏されるように、それに応じた厚さに設定されている。
また、当該第１の隔離絶縁層２がゲート酸化物層であれ
ば、第２の隔離絶縁層４はトンネリング酸化物層とし、
反対に、第１の隔離絶縁層２がトンネリング酸化物層で
あれば、第２の隔離絶縁層はゲート酸化物層とすること
ができる。
コン絶縁層４３及び酸化物層４１、４２はいずれも、浮
動ゲート３’と制御ゲート６との間に良好な隔絶効果が
奏されるように、それに応じた厚さに設定されている。
また、当該第１の隔離絶縁層２がゲート酸化物層であれ
ば、第２の隔離絶縁層４はトンネリング酸化物層とし、
反対に、第１の隔離絶縁層２がトンネリング酸化物層で
あれば、第２の隔離絶縁層はゲート酸化物層とすること
ができる。
【０００７】しかしながら、実際に実施される場合は、
図１４に示すように理想的に行うことができず、予期し
ない問題が存在している。例えば、図１５に示すものは
従来のスプリットゲートフラッシュメモリの実際の構造
であり、図１４に示すものと同じように、シリコン基板
１と、第１の隔離絶縁層２と、浮動ゲート３’と、中間
のポリシリコン絶縁層４３と左右の側壁酸化物層４１、
４２からなる第２の隔離絶縁層４と、制御ゲート６とを
備えている。しかし、浮動ゲート３’の左右端部Ｓ１、
Ｓ２が尖った角状をなしているため、中間のポリシリコ
ン絶縁層４３及び左右の側壁酸化物層４１、４２は、浮
動ゲート３’の左右端部Ｓ１、Ｓ２と制御ゲート６との
間に良好な隔絶効果を付与できず、いわゆる尖角効果が
発生しやすい。
図１４に示すように理想的に行うことができず、予期し
ない問題が存在している。例えば、図１５に示すものは
従来のスプリットゲートフラッシュメモリの実際の構造
であり、図１４に示すものと同じように、シリコン基板
１と、第１の隔離絶縁層２と、浮動ゲート３’と、中間
のポリシリコン絶縁層４３と左右の側壁酸化物層４１、
４２からなる第２の隔離絶縁層４と、制御ゲート６とを
備えている。しかし、浮動ゲート３’の左右端部Ｓ１、
Ｓ２が尖った角状をなしているため、中間のポリシリコ
ン絶縁層４３及び左右の側壁酸化物層４１、４２は、浮
動ゲート３’の左右端部Ｓ１、Ｓ２と制御ゲート６との
間に良好な隔絶効果を付与できず、いわゆる尖角効果が
発生しやすい。
【０００８】さらには、記号Ｓ１で示される尖角構造部
分における電界強度が特に強いため、浮動ゲート３’と
制御ゲート６内の電荷が、きわめて容易に当該尖角構造
を透過していわゆる“尖端放電”現象を引き起こし、本
来期待していた浮動ゲート３’と制御ゲート６との間の
隔離効果が発揮されず、フラッシュメモリ製品の信頼性
が低下するという問題が存在していた。
分における電界強度が特に強いため、浮動ゲート３’と
制御ゲート６内の電荷が、きわめて容易に当該尖角構造
を透過していわゆる“尖端放電”現象を引き起こし、本
来期待していた浮動ゲート３’と制御ゲート６との間の
隔離効果が発揮されず、フラッシュメモリ製品の信頼性
が低下するという問題が存在していた。
【０００９】また、従来のスプリットゲートフラッシュ
メモリの実際の製造方法においても問題が存在してお
り、これについても説明する。図１１から図１３は従来
のスプリットゲートフラッシュメモリの製造工程を示す
図である。
メモリの実際の製造方法においても問題が存在してお
り、これについても説明する。図１１から図１３は従来
のスプリットゲートフラッシュメモリの製造工程を示す
図である。
【００１０】図１１における製造工程では、（イ）第１
の隔離絶縁層２をシリコン基板１の上に形成し、（ロ）
ポリシリコン層（又はポリシリコン化金属層）を薄二酸
化珪素層２の上方に形成し、（ハ）フォトリソグラフィ
及びエッチング技術により一部のポリシリコン層を除去
し、残ったポリシリコン層を浮動ゲート３’とする。
の隔離絶縁層２をシリコン基板１の上に形成し、（ロ）
ポリシリコン層（又はポリシリコン化金属層）を薄二酸
化珪素層２の上方に形成し、（ハ）フォトリソグラフィ
及びエッチング技術により一部のポリシリコン層を除去
し、残ったポリシリコン層を浮動ゲート３’とする。
【００１１】図１２における製造工程では、（ニ）加熱
酸化法で加熱工程を実行することにより浮動ゲート３’
の頂部表面に中間のポリシリコン絶縁層４３を形成し、
左右側壁の部位に左、右側壁酸化物層４１、４２を形成
して隔離層とする。この時、浮動ゲート３’の左右端部
Ｓ１、Ｓ２の材料応力が比較的強いため、左右端部Ｓ
１、Ｓ２の酸化速度が浮動ゲート３’の頂部表面及び左
右側壁の中央部位の酸化速度より低くなり、その結果、
酸化工程が完了したときに浮動ゲート３’の左右端部Ｓ
１、Ｓ２に尖角構造が形成される。
酸化法で加熱工程を実行することにより浮動ゲート３’
の頂部表面に中間のポリシリコン絶縁層４３を形成し、
左右側壁の部位に左、右側壁酸化物層４１、４２を形成
して隔離層とする。この時、浮動ゲート３’の左右端部
Ｓ１、Ｓ２の材料応力が比較的強いため、左右端部Ｓ
１、Ｓ２の酸化速度が浮動ゲート３’の頂部表面及び左
右側壁の中央部位の酸化速度より低くなり、その結果、
酸化工程が完了したときに浮動ゲート３’の左右端部Ｓ
１、Ｓ２に尖角構造が形成される。
【００１２】図１３における製造工程では、（ホ）別に
ポリシリコン層を中間のポリシリコン絶縁層４３及び左
右側壁酸化物層４１、４２の上方に形成し、（ヘ）フォ
トリソグラフィ及びエッチング技術により上記別のポリ
シリコン層の一部を除去し、残ったポリシリコン層を制
御ゲート６とする。
ポリシリコン層を中間のポリシリコン絶縁層４３及び左
右側壁酸化物層４１、４２の上方に形成し、（ヘ）フォ
トリソグラフィ及びエッチング技術により上記別のポリ
シリコン層の一部を除去し、残ったポリシリコン層を制
御ゲート６とする。
【００１３】
【発明が解決しようとする課題】このように、上記製造
工程による従来のスプリットゲートフラッシュメモリの
構造は、浮動ゲート３’と制御ゲート６内の電荷が、極
めて容易に上記尖角構造を透過し、いわゆる“尖端放
電”現象を引き起こしてしまうおそれがある。その結
果、スプリットゲートフラッシュメモリがデータを正確
に記憶又はクリアできないことがあるという問題が生じ
ていた。
工程による従来のスプリットゲートフラッシュメモリの
構造は、浮動ゲート３’と制御ゲート６内の電荷が、極
めて容易に上記尖角構造を透過し、いわゆる“尖端放
電”現象を引き起こしてしまうおそれがある。その結
果、スプリットゲートフラッシュメモリがデータを正確
に記憶又はクリアできないことがあるという問題が生じ
ていた。
【００１４】即ち、従来のスプリットゲートフラッシュ
メモリにおける浮動ゲート３’と制御ゲート６との間に
は隔離不良の欠陥が存在しており、この欠点を改善し、
尖角を除去できる構造と製造工程を開発してスプリット
ゲートフラッシュメモリ製品の信頼性を向上させること
が期待されていた。
メモリにおける浮動ゲート３’と制御ゲート６との間に
は隔離不良の欠陥が存在しており、この欠点を改善し、
尖角を除去できる構造と製造工程を開発してスプリット
ゲートフラッシュメモリ製品の信頼性を向上させること
が期待されていた。
【００１５】本発明の主たる目的は尖角構造の発生を緩
和させ得るスプリットゲートフラッシュメモリの構造及
びその製造方法を提供することにある。
和させ得るスプリットゲートフラッシュメモリの構造及
びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明のスプリットゲートフラッシュメモリは、シリコ
ン基板と、このシリコン基板の上方に形成される第１の
隔離絶縁層と、この第１の隔離絶縁層の一部の区域上方
に形成される第１の導電層と、この第１の導電層の左右
側壁と前記第１の隔離絶縁層の別の一部の区域上方に形
成される複数の第２の隔離絶縁層と、前記第１の導電層
上方に形成されると共にこの第１の導電層の左右側壁に
位置する前記複数の第２の隔離絶縁相に接続され、前記
第１の導電層の左右端部の尖角効果を減少させる第３の
隔離絶縁層と、前記第２及び第３の隔離絶縁層上方に形
成され、この第２及び第３の隔離絶縁層により前記第１
の導電層と相互隔離された第２の導電層と、前記第３の
隔離絶縁層と前記第２の導電層との間に備えられ、前記
第３の隔離絶縁層が酸化侵食されないように保護するた
めのダミー層とを備えている。
本発明のスプリットゲートフラッシュメモリは、シリコ
ン基板と、このシリコン基板の上方に形成される第１の
隔離絶縁層と、この第１の隔離絶縁層の一部の区域上方
に形成される第１の導電層と、この第１の導電層の左右
側壁と前記第１の隔離絶縁層の別の一部の区域上方に形
成される複数の第２の隔離絶縁層と、前記第１の導電層
上方に形成されると共にこの第１の導電層の左右側壁に
位置する前記複数の第２の隔離絶縁相に接続され、前記
第１の導電層の左右端部の尖角効果を減少させる第３の
隔離絶縁層と、前記第２及び第３の隔離絶縁層上方に形
成され、この第２及び第３の隔離絶縁層により前記第１
の導電層と相互隔離された第２の導電層と、前記第３の
隔離絶縁層と前記第２の導電層との間に備えられ、前記
第３の隔離絶縁層が酸化侵食されないように保護するた
めのダミー層とを備えている。
【００１７】前記第１の隔離絶縁層を、少なくとも８０
Åの厚さを有するゲート酸化物層とし、前記第２の隔離
絶縁層を、好ましくは８０Åから１２０Åの厚さを有す
るトンネリング酸化物層とすることができる。この場
合、前記シリコン基板上方に形成されたトンネリング酸
化物層は、好ましくは二酸化珪素（SiO2）層とされる。
Åの厚さを有するゲート酸化物層とし、前記第２の隔離
絶縁層を、好ましくは８０Åから１２０Åの厚さを有す
るトンネリング酸化物層とすることができる。この場
合、前記シリコン基板上方に形成されたトンネリング酸
化物層は、好ましくは二酸化珪素（SiO2）層とされる。
【００１８】前記第１の隔離絶縁層を、好ましくは８０
Åから１２０Åの厚さを有するトンネリング酸化物層と
し、前記第２の隔離絶縁層を少なくとも８０Åの厚さを
有するゲート酸化物としてもよい。この場合、前記シリ
コン基板上方に形成されたトンネリング酸化物層は、好
ましくは二酸化珪素（SiO2）層とされる。
Åから１２０Åの厚さを有するトンネリング酸化物層と
し、前記第２の隔離絶縁層を少なくとも８０Åの厚さを
有するゲート酸化物としてもよい。この場合、前記シリ
コン基板上方に形成されたトンネリング酸化物層は、好
ましくは二酸化珪素（SiO2）層とされる。
【００１９】前記第１の導電層はポリシリコン層とする
ことができる。
ことができる。
【００２０】前記第１の導電層はポリシリコン化金属
（ポリサイド（polycide)）であってもよい。
（ポリサイド（polycide)）であってもよい。
【００２１】前記第３の隔離絶縁層の厚さは好ましくは
３０Åから５０００Åとされる。
３０Åから５０００Åとされる。
【００２２】前記第３の隔離絶縁層は窒化物層とするこ
とができる。
とができる。
【００２３】前記第３の隔離絶縁層は酸化物−窒化物
（ON)層としてもよい。
（ON)層としてもよい。
【００２４】前記第３の隔離絶縁層は窒化物−酸化物
（NO)層としてもよい。
（NO)層としてもよい。
【００２５】前記第３の隔離絶縁層は酸化物−窒化物−
酸化物（ONO)層としてもよい。
酸化物（ONO)層としてもよい。
【００２６】前記第３の隔離絶縁層は酸化物−窒化物−
酸化物−窒化物（ONON)層としてもよい。
酸化物−窒化物（ONON)層としてもよい。
【００２７】前記第２の導電層はポリシリコン層とする
ことができる。
ことができる。
【００２８】
【００２９】前記ダミー層は第３の隔離絶縁層が酸化侵
食されないように保護するための窒化物層とすることが
できる。
食されないように保護するための窒化物層とすることが
できる。
【００３０】前記ダミー層はポリシリコン層であっても
よい。
よい。
【００３１】前記ダミー層は無定形シリコン層であって
もよい。
もよい。
【００３２】また、本発明にかかるスプリットゲートフ
ラッシュメモリの製造方法は、（ａ）第３の隔離絶縁層
を、第１の隔離絶縁層とこの第１の隔離絶縁層上方に位
置する第１の導電層とを有するシリコン基板上方に形成
させるステップと、（ｂ）前記第３の隔離絶縁層上方に
ダミー層を形成させるステップと、（ｃ）前記ダミー
層、前記第３の隔離絶縁層、前記第１の導電層を部分的
に除去して、この第１の導電層の左、右側壁と第１の隔
離絶縁層の一部とを露出させ、前記ダミー層の内、第３
の隔離絶縁層が酸化侵食されないように酸化工程の実行
の際にマスク層として使用される部分を残存させるステ
ップと、（ｄ）前記第３隔離絶縁層のもつ隔離作用によ
り前記第１の導電層の左、右端部の尖角効果が減少され
るように、酸化工程を実行することにより、前記第１の
導電層の側部に沿って複数の第２の隔離絶縁層を形成さ
せるステップと、（ｅ）前記複数の第２の隔離絶縁層及
び第３の隔離絶縁層の上方に第２の導電層を形成させ
て、スプリットゲートフラッシュメモリを形成するステ
ップと、を備える。
ラッシュメモリの製造方法は、（ａ）第３の隔離絶縁層
を、第１の隔離絶縁層とこの第１の隔離絶縁層上方に位
置する第１の導電層とを有するシリコン基板上方に形成
させるステップと、（ｂ）前記第３の隔離絶縁層上方に
ダミー層を形成させるステップと、（ｃ）前記ダミー
層、前記第３の隔離絶縁層、前記第１の導電層を部分的
に除去して、この第１の導電層の左、右側壁と第１の隔
離絶縁層の一部とを露出させ、前記ダミー層の内、第３
の隔離絶縁層が酸化侵食されないように酸化工程の実行
の際にマスク層として使用される部分を残存させるステ
ップと、（ｄ）前記第３隔離絶縁層のもつ隔離作用によ
り前記第１の導電層の左、右端部の尖角効果が減少され
るように、酸化工程を実行することにより、前記第１の
導電層の側部に沿って複数の第２の隔離絶縁層を形成さ
せるステップと、（ｅ）前記複数の第２の隔離絶縁層及
び第３の隔離絶縁層の上方に第２の導電層を形成させ
て、スプリットゲートフラッシュメモリを形成するステ
ップと、を備える。
【００３３】前記ステップ（ａ）はさらに、（ａ１）酸
化物層を前記シリコン基板上に形成させるステップと、
（ａ２）前記第１の導電層を前記酸化物層上方に形成さ
せるステップと、（ａ３）前記第３の隔離絶縁層を前記
第１の導電層上方に形成させるステップとを備えている
のが望ましい。
化物層を前記シリコン基板上に形成させるステップと、
（ａ２）前記第１の導電層を前記酸化物層上方に形成さ
せるステップと、（ａ３）前記第３の隔離絶縁層を前記
第１の導電層上方に形成させるステップとを備えている
のが望ましい。
【００３４】前記ステップ（ａ１）における前記酸化物
層は少なくとも８０Åの厚さを有するゲート酸化物層と
することができる。前記ゲート酸化物層の形成は加熱酸
化法によりなされるのが望ましい。
層は少なくとも８０Åの厚さを有するゲート酸化物層と
することができる。前記ゲート酸化物層の形成は加熱酸
化法によりなされるのが望ましい。
【００３５】前記ステップ（ａ１）における前記酸化物
層は好ましくは８０Åから１２０Åの厚さを有するトン
ネリング酸化物層としてもよい。前記トンネリング酸化
物層は好ましくは二酸化珪素（SiO2）層である。前記ト
ンネリング酸化物層の形成方法は化学蒸着法（CVD)とす
ることができる。前記トンネリング酸化物層の形成方法
は加熱酸化法であってもよい。
層は好ましくは８０Åから１２０Åの厚さを有するトン
ネリング酸化物層としてもよい。前記トンネリング酸化
物層は好ましくは二酸化珪素（SiO2）層である。前記ト
ンネリング酸化物層の形成方法は化学蒸着法（CVD)とす
ることができる。前記トンネリング酸化物層の形成方法
は加熱酸化法であってもよい。
【００３６】前記ステップ（ａ２）における第１の導電
層はポリシリコン層とすることができる。前記ステップ
（ａ２）における前記第１の導電層はポリシリコン化金
属（ポリサイド（polycide)）層としてもよい。前記ス
テップ（ａ２）における第１の導電層の形成方法は化学
蒸着法（CVD)を用いることができる。
層はポリシリコン層とすることができる。前記ステップ
（ａ２）における前記第１の導電層はポリシリコン化金
属（ポリサイド（polycide)）層としてもよい。前記ス
テップ（ａ２）における第１の導電層の形成方法は化学
蒸着法（CVD)を用いることができる。
【００３７】前記ステップ（ａ３）における第３の隔離
絶縁層の形成方法としては化学蒸着法（CVD)を用いるこ
とができる。前記ステップ（ａ３）における第３の隔離
絶縁層の厚さは好ましくは３０Åから５０００Åであ
る。前記ステップ（ａ３）における第３の隔離絶縁層は
窒化物層とすることができる。
絶縁層の形成方法としては化学蒸着法（CVD)を用いるこ
とができる。前記ステップ（ａ３）における第３の隔離
絶縁層の厚さは好ましくは３０Åから５０００Åであ
る。前記ステップ（ａ３）における第３の隔離絶縁層は
窒化物層とすることができる。
【００３８】前記ステップ（ａ３）における第３の隔離
絶縁層は酸化物−窒化物（ON)層であってもよい。
絶縁層は酸化物−窒化物（ON)層であってもよい。
【００３９】前記ステップ（ａ３）における第３の隔離
絶縁層は窒化物−酸化物（NO)層であってもよい。
絶縁層は窒化物−酸化物（NO)層であってもよい。
【００４０】前記ステップ（ａ３）における第３の隔離
絶縁層は酸化物−窒化物−酸化物（ONO)層であってもよ
い。
絶縁層は酸化物−窒化物−酸化物（ONO)層であってもよ
い。
【００４１】前記ステップ（ａ３）における第３の隔離
絶縁層は酸化物−窒化物−酸化物−窒化物（ONON)層で
あってもよい。
絶縁層は酸化物−窒化物−酸化物−窒化物（ONON)層で
あってもよい。
【００４２】前記ステップ（ｃ）はさらに、 （ｃ１）フォトレジスト層を第３の隔離絶縁層上方に形
成させるステップと、 （ｃ２）フォトリソグラフィ及びエッチング技術により
第３の隔離絶縁層及び第１の導電層の一部をエッチング
して前記第１の導電層の左、右側壁及び一部の酸化物層
を露出させるステップとを備えているのが望ましい。
成させるステップと、 （ｃ２）フォトリソグラフィ及びエッチング技術により
第３の隔離絶縁層及び第１の導電層の一部をエッチング
して前記第１の導電層の左、右側壁及び一部の酸化物層
を露出させるステップとを備えているのが望ましい。
【００４３】前記ステップ（ｃ）における第３の隔離絶
縁及び第１の導電層の一部を除去する方法は好ましくは
ドライエッチング法である。
縁及び第１の導電層の一部を除去する方法は好ましくは
ドライエッチング法である。
【００４４】前記ステップ（ｄ）における酸化工程は加
熱酸化法により実行されることが望ましい。
熱酸化法により実行されることが望ましい。
【００４５】前記ステップ（ｄ）における第２の隔離絶
縁層はトンネリング酸化物層とすることができる。
縁層はトンネリング酸化物層とすることができる。
【００４６】前記トンネリング酸化物層は好ましくは二
酸化珪素（SiO2)層である。
酸化珪素（SiO2)層である。
【００４７】前記トンネリング酸化物層の厚さは好まし
くは８０Åから１２０Åである。
くは８０Åから１２０Åである。
【００４８】前記トンネリング酸化物層の形成方法は化
学蒸着法（CVD)とすることができる。
学蒸着法（CVD)とすることができる。
【００４９】前記トンネリング酸化物層の形成方法は加
熱酸化法としてもよい。
熱酸化法としてもよい。
【００５０】前記ステップ（ｄ）における第２の隔離絶
縁層はゲート酸化物層とすることができる。前記ゲート
酸化物層の厚さは少なくとも８０Åであるのが望まし
い。前記ゲート酸化物層の形成方法は好ましくは加熱酸
化法である。
縁層はゲート酸化物層とすることができる。前記ゲート
酸化物層の厚さは少なくとも８０Åであるのが望まし
い。前記ゲート酸化物層の形成方法は好ましくは加熱酸
化法である。
【００５１】前記ステップ（ｅ）はさらに （ｅ１）前記第２の導電層を前記第２、第３の隔離絶縁
層の上方に形成させるステップと、 （ｅ２）フォトレジストを前記第２の導電層上方に形成
させるステップと、 （ｅ３）フォトリソグラフィ及びエッチング技術により
第２の導電層の一部をエッチングしてスプリットゲート
フラッシュメモリを形成するステップとを備えるのが望
ましい。
層の上方に形成させるステップと、 （ｅ２）フォトレジストを前記第２の導電層上方に形成
させるステップと、 （ｅ３）フォトリソグラフィ及びエッチング技術により
第２の導電層の一部をエッチングしてスプリットゲート
フラッシュメモリを形成するステップとを備えるのが望
ましい。
【００５２】前記ステップ（ｅ）における第２の導電層
は好ましくはポリシリコン層である。前記ステップ
（ｅ）における第２の導電層の形成方法は化学蒸着法
（CVD)であることが望ましい。
は好ましくはポリシリコン層である。前記ステップ
（ｅ）における第２の導電層の形成方法は化学蒸着法
（CVD)であることが望ましい。
【００５３】
【００５４】前記ステップ（ｂ）におけるダミー層は好
ましくは窒化物層である。
ましくは窒化物層である。
【００５５】前記ステップ（ｂ）における残存したダミ
ー層は、第３の隔離絶縁層が酸化侵食されないよう、酸
化工程の実行の際にマスク層として使用される。
ー層は、第３の隔離絶縁層が酸化侵食されないよう、酸
化工程の実行の際にマスク層として使用される。
【００５６】前記ステップ（ｂ）におけるダミー層はポ
リシリコン層であってもよい。
リシリコン層であってもよい。
【００５７】前記ステップ（ｂ）におけるダミー層の形
成方法は化学蒸着法（CVD)とすることができる。
成方法は化学蒸着法（CVD)とすることができる。
【００５８】前記ステップ（ｂ）におけるダミー層の形
成方法はスパッタリング法であってもよい。
成方法はスパッタリング法であってもよい。
【００５９】前記ステップ（ｂ）におけるダミー層は無
定形シリコン層であってもよい。
定形シリコン層であってもよい。
【００６０】作用 上記のように本発明と従来のスプリットゲートフラッシ
ュメモリ構造の異なるところは、本発明のスプリットゲ
ートフラッシュメモリ構造における第３の隔離絶縁層及
びダミー層は第１の導電層の左右側壁における左右側壁
酸化物層の上方に形成されていることである。すなわ
ち、第３の隔離絶縁層の形成範囲が左右側壁酸化物層を
も包含しているので、第１の導電層の左右端部において
尖角構造の発生を減少させることができる。
ュメモリ構造の異なるところは、本発明のスプリットゲ
ートフラッシュメモリ構造における第３の隔離絶縁層及
びダミー層は第１の導電層の左右側壁における左右側壁
酸化物層の上方に形成されていることである。すなわ
ち、第３の隔離絶縁層の形成範囲が左右側壁酸化物層を
も包含しているので、第１の導電層の左右端部において
尖角構造の発生を減少させることができる。
【００６１】また、本発明のスプリットゲートフラッシ
ュメモリの製造方法は加熱酸化法により酸化工程を実行
する前に、第１の導電層の上方に酸化マスク層、例えば
第３の隔離絶縁層及びダミー層を形成させることによ
り、尖角構造の発生を緩和させ、尖角効果の発生を最小
限に抑えることができる。
ュメモリの製造方法は加熱酸化法により酸化工程を実行
する前に、第１の導電層の上方に酸化マスク層、例えば
第３の隔離絶縁層及びダミー層を形成させることによ
り、尖角構造の発生を緩和させ、尖角効果の発生を最小
限に抑えることができる。
【００６２】
【発明の実施の形態】以下、添付図面を参照しつつ本発
明にかかるスプリットゲートフラッシュメモリの構造及
びその製造方法を説明する。
明にかかるスプリットゲートフラッシュメモリの構造及
びその製造方法を説明する。
【００６３】図１は、本発明かかるスプリットゲートフ
ラッシュメモリ構造の第１の実施形態を示す横断面図で
ある。図１において、１はシリコン基板、２は第１の隔
離絶縁層、３は第１の導電層、４は左・右側壁酸化物層
４１、４２を備えた第２の隔離絶縁層、５は第３の隔離
絶縁層、６は第２の導電層である。
ラッシュメモリ構造の第１の実施形態を示す横断面図で
ある。図１において、１はシリコン基板、２は第１の隔
離絶縁層、３は第１の導電層、４は左・右側壁酸化物層
４１、４２を備えた第２の隔離絶縁層、５は第３の隔離
絶縁層、６は第２の導電層である。
【００６４】好ましくは、前記第１の隔離絶縁層２は厚
さが少なくとも１２０Åのゲート酸化物層であり、前記
第２の隔離絶縁層はトンネリング酸化物層であって８０
Åから１２０Åの酸化珪素（SiO2)層が使用される。言
うまでもなく、前記第１の隔離絶縁層２はトンネリング
酸化物層としても良く、反対に、前記第２の隔離絶縁層
４はゲート酸化物層であってもよい。
さが少なくとも１２０Åのゲート酸化物層であり、前記
第２の隔離絶縁層はトンネリング酸化物層であって８０
Åから１２０Åの酸化珪素（SiO2)層が使用される。言
うまでもなく、前記第１の隔離絶縁層２はトンネリング
酸化物層としても良く、反対に、前記第２の隔離絶縁層
４はゲート酸化物層であってもよい。
【００６５】また、前記第１の導電層３はポリシリコン
層、又はポリシリコン化金属（ポリサイド（polycide)
）層であり、そして前記第２の導電層はポリシリコン
層である。
層、又はポリシリコン化金属（ポリサイド（polycide)
）層であり、そして前記第２の導電層はポリシリコン
層である。
【００６６】なお、前記第３の隔離絶縁層５は厚さが３
０Åから５０００Åの窒化物層であり、或いは、酸化物
−窒化物（ON)層、窒化物−酸化物（NO)層、酸化物−窒
化物−酸化物(ONO)層、又は酸化物−窒化物−酸化物−
窒化物（ONON)層であってもよい。
０Åから５０００Åの窒化物層であり、或いは、酸化物
−窒化物（ON)層、窒化物−酸化物（NO)層、酸化物−窒
化物−酸化物(ONO)層、又は酸化物−窒化物−酸化物−
窒化物（ONON)層であってもよい。
【００６７】このように、窒化物の上又は下に酸化物を
付加する目的は、窒化物の材料応力が第１の導電層３及
び第２の導電層６を破壊するのを防止して、電気的品質
がよりよい第１の導電層３及び第２の導電層６を得るた
めである。
付加する目的は、窒化物の材料応力が第１の導電層３及
び第２の導電層６を破壊するのを防止して、電気的品質
がよりよい第１の導電層３及び第２の導電層６を得るた
めである。
【００６８】図１に示されるように、前記第１の隔離絶
縁層２はシリコン基板上に形成され、この第１の隔離絶
縁層２の局部領域２１上方に第１の導電層３が形成され
ており、この第１の隔離絶縁層２の別の局部領域２２上
方及び第１の導電層３の左右側壁には第２の隔離絶縁層
４がオーバーラップされている。この第１の導電層３は
浮動ゲートとして使用される。
縁層２はシリコン基板上に形成され、この第１の隔離絶
縁層２の局部領域２１上方に第１の導電層３が形成され
ており、この第１の隔離絶縁層２の別の局部領域２２上
方及び第１の導電層３の左右側壁には第２の隔離絶縁層
４がオーバーラップされている。この第１の導電層３は
浮動ゲートとして使用される。
【００６９】また、前記第３の隔離絶縁層５は第１の導
電層３の上方に形成されており、そして前記第２の導電
層６は前記第２、第３の隔離絶縁層４、５の上方に形成
されている。この第２の導電層６は前記第２、第３の隔
離絶縁層４、５のもつ隔離作用により前記第１の導電層
３と相互隔離し、制御ゲートとして使用される。
電層３の上方に形成されており、そして前記第２の導電
層６は前記第２、第３の隔離絶縁層４、５の上方に形成
されている。この第２の導電層６は前記第２、第３の隔
離絶縁層４、５のもつ隔離作用により前記第１の導電層
３と相互隔離し、制御ゲートとして使用される。
【００７０】第１図に示すものと、第１５図に示す従来
のスプリットゲートフラッシュメモリ構造との異なると
ころは、図１における第３隔離絶縁層５が前記第１の導
電層３の左右側壁酸化物層４１、４２の上方に形成され
ていることである。即ち、前記第３の隔離絶縁層の形成
範囲は前記左、右側酸化物層４１、４２をも包含してい
るので、第１導電層３の左右端部において尖角効果の発
生を減少させることができる。
のスプリットゲートフラッシュメモリ構造との異なると
ころは、図１における第３隔離絶縁層５が前記第１の導
電層３の左右側壁酸化物層４１、４２の上方に形成され
ていることである。即ち、前記第３の隔離絶縁層の形成
範囲は前記左、右側酸化物層４１、４２をも包含してい
るので、第１導電層３の左右端部において尖角効果の発
生を減少させることができる。
【００７１】次に図２から図５を参照して本発明にかか
るスプリットゲートフラッシュメモリの製造方法を説明
する。
るスプリットゲートフラッシュメモリの製造方法を説明
する。
【００７２】図２に示すように、まず加熱酸化法又は化
学蒸着法により前記シリコン基板上に厚さが少なくとも
８０Åのゲート酸化物層、又は厚さが８０Åから１２０
Åのトンネリング酸化物層である第１の隔離絶縁層２を
形成し、化学蒸着法により前記第１の導電層３を前記第
１の隔離絶縁層２の上方に形成し、化学蒸着法により前
記第１の導電層３の上方に厚さが３０Åから５０００Å
の第３の隔離絶縁層５を形成する。
学蒸着法により前記シリコン基板上に厚さが少なくとも
８０Åのゲート酸化物層、又は厚さが８０Åから１２０
Åのトンネリング酸化物層である第１の隔離絶縁層２を
形成し、化学蒸着法により前記第１の導電層３を前記第
１の隔離絶縁層２の上方に形成し、化学蒸着法により前
記第１の導電層３の上方に厚さが３０Åから５０００Å
の第３の隔離絶縁層５を形成する。
【００７３】次に図３に示されているように、前記第３
の隔離絶縁層５の上方にフォトレジストを載せ、フォト
リソグラフィ及びエッチング技術により、第３の隔離絶
縁層５及び第１の導電層の一部をエッチングして、前記
第１の導電層３の左右側壁３１、３２、及び前記第１の
隔離絶縁層２の領域２２を露出させる。好ましくは前記
エッチングにはドライエッチング法が使用される。
の隔離絶縁層５の上方にフォトレジストを載せ、フォト
リソグラフィ及びエッチング技術により、第３の隔離絶
縁層５及び第１の導電層の一部をエッチングして、前記
第１の導電層３の左右側壁３１、３２、及び前記第１の
隔離絶縁層２の領域２２を露出させる。好ましくは前記
エッチングにはドライエッチング法が使用される。
【００７４】続いて図４に示されているように、加熱酸
化法により酸化工程を実行することにより、前記第１の
導電層３の左右側壁３１、３２と第１の隔離絶縁層２の
エッチングされた領域２２の上方に、左右側壁酸化物層
４１、４２と領域２２の上方の酸化物層からなる第２の
隔離絶縁層４を形成する。この時に前記左右側壁酸化物
層４１、４２の上方に位置する第３の隔離絶縁層５の左
右端部の酸化が阻止されることにより、前記第１の導電
層３の左右端部の尖角構造の発生が緩和される。この場
合前記第２の隔離絶縁層４は厚さが８０Åから１２０Å
のトンネリング酸化物層、又は厚さが少なくとも８０Å
のゲート酸化物層である。
化法により酸化工程を実行することにより、前記第１の
導電層３の左右側壁３１、３２と第１の隔離絶縁層２の
エッチングされた領域２２の上方に、左右側壁酸化物層
４１、４２と領域２２の上方の酸化物層からなる第２の
隔離絶縁層４を形成する。この時に前記左右側壁酸化物
層４１、４２の上方に位置する第３の隔離絶縁層５の左
右端部の酸化が阻止されることにより、前記第１の導電
層３の左右端部の尖角構造の発生が緩和される。この場
合前記第２の隔離絶縁層４は厚さが８０Åから１２０Å
のトンネリング酸化物層、又は厚さが少なくとも８０Å
のゲート酸化物層である。
【００７５】続いて図５に示されているように、化学蒸
着法（CVD)により前記第２、第３の隔離絶縁層４、５の
上方に第２の導電層６を形成し、この第２の導電層６の
上方にフォトレジストを載せ、フォトリソグラフィ及び
エッチング技術により、この第２の導電層６をエッチン
グして、尖角構造の発生が緩和されたスプリットゲート
フラッシュメモリを形成する。
着法（CVD)により前記第２、第３の隔離絶縁層４、５の
上方に第２の導電層６を形成し、この第２の導電層６の
上方にフォトレジストを載せ、フォトリソグラフィ及び
エッチング技術により、この第２の導電層６をエッチン
グして、尖角構造の発生が緩和されたスプリットゲート
フラッシュメモリを形成する。
【００７６】次に、図６は本発明のスプリットゲートフ
ラッシュメモリの第２の実施形態を示す横断面図であ
る。図１に対応する同一の構成要素は同じ符号を付して
説明は省略する。
ラッシュメモリの第２の実施形態を示す横断面図であ
る。図１に対応する同一の構成要素は同じ符号を付して
説明は省略する。
【００７７】図６の例と図１の例との間で異なるところ
は、図６の例には第３の隔離絶縁層５と第２の導電層６
との間にダミー層７が形成されていることである。この
ダミー層７は第３の隔離絶縁層が酸化侵食されないよう
に保護するための窒化物層である。ダミー層７としては
この他にポリシリコン層、無定形シリコン層を使用する
ことができる。
は、図６の例には第３の隔離絶縁層５と第２の導電層６
との間にダミー層７が形成されていることである。この
ダミー層７は第３の隔離絶縁層が酸化侵食されないよう
に保護するための窒化物層である。ダミー層７としては
この他にポリシリコン層、無定形シリコン層を使用する
ことができる。
【００７８】次に図７から図１０は図６のスプリットゲ
ートフラッシュメモリの製造方法の第２の実施形態を示
している。図７から図１０を参照しつつそのステップを
説明する。
ートフラッシュメモリの製造方法の第２の実施形態を示
している。図７から図１０を参照しつつそのステップを
説明する。
【００７９】図７に示されているように、まず加熱酸化
法又は化学蒸着法（CVD)により前記シリコン基板１上
に、厚さが少なくとも８０Åのゲート酸化物層、又は厚
さが８０Åから１２０Åのトンネリング酸化物層である
第１の隔離絶縁層２を形成し、化学蒸着法により前記第
１の導電層３を前記第１の隔離絶縁層２の上方に形成
し、化学蒸着法により前記第１の導電層３の上方に厚さ
が３０Åから５０００Åの第３の隔離絶縁層５を形成
し、化学蒸着法又はスパッタリング法により前記第３の
隔離絶縁層５の上方にダミー層７を形成する。
法又は化学蒸着法（CVD)により前記シリコン基板１上
に、厚さが少なくとも８０Åのゲート酸化物層、又は厚
さが８０Åから１２０Åのトンネリング酸化物層である
第１の隔離絶縁層２を形成し、化学蒸着法により前記第
１の導電層３を前記第１の隔離絶縁層２の上方に形成
し、化学蒸着法により前記第１の導電層３の上方に厚さ
が３０Åから５０００Åの第３の隔離絶縁層５を形成
し、化学蒸着法又はスパッタリング法により前記第３の
隔離絶縁層５の上方にダミー層７を形成する。
【００８０】次に図８に示されているように、前記ダミ
ー層７の上方にフォトレジストを載せ、フォトリソグラ
フィ及びエッチング技術により、ダミー層７、第３の隔
離絶縁層５及び第１の導電層３の一部をエッチングし
て、前記第１の導電層３の左右側壁３１、３２及び前記
第１の隔離絶縁層２の領域２２を露出させる。前記エッ
チングには好ましくはドライエッチングが使用される。
ー層７の上方にフォトレジストを載せ、フォトリソグラ
フィ及びエッチング技術により、ダミー層７、第３の隔
離絶縁層５及び第１の導電層３の一部をエッチングし
て、前記第１の導電層３の左右側壁３１、３２及び前記
第１の隔離絶縁層２の領域２２を露出させる。前記エッ
チングには好ましくはドライエッチングが使用される。
【００８１】続いて図９に示されているように、加熱酸
化法により酸化工程を実行することにより、前記第１の
導電層３の左・右側壁３１、３２と第１の隔離絶縁層２
のエッチングされた領域２２の上方に、左右側壁酸化物
層４１、４２と領域２２の上方の酸化物層からなる第２
の隔離絶縁層４を形成する。この時、前記左・右側壁酸
化物層４１、４２の上方に位置する第３の隔離絶縁層５
と前記ダミー層７の左右端部について酸化が阻止される
ことにより、前記第１の導電層３の左右端部の尖角構造
の発生が緩和される。この場合、前記第２の隔離絶縁層
４は厚さが８０Åから１２０Åのトンネリング酸化物層
又は厚さが少なくとも８０Åのゲート酸化物層とされ
る。
化法により酸化工程を実行することにより、前記第１の
導電層３の左・右側壁３１、３２と第１の隔離絶縁層２
のエッチングされた領域２２の上方に、左右側壁酸化物
層４１、４２と領域２２の上方の酸化物層からなる第２
の隔離絶縁層４を形成する。この時、前記左・右側壁酸
化物層４１、４２の上方に位置する第３の隔離絶縁層５
と前記ダミー層７の左右端部について酸化が阻止される
ことにより、前記第１の導電層３の左右端部の尖角構造
の発生が緩和される。この場合、前記第２の隔離絶縁層
４は厚さが８０Åから１２０Åのトンネリング酸化物層
又は厚さが少なくとも８０Åのゲート酸化物層とされ
る。
【００８２】続いて図１０に示されているように、化学
蒸着法（CVD)により前記第２の隔離絶縁層４及びダミー
層７の上方に、第２の導電層６を形成し、この第２の導
電層６の上方にフォトレジストを載せ、フォトリソグラ
フィ及びエッチング技術によりこの第２の導電層６をエ
ッチングして、尖角構造の発生が緩和されたスプリット
ゲートフラッシュメモリを形成する。
蒸着法（CVD)により前記第２の隔離絶縁層４及びダミー
層７の上方に、第２の導電層６を形成し、この第２の導
電層６の上方にフォトレジストを載せ、フォトリソグラ
フィ及びエッチング技術によりこの第２の導電層６をエ
ッチングして、尖角構造の発生が緩和されたスプリット
ゲートフラッシュメモリを形成する。
【００８３】
【発明の効果】本発明のスプリットゲートフラッシュメ
モリの構造及び製造方法は加熱酸化法により酸化工程を
実行する前に、第１の導電層３の上方に酸化マスク層、
例えば第３の隔離絶縁層及びダミー層を形成させること
により、尖角構造の発生を緩和させ、尖角効果の発生を
最小限に抑えることができるので、フラッシュメモリ製
品の信頼性を向上させることができる。
モリの構造及び製造方法は加熱酸化法により酸化工程を
実行する前に、第１の導電層３の上方に酸化マスク層、
例えば第３の隔離絶縁層及びダミー層を形成させること
により、尖角構造の発生を緩和させ、尖角効果の発生を
最小限に抑えることができるので、フラッシュメモリ製
品の信頼性を向上させることができる。
【図１】本発明にかかるスプリットゲートフラッシュメ
モリの構造の第１の実施形態を示す横断面図である。
モリの構造の第１の実施形態を示す横断面図である。
【図２】本発明にかかるスプリットゲートフラッシュメ
モリの製造方法の第１の実施形態の第１工程を示す横断
面図である。
モリの製造方法の第１の実施形態の第１工程を示す横断
面図である。
【図３】本発明にかかるスプリットゲートフラッシュメ
モリの製造方法の第１の実施形態の第２工程を示す横断
面図である。
モリの製造方法の第１の実施形態の第２工程を示す横断
面図である。
【図４】本発明にかかるスプリットゲートフラッシュメ
モリの製造方法の第１の実施形態の第３工程を示す横断
面図である。
モリの製造方法の第１の実施形態の第３工程を示す横断
面図である。
【図５】本発明にかかるスプリットゲートフラッシュメ
モリの製造方法の第１の実施形態の第４工程を示す横断
面図である。
モリの製造方法の第１の実施形態の第４工程を示す横断
面図である。
【図６】本発明にかかるスプリットゲートフラッシュメ
モリの構造の第２の実施形態を示す横断面図である。
モリの構造の第２の実施形態を示す横断面図である。
【図７】本発明にかかるスプリットゲートフラッシュメ
モリの製造方法の第２の実施形態の第１工程を示す横断
面図である。
モリの製造方法の第２の実施形態の第１工程を示す横断
面図である。
【図８】本発明にかかるスプリットゲートフラッシュメ
モリの製造方法の第２の実施形態の第２工程を示す横断
面図である。
モリの製造方法の第２の実施形態の第２工程を示す横断
面図である。
【図９】本発明にかかるスプリットゲートフラッシュメ
モリの製造方法の第２の実施形態の第３工程を示す横断
面図である。
モリの製造方法の第２の実施形態の第３工程を示す横断
面図である。
【図１０】本発明にかかるスプリットゲートフラッシュ
メモリの製造方法の第２の実施形態の第４工程を示す横
断面図である。
メモリの製造方法の第２の実施形態の第４工程を示す横
断面図である。
【図１１】従来のスプリットゲートフラッシュメモリ製
造の第１工程を示す横断面図である。
造の第１工程を示す横断面図である。
【図１２】従来のスプリットゲートフラッシュメモリ製
造の第２工程を示す横断面図である。
造の第２工程を示す横断面図である。
【図１３】従来のスプリットゲートフラッシュメモリ製
造の第３工程を示す横断面図である。
造の第３工程を示す横断面図である。
【図１４】従来のスプリットゲートフラッシュメモリの
理想的な構造を示す横断面図である。
理想的な構造を示す横断面図である。
【図１５】従来のスプリットゲートフラッシュメモリの
実際の構造を示す横断面図である。
実際の構造を示す横断面図である。
１ シリコン基板 ２ 第１の隔離絶縁層 ３ 第１の導電層 ４ 第２の隔離絶縁層 ５ 第３の隔離絶縁層 ６ 第２の導電層 ７ ダミー層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (16)
- 【請求項１】 シリコン基板と、 このシリコン基板の上方に形成される第１の隔離絶縁層
と、 この第１の隔離絶縁層の一部の区域上方に形成される第
１の導電層と、 この第１の導電層の左右側壁と前記第１の隔離絶縁層の
別の一部の区域上方に形成される複数の第２の隔離絶縁
層と、 前記第１の導電層上方に形成されると共にこの第１の導
電層の左右側壁に位置する前記複数の第２の隔離絶縁相
に接続され、前記第１の導電層の左右端部の尖角効果を
減少させる第３の隔離絶縁層と、 前記第２及び第３の隔離絶縁層上方に形成され、この第
２及び第３の隔離絶縁層により前記第１の導電層と相互
隔離された第２の導電層と、 前記第３の隔離絶縁層と前記第２の導電層との間に備え
られ、前記第３の隔離絶縁層が酸化侵食されないように
保護するためのダミー層とを備えてなるスプリットゲー
トフラッシュメモリの構造。 - 【請求項２】 前記第１の隔離絶縁層及び前記第２の隔
離絶縁層は厚さが少なくとも８０Åのゲート酸化物層及
び厚さが８０Åから１２０Åのトンネリング酸化物層の
相異なる組み合わせとなるように各々いずれか一方で形
成されていることを特徴とする請求項１に記載の構造。 - 【請求項３】 前記第１の導電層はポリシリコン層又は
ポリシリコン化金属（polycide)層であることを特徴と
する請求項１記載の構造。 - 【請求項４】 前記第３の隔離絶縁層は厚さが３０Åか
ら５０００Åの窒化物層、酸化物−窒化物（ON)層、窒
化物−酸化物（NO)層、酸化物−窒化物−酸化物（ONO)
層又は酸化物−窒化物−酸化物−窒化物（ONON)層の内
のいずれか１つであり、前記第２の導電層はポリシリコ
ン層であることを特徴とする請求項１に記載の構造。 - 【請求項５】 前記ダミー層は、窒化物層、ポリシリコ
ン層又は無定形シリコン層であることを特徴とする請求
項１に記載の構造。 - 【請求項６】 （ａ）第３の隔離絶縁層を、第１の隔離
絶縁層とこの第１の隔離絶縁層上方に位置する第１の導
電層とを有するシリコン基板上方に形成させるステップ
と、 （ｂ）前記第３の隔離絶縁層上方にダミー層を形成させ
るステップと、 （ｃ）前記ダミー層、前記第３の隔離絶縁層、前記第１
の導電層を部分的に除去して、この第１の導電層の左、
右側壁と第１の隔離絶縁層の一部とを露出させ、前記ダ
ミー層の内、第３の隔離絶縁層が酸化侵食されないよう
に酸化工程の実行の際にマスク層として使用される部分
を残存させるステップと、 （ｄ）前記第３隔離絶縁層のもつ隔離作用により前記第
１の導電層の左、右端部の尖角効果が減少されるよう
に、酸化工程を実行することにより、前記第１の導電層
の側部に沿って複数の第２の隔離絶縁層を形成させるス
テップと、 （ｅ）前記複数の第２の隔離絶縁層及び第３の隔離絶縁
層の上方に第２の導電層を形成させて、スプリットゲー
トフラッシュメモリを形成するステップと、を備えるス
プリットゲートフラッシュメモリの製造方法。 - 【請求項７】 前記ステップ（ａ）はさらに、 （ａ１）酸化物層を前記シリコン基板上に形成させるス
テップと、 （ａ２）前記第１の導電層を前記酸化物層上方に形成さ
せるステップと、 （ａ３）前記第３の隔離絶縁層を前記第１の導電層上方
に形成させるステップと、 を備えることを特徴とする請求項６に記載の製造方法。 - 【請求項８】 前記ステップ（ａ１）における前記酸化
物層は厚さが少なくとも８０Åのゲート酸化物層であっ
て、加熱酸化法により形成され、又は前記ステップ（ａ
１）における前記酸化物層は厚さが８０Åから１２０Å
のトンネリング酸化物層であって、化学蒸着法（CVD)又
は加熱酸化法により形成されることを特徴とする請求項
７に記載の製造方法。 - 【請求項９】 前記ステップ（ａ２）における第１の導
電層はポリシリコン層又はポリシリコン化金属（ポリサ
イド（polycide）)層であって化学蒸着法（CVD)により
形成される請求項７に記載の製造方法。 - 【請求項１０】 前記ステップ（ａ３）における第３の
隔離絶縁層は、厚さが３０Åから５０００Åの窒化物
層、酸化物−窒化物（ON)層、窒化物−酸化物（NO)層、
酸化物−窒化物−酸化物（ONO)層又は酸化物−窒化物−
酸化物−窒化物（ONON)層の内のいずれか１つであっ
て、化学蒸着法により形成されることを特徴とする請求
項７に記載の製造方法。 - 【請求項１１】 前記ステップ（ｃ）はさらに、 （ｃ１）フォトレジスト層を第３の隔離絶縁層上方に形
成させるステップと、 （ｃ２）フォトリソグラフィ及びエッチング技術により
第３の隔離絶縁層及び第１の導電層の一部をエッチング
して前記第１の導電層の左、右側壁及び一部の酸化物層
を露出させるステップとを備え、 前記ステップ（ｃ）における第３の隔離絶縁及び第１の
導電層の一部はドライエッチング法により除去されるこ
とを特徴とする請求項６に記載の製造方法。 - 【請求項１２】 前記ステップ（ｄ）における第２の隔
離絶縁層は厚さが８０Åから１２０Åのトンネリング酸
化物層であって、化学蒸着法（CVD)又は加熱酸化方によ
り形成され、 前記ステップ（ｄ）における酸化工程は加熱酸化法によ
り実行されることを特徴とする請求項６記載の製造方
法。 - 【請求項１３】 前記ステップ（ｄ）における第２の隔
離絶縁層は厚さが少なくとも８０Åのゲート酸化物層で
あって、加熱酸化法により形成されることを特徴とする
請求項６に記載の製造方法。 - 【請求項１４】 前記ステップ（ｅ）はさらに （ｅ１）前記第２の導電層を前記第２、第３の隔離絶縁
層の上方に形成させるステップと、 （ｅ２）フォトレジストを前記第２の導電層上方に形成
させるステップと、 （ｅ３）フォトリソグラフィ及びエッチング技術により
第２の導電層の一部をエッチングしてスプリットゲート
フラッシュメモリを形成するステップとを備えることを
特徴とする請求項６に記載の製造方法。 - 【請求項１５】 前記ステップ（ｅ）における第２の導
電層はポリシリコン層であって、化学蒸着法（CVD)によ
り形成されることを特徴とする請求項６記載の製造方
法。 - 【請求項１６】 前記ステップ（ｂ）におけるダミー層
は窒化物層、ポリシリコン層及び無定形シリコン層の内
のいずれか１つであって、化学蒸着法（CVD)又はスパッ
タリング法により形成される請求項６記載の製造方法。
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| JP33564096A JP3211001B2 (ja) | 1996-12-16 | 1996-12-16 | スプリットゲートフラッシュメモリの構造及び製造方法 |
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|---|---|---|---|
| JP33564096A JP3211001B2 (ja) | 1996-12-16 | 1996-12-16 | スプリットゲートフラッシュメモリの構造及び製造方法 |
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| JPH10178111A JPH10178111A (ja) | 1998-06-30 |
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-
1996
- 1996-12-16 JP JP33564096A patent/JP3211001B2/ja not_active Expired - Fee Related
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