JP2001035945A - スタックトゲート型フラッシュｅｅｐｒｏｍセルのゲート形成方法 - Google Patents

スタックトゲート型フラッシュｅｅｐｒｏｍセルのゲート形成方法

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JP2001035945A JP2000194002A JP2000194002A JP2001035945A JP 2001035945 A JP2001035945 A JP 2001035945A JP 2000194002 A JP2000194002 A JP 2000194002A JP 2000194002 A JP2000194002 A JP 2000194002A JP 2001035945 A JP2001035945 A JP 2001035945A
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根 雨 李
Kishaku Kin
其 錫 金
Jin Shin
▲じん▼ 申
Seiki Boku
成 基 朴
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Abstract

(57)【要約】 【課題】 ＯＮＯ誘電体膜の側面バーズビークを減少さ
せてカップリング比を増加させることにより、前記短所
を解決し得るスタックトゲート型フラッシュＥＥＰＲＯ
Ｍセルのゲート形成方法を提供すること。 【解決手段】 本発明のスタックトゲート型フラッシュ
ＥＥＰＲＯＭセルのゲート形成方法は、半導体基板上に
トンネル酸化膜、フローティングゲート、誘電体膜及び
コントロールゲートが積層された構造のセルゲートを形
成する段階と、前記セルゲートを含んだ全体上部に第１
バリア層として酸化膜を形成する段階と、前記第１バリ
ア層の上部に第２バリア層として窒化膜を形成する段階
と、再酸化(Reoxidation)工程を行なう段階と、前記窒
化膜を除去する段階とを含んでなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はスタックトゲート型
フラッシュＥＥＰＲＯＭセルのゲート形成方法に係り、
特にフローティングゲート、ＯＮＯ誘電体膜及びコント
ロールゲートが積層された構造のセルゲートを形成した
後で行なう再酸化(Reoxidation)工程の間に発生するＯ
ＮＯ誘電体膜の側面バーズビーク(Lateral bird's bea
k)を減少させてカップリング比を増加させることによ
り、セルの消去動作速度が増加できるようにしたスタッ
クトゲート型フラッシュＥＥＰＲＯＭセルのゲート形成
方法に関する。
【０００２】
【従来の技術】以下、従来のスタックトゲート型フラッ
シュＥＥＰＲＯＭセルのゲート形成方法を図１に基づい
て説明する。
【０００３】図１Ａは通常のスタックトゲート型フラッ
シュＥＥＰＲＯＭセルのゲート形成方法であって、半導
体基板１上にはフローティングゲート３とコントロール
ゲート５とが積層された積層ゲートを形成する。フロー
ティングゲート３と半導体基板１との間にはトンネル酸
化膜２を形成する。フローティングゲート３とコントロ
ールゲート５との間には誘電体膜４を形成する。誘電体
膜４はＯＮＯ(Oxide-Nitride-Oxide) 構造が広く適用さ
れる。
【０００４】図１Ｂは図１ＡにおけるＯＮＯ構造の誘電
体膜４を詳細に示す図であり、下部酸化膜(Oxide;４
ａ)、窒化膜(Nitride;４ｂ)、上部酸化膜(Oxide;４ｃ)
構造で形成される。しかし、従来のセルゲート形成方法
はセルゲートを形成した後、ダメージ(Damage)緩和のた
めに８５０℃の温度で再酸化(Reoxidation)過程を行な
う。この際、誘電体膜４のＯＮＯ構造周辺のポリシリコ
ンが酸化(Oxidation)され、図１Ｂに示すようにＯＮＯ
誘電体膜の下部及び上部酸化膜（４ａ及び４ｃ）の膜厚
が厚くなる側面バーズビーク４ｄが発生する。
【０００５】このような側面バーズビークの発生原因
は、セルゲート形成のためのエッチング工程時のＯＮＯ
誘電体膜４付近のエッチングダメージと、再酸化(Reoxi
dation)の際ＯＮＯ誘電体膜４を成す酸化膜（４ａ及び
４ｃ）とポリシリコンで形成されたゲート（３及び５）
との境界部分におけるポリシリコンの酸化によるものと
推定される。 キャパシタンスと絶縁物質の厚さは逆比
例関係にあるもので、このようにＯＮＯ誘電体膜４の膜
厚が増加すると、キャパシタンス値が小さくなってカッ
プリング比が減少する。セルを動作させるに際して、カ
ップリング比は非常に重要な要素となる。
【０００６】例えば、コントロールゲートに１０Ｖ電圧
が加えられると、カップリング比が０.５の時、フロー
ティングゲートにかかる電圧は５Ｖ電圧となる。従っ
て、カップリング比が大きければ大きいほどフローディ
ングゲートにかかる電圧が増加するが、これはセル消去
動作をさせるのに重要な役割を果たす。セル消去は普通
Ｆ−Ｎトンネリングを用いるが、カップリング比が大き
ければ大きい程フローディングゲートにかかる電圧が大
きくなって、フローディングゲートの電子をチャネル或
いはソース地域にＦ−Ｎトンネリングさせるのに有利で
ある。側面バーズビークによるＯＮＯ誘電体膜の膜厚の
増加はカップリング比を減少させてセル消去速度を低下
させるので、全体セル消去動作速度を低下させる重要原
因となる。セルのカップリング比は０．６以上とならな
ければ、所望のセル消去動作速度を出すことができな
い。
【０００７】
【発明が解決しようとする課題】従って、本発明はＯＮ
Ｏ誘電体膜の側面バーズビークを減少させてカップリン
グ比を増加させることにより、前記短所を解決し得るス
タックトゲート型フラッシュＥＥＰＲＯＭセルのゲート
形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明のスタックトゲート型フラッシュＥＥＰＲＯＭ
セルのゲート形成方法は、半導体基板上にトンネル酸化
膜、フローティングゲート、誘電体膜及びコントロール
ゲートが積層された構造のセルゲートを形成する段階
と、前記セルゲートを含んだ全体上部に第１バリア層と
して酸化膜を形成する段階と、前記第１バリア層の上部
に第２バリア層として窒化膜を形成する段階と、再酸化
(Reoxidation)工程を行なう段階と、前記窒化膜を除去
する段階とを含んでなることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
【００１０】図２Ａ乃至図２Ｃは本発明によるスタック
トゲート型フラッシュＥＥＰＲＯＭセルのゲート形成方
法を説明するための断面図である。
【００１１】図２Ａは半導体基板１上にフローティング
ゲート３とコントロールゲート５とからなる積層ゲート
が形成されている状態の断面図である。フローティング
ゲート３と半導体基板１との間にはトンネル酸化膜２が
形成される。フローティングゲート３とコントロールゲ
ート５との間には誘電体膜４が形成される。誘電体膜４
は下部酸化膜４ａ、窒化膜４ｂ及び上部酸化膜４ｃが積
層されたＯＮＯ構造である。以後、セルゲートを含んだ
全体上部に第１バリア層として酸化膜７を厚さ５０乃至
１００Åに７７５℃以下の低温度で蒸着する。次に、酸
化膜７の上部に第２バリア層として窒化膜８を厚さ５０
乃至１００ÅにＣＶＤ（化学気相成長法）工程で蒸着す
る。この際、酸化膜７はセルゲートを不純物から保護す
る役割、及び窒化膜蒸着時にストレス緩和役割を果た
す。窒化膜８は再酸化工程の際ＯＮＯ誘電体膜４の側面
バーズビークの発生を防ぐ極めて重要な役割を果たす。
この際、窒化膜８の厚さが厚すぎると、窒化膜８の除去
時に酸化膜も共に除去され、セルゲートに影響を与え
る。そして、セルサイズに関連しゲート間のスペーサ(g
ate to gate space)を考慮に入れて適切な厚さを設定し
なければならない。
【００１２】その後、再酸化を行なって８５０℃以上の
熱工程でセルゲートのダメージ緩和及び蒸着物質を自己
安定化させる。
【００１３】図２Ｂは後続工程の接合部形成のためのイ
オン注入工程のために、窒化膜８を、燐酸を用いたウェ
ットエッチングもしくはドライエッチングによって完全
に除去した状態の断面図である。
【００１４】図２Ｃは酸化膜７を除去してＯＮＯ誘電体
膜４の側面バーズビークがないセルゲートを完成した状
態の断面図である。
【００１５】一方、本発明の別の実施例では、酸化膜７
を低温のＨＤＰ(high density plasma)で蒸着し、窒化
膜８を遅延時間なしに(No time delay)形成することが
でき、バリア層の形成時にパーティクル及び不純物から
汚染を防止するすることができる。
【００１６】
【発明の効果】上述したように、本発明はセルゲート形
成後再酸化工程を行なう以前にバリア層として酸化膜及
び窒化膜を蒸着して、セルゲートを不純物から保護する
と共に再酸化の際ＯＮＯ誘電体膜の側面バーズビークの
発生を抑える。また、ＯＮＯ誘電体膜の膜厚の増加を予
防することにより、コントロールゲートとフローティン
グゲートとのカップリング比を増加させ、カップリング
比の増加によって相対的にコントロールゲートに低電圧
を加えてもさらにフローティングゲートにかかる電圧は
高くなり、セル消去動作時の速度を増加させることので
きる卓越な効果がある。
【図面の簡単な説明】
【図１】図１Ａ及び図１Ｂは従来のセルゲート型フラッ
シュＥＥＰＲＯＭセルのゲート形成方法を説明するため
の断面図である。
【図２】図２Ａ乃至図２Ｃは本発明のセルゲート型フラ
ッシュＥＥＰＲＯＭセルのゲート形成方法を説明するた
めの断面図である。
【符号の説明】
１ 半導体基板 ２ トンネル酸化膜 ３ フローティングゲート ４ 誘電体膜 ５ コントロールゲート ７ 酸化膜 ８ 窒化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 申 ▲じん▼ 大韓民国 ソウル 九老区 高尺２洞 キ ュンナムアパートメント202−1103 (72)発明者 朴 成 基 大韓民国 慶尚北道 尚州市 化南面 坪 温里 323

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にトンネル酸化膜、フロー
    ティングゲート、誘電体膜及びコントロールゲートが積
    層された構造のセルゲートを形成する段階と、 前記セルゲートを含んだ全体上部に第１バリア層として
    酸化膜を形成する段階と、 前記第１バリア層の上部に第２バリア層として窒化膜を
    形成する段階と、 再酸化(Reoxidation)工程を行なう段階と、 前記窒化膜を除去する段階とを含んでなることを特徴と
    するスタックトゲート型フラッシュＥＥＰＲＯＭセルの
    ゲート形成方法。
  2. 【請求項２】 前記酸化膜はＨＤＰで蒸着することを特
    徴とする請求項１記載のスタックトゲート型フラッシュ
    ＥＥＰＲＯＭセルのゲート形成方法。
  3. 【請求項３】 前記酸化膜は７７５℃以下の低温度で蒸
    着することを特徴とする請求項１記載のスタックトゲー
    ト型フラッシュＥＥＰＲＯＭセルのゲート形成方法。
  4. 【請求項４】 前記酸化膜は厚さ５０乃至１００Åに形
    成することを特徴とする請求項１記載のスタックトゲー
    ト型フラッシュＥＥＰＲＯＭセルのゲート形成方法。
  5. 【請求項５】 前記窒化膜はＣＶＤ工程で形成すること
    を特徴とする請求項１記載のスタックトゲート型フラッ
    シュＥＥＰＲＯＭセルのゲート形成方法。
  6. 【請求項６】 前記窒化膜は厚さ５０乃至１００Åに形
    成することを特徴とする請求項１記載のスタックトゲー
    ト型フラッシュＥＥＰＲＯＭセルのゲート形成方法。
  7. 【請求項７】 前記酸化膜と窒化膜は遅延時間なしに蒸
    着工程を行なって形成することを特徴とする請求項１記
    載のスタックトゲート型フラッシュＥＥＰＲＯＭセルの
    ゲート形成方法。
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