JPH09251998A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09251998A JPH09251998A JP5975196A JP5975196A JPH09251998A JP H09251998 A JPH09251998 A JP H09251998A JP 5975196 A JP5975196 A JP 5975196A JP 5975196 A JP5975196 A JP 5975196A JP H09251998 A JPH09251998 A JP H09251998A
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Abstract
(57)【要約】
【課題】半導体基板上にＣＶＤ酸化膜を形成して熱処理
によるＣＶＤ酸化膜の膜質の改善を図る際、ＣＶＤ酸化
膜の膜厚増加を抑制しつつ十分な改善効果を得る。 【解決手段】半導体基板１１上にＣＶＤ酸化膜１５を備
えた半導体装置の製造に際して、少なくともＣＶＤ酸化
膜１５を堆積する前に熱窒化処理により下地表層を窒化
させて窒化膜１４を形成しておき、ＣＶＤ酸化膜１５を
堆積した後に酸化性雰囲気中での熱処理を行うことを特
徴とする。
によるＣＶＤ酸化膜の膜質の改善を図る際、ＣＶＤ酸化
膜の膜厚増加を抑制しつつ十分な改善効果を得る。 【解決手段】半導体基板１１上にＣＶＤ酸化膜１５を備
えた半導体装置の製造に際して、少なくともＣＶＤ酸化
膜１５を堆積する前に熱窒化処理により下地表層を窒化
させて窒化膜１４を形成しておき、ＣＶＤ酸化膜１５を
堆積した後に酸化性雰囲気中での熱処理を行うことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にシリコン基板上にＣＶＤ法により酸化
膜（ＣＶＤ酸化膜）を堆積形成する際にＣＶＤ酸化膜の
信頼性を向上させる方法に関するもので、例えばＥＰＲ
ＯＭ（紫外線消去・再書込み可能な読み出し専用メモ
リ）におけるセルトランジスタ部の形成に際して使用さ
れる。
方法に係り、特にシリコン基板上にＣＶＤ法により酸化
膜（ＣＶＤ酸化膜）を堆積形成する際にＣＶＤ酸化膜の
信頼性を向上させる方法に関するもので、例えばＥＰＲ
ＯＭ（紫外線消去・再書込み可能な読み出し専用メモ
リ）におけるセルトランジスタ部の形成に際して使用さ
れる。
【０００２】
【従来の技術】半導体装置の高集積化および低消費電力
化が進むにつれて、半導体基板上に形成される素子はま
すます微細化され、素子のゲート絶縁膜についても低電
圧で素子を駆動し得るようにその薄膜化が重要になって
いる。これに伴い、ゲート絶縁膜の製造方法も、従来の
熱酸化法に代えてＣＶＤ法が採用されている。
化が進むにつれて、半導体基板上に形成される素子はま
すます微細化され、素子のゲート絶縁膜についても低電
圧で素子を駆動し得るようにその薄膜化が重要になって
いる。これに伴い、ゲート絶縁膜の製造方法も、従来の
熱酸化法に代えてＣＶＤ法が採用されている。
【０００３】熱酸化法では、図６（ａ）に示すように、
半導体基板１に形成された素子分離用のフィールド酸化
膜２の近傍でゲート絶縁膜３の薄膜化現象が起き、ゲー
ト絶縁膜３上に形成される導電膜５と基板１との間の絶
縁が問題となる。
半導体基板１に形成された素子分離用のフィールド酸化
膜２の近傍でゲート絶縁膜３の薄膜化現象が起き、ゲー
ト絶縁膜３上に形成される導電膜５と基板１との間の絶
縁が問題となる。
【０００４】これに対して、ＣＶＤ法では、図６（ｂ）
に示すように、ゲート絶縁膜４の薄膜化現象が起きず、
しかも、熱酸化法に比べて、薄膜の制御性が容易であ
り、かつ、より低温で成膜が可能であるという利点があ
る。
に示すように、ゲート絶縁膜４の薄膜化現象が起きず、
しかも、熱酸化法に比べて、薄膜の制御性が容易であ
り、かつ、より低温で成膜が可能であるという利点があ
る。
【０００５】従来、ＣＶＤ法により堆積された絶縁膜を
備えた半導体装置、例えば二層の多結晶シリコンを用い
たスタック構造のセル形状を有する不揮発性メモリの一
種であるＥＰＲＯＭのセルトランジスタ部を製造する
際、図７（ａ）乃至（ｃ）に示すような工程を採用して
いる。
備えた半導体装置、例えば二層の多結晶シリコンを用い
たスタック構造のセル形状を有する不揮発性メモリの一
種であるＥＰＲＯＭのセルトランジスタ部を製造する
際、図７（ａ）乃至（ｃ）に示すような工程を採用して
いる。
【０００６】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板１上に選択酸化法を用いて素子分離用のフィー
ルド酸化膜（図示せず）を形成する。続いて、熱酸化法
を用いて、基板上全面に第１ゲート絶縁膜２となる厚さ
１０ｎｍの熱酸化膜を形成する。
コン基板１上に選択酸化法を用いて素子分離用のフィー
ルド酸化膜（図示せず）を形成する。続いて、熱酸化法
を用いて、基板上全面に第１ゲート絶縁膜２となる厚さ
１０ｎｍの熱酸化膜を形成する。
【０００７】次に、ＬＰＣＶＤ法を用いて、前記第１ゲ
ート絶縁膜２上にフローティングゲート用の第１層ゲー
ト電極となる多結晶シリコン膜３を１００ｎｍの厚さに
堆積した後、不純物としてリンを熱拡散する。
ート絶縁膜２上にフローティングゲート用の第１層ゲー
ト電極となる多結晶シリコン膜３を１００ｎｍの厚さに
堆積した後、不純物としてリンを熱拡散する。
【０００８】次に、ＬＰＣＶＤ法を用いて、前記多結晶
シリコン膜３上に厚さ１０ｎｍの酸化膜（第１のＣＶＤ
酸化膜）４を堆積させた後、非酸化性雰囲気中での熱処
理により前記第１のＣＶＤ酸化膜を緻密化させる。
シリコン膜３上に厚さ１０ｎｍの酸化膜（第１のＣＶＤ
酸化膜）４を堆積させた後、非酸化性雰囲気中での熱処
理により前記第１のＣＶＤ酸化膜を緻密化させる。
【０００９】さらに、ＬＰＣＶＤ法を用いて、前記ＣＶ
Ｄ酸化膜４上に厚さ１０ｎｍのシリコン窒化膜５を堆積
させ、さらに、前記シリコン窒化膜５上に厚さ５ｎｍの
第２のＣＶＤ酸化膜６を堆積させた後、酸化性雰囲気中
での熱処理により前記第２のＣＶＤ酸化膜６を緻密化さ
せる。
Ｄ酸化膜４上に厚さ１０ｎｍのシリコン窒化膜５を堆積
させ、さらに、前記シリコン窒化膜５上に厚さ５ｎｍの
第２のＣＶＤ酸化膜６を堆積させた後、酸化性雰囲気中
での熱処理により前記第２のＣＶＤ酸化膜６を緻密化さ
せる。
【００１０】上記第１のＣＶＤ酸化膜４、シリコン窒化
膜５および第２のＣＶＤ酸化膜６の三層からなるＯＮＯ
膜（インターポリ絶縁膜）７は、第２ゲート絶縁膜とな
る。続いて、ＬＰＣＶＤ法を用いて、前記ＯＮＯ膜７上
にコントロールゲート用の第２層ゲート電極となる多結
晶シリコン膜８を２００ｎｍの厚さに堆積した後、不純
物としてリンを熱拡散する。
膜５および第２のＣＶＤ酸化膜６の三層からなるＯＮＯ
膜（インターポリ絶縁膜）７は、第２ゲート絶縁膜とな
る。続いて、ＬＰＣＶＤ法を用いて、前記ＯＮＯ膜７上
にコントロールゲート用の第２層ゲート電極となる多結
晶シリコン膜８を２００ｎｍの厚さに堆積した後、不純
物としてリンを熱拡散する。
【００１１】ひき続き、前記多結晶シリコン膜８上にフ
ォトレジストを塗布し、写真蝕刻法を用いて、図７
（ｂ）に示すように、前記フォトレジスト９を所望の形
状にパターニングする。
ォトレジストを塗布し、写真蝕刻法を用いて、図７
（ｂ）に示すように、前記フォトレジスト９を所望の形
状にパターニングする。
【００１２】そして、レジストパターン９をマスクと
し、ドライエッチング法を用いて、図７（ｃ）に示すよ
うに、前記コントロールゲート用の多結晶シリコン膜
８、ＯＮＯ膜７およびフローティングゲート用の多結晶
シリコン膜３をエッチングした後、レジストパターン９
を除去する。
し、ドライエッチング法を用いて、図７（ｃ）に示すよ
うに、前記コントロールゲート用の多結晶シリコン膜
８、ＯＮＯ膜７およびフローティングゲート用の多結晶
シリコン膜３をエッチングした後、レジストパターン９
を除去する。
【００１３】上記したような従来のＥＰＲＯＭのセルト
ランジスタ部の形成方法には、以下に述べるような問題
があった。一般に、ＣＶＤ酸化膜は、そのままでは熱酸
化膜に比べて膜の構造が粗く、低電界でのリーク電流が
大きく、絶縁膜として十分な品質を有さないので、低リ
ーク電流および低欠陥が重要とされる前記第２ゲート絶
縁膜（ＯＮＯ膜７）にＣＶＤ酸化膜をそのまま適用する
ことはできない。この対策として、ＣＶＤ酸化膜に熱処
理を施すことにより膜の構造の緻密化を図る方法が知ら
れている。
ランジスタ部の形成方法には、以下に述べるような問題
があった。一般に、ＣＶＤ酸化膜は、そのままでは熱酸
化膜に比べて膜の構造が粗く、低電界でのリーク電流が
大きく、絶縁膜として十分な品質を有さないので、低リ
ーク電流および低欠陥が重要とされる前記第２ゲート絶
縁膜（ＯＮＯ膜７）にＣＶＤ酸化膜をそのまま適用する
ことはできない。この対策として、ＣＶＤ酸化膜に熱処
理を施すことにより膜の構造の緻密化を図る方法が知ら
れている。
【００１４】ＣＶＤ酸化膜の緻密化には、本来、非酸化
性雰囲気中での熱処理よりも、酸化性雰囲気中での熱処
理の方が効果が大きいことが判明しているが、従来はＯ
ＮＯ膜７の下面側のボトム酸化膜（第１のＣＶＤ酸化膜
４）に対して非酸化性雰囲気中での熱処理を行っている
ので、十分な緻密化による膜質の改善を図ることが困難
であった。
性雰囲気中での熱処理よりも、酸化性雰囲気中での熱処
理の方が効果が大きいことが判明しているが、従来はＯ
ＮＯ膜７の下面側のボトム酸化膜（第１のＣＶＤ酸化膜
４）に対して非酸化性雰囲気中での熱処理を行っている
ので、十分な緻密化による膜質の改善を図ることが困難
であった。
【００１５】従来、前記第１のＣＶＤ酸化膜４に対して
非酸化性雰囲気中での熱処理を行っている理由は、第１
のＣＶＤ酸化膜４の下層にフローティングゲート用の多
結晶シリコン膜３が存在しており、第１のＣＶＤ酸化膜
４に対して酸化性雰囲気中での熱処理を行うと、酸化剤
が第１のＣＶＤ酸化膜４を上側から下側に通り抜け、下
層のフローティングゲート用の多結晶シリコン膜３の表
面まで酸化が進んで酸化膜厚、ひいては第２ゲート絶縁
膜７の膜厚が増加してしまうという問題が生じるのを避
けるためである。
非酸化性雰囲気中での熱処理を行っている理由は、第１
のＣＶＤ酸化膜４の下層にフローティングゲート用の多
結晶シリコン膜３が存在しており、第１のＣＶＤ酸化膜
４に対して酸化性雰囲気中での熱処理を行うと、酸化剤
が第１のＣＶＤ酸化膜４を上側から下側に通り抜け、下
層のフローティングゲート用の多結晶シリコン膜３の表
面まで酸化が進んで酸化膜厚、ひいては第２ゲート絶縁
膜７の膜厚が増加してしまうという問題が生じるのを避
けるためである。
【００１６】図８（ａ）乃至（ｃ）は、ＣＶＤ酸化膜の
熱処理による膜質の改善効果について、非酸化性雰囲気
中での熱処理に比べて酸化性雰囲気中での熱処理の方が
より効果が大きいことを意味するデータの一例を示して
いる。
熱処理による膜質の改善効果について、非酸化性雰囲気
中での熱処理に比べて酸化性雰囲気中での熱処理の方が
より効果が大きいことを意味するデータの一例を示して
いる。
【００１７】図８（ａ）は、ＣＶＤ酸化膜を電極間絶縁
膜として用いたＭＯＳキャパシタ構造について、低電界
でのリーク電流量を熱処理条件で比較した結果を示すも
のである。
膜として用いたＭＯＳキャパシタ構造について、低電界
でのリーク電流量を熱処理条件で比較した結果を示すも
のである。
【００１８】図８（ｂ）は、ＣＶＤ酸化膜に対するウェ
ットエッチング処理におけるエッチング量を熱処理条件
で比較した結果を示すものである。図８（ｃ）は、Ｘ線
光電子分光装置（ＸＰＳ）を用いて観察したＣＶＤ酸化
膜の結合状態（格子の歪み）を熱処理条件で比較した結
果を示すものである。この場合、回折線の幅は、結晶子
の大きさと格子の歪みを表わし、幅が広いほど不均一な
格子歪みが存在すると認識されている。
ットエッチング処理におけるエッチング量を熱処理条件
で比較した結果を示すものである。図８（ｃ）は、Ｘ線
光電子分光装置（ＸＰＳ）を用いて観察したＣＶＤ酸化
膜の結合状態（格子の歪み）を熱処理条件で比較した結
果を示すものである。この場合、回折線の幅は、結晶子
の大きさと格子の歪みを表わし、幅が広いほど不均一な
格子歪みが存在すると認識されている。
【００１９】ここで、ＥＰＲＯＭやＥＥＰＲＯＭなどの
セルトランジスタにおいて、そのコントロールゲート・
フローティングゲート間の第２ゲート絶縁膜７の膜厚の
増加が懸念される理由について説明する。
セルトランジスタにおいて、そのコントロールゲート・
フローティングゲート間の第２ゲート絶縁膜７の膜厚の
増加が懸念される理由について説明する。
【００２０】図９（ａ）に示す積層ゲート構造を有する
セルトランジスタにおいては、図９（ｂ）に示すよう
に、セルトランジスタの動作特性（書込み特性あるいは
書込み／消去特性）を左右するフローティングゲート３
の電圧ＶFGが、コントロールゲート３の印加電圧ＶCG
と、第２ゲート絶縁膜７の膜厚に依存するコントロール
ゲート・フローティングゲート間容量Ｃ２と第１ゲート
絶縁膜２の膜厚に依存するフローティングゲート・チャ
ネル領域間容量Ｃ１との比率により決まる。従って、第
２ゲート絶縁膜７の膜厚の増加がセルトランジスタの特
性の劣化やばらつきに大きく影響する。
セルトランジスタにおいては、図９（ｂ）に示すよう
に、セルトランジスタの動作特性（書込み特性あるいは
書込み／消去特性）を左右するフローティングゲート３
の電圧ＶFGが、コントロールゲート３の印加電圧ＶCG
と、第２ゲート絶縁膜７の膜厚に依存するコントロール
ゲート・フローティングゲート間容量Ｃ２と第１ゲート
絶縁膜２の膜厚に依存するフローティングゲート・チャ
ネル領域間容量Ｃ１との比率により決まる。従って、第
２ゲート絶縁膜７の膜厚の増加がセルトランジスタの特
性の劣化やばらつきに大きく影響する。
【００２１】
【発明が解決しようとする課題】上記したように半導体
基板上にＣＶＤ酸化膜を形成する従来の方法は、ＣＶＤ
酸化膜の熱処理によりＣＶＤ酸化膜の膜質の改善を図る
際、ＣＶＤ酸化膜の膜厚の増加を抑制しつつ十分な改善
効果を得ることが困難であり、このＣＶＤ酸化膜をＥＰ
ＲＯＭなどのセルトランジスタのゲート絶縁膜として用
いた場合にその特性の劣化やばらつきに大きく影響する
という問題があった。
基板上にＣＶＤ酸化膜を形成する従来の方法は、ＣＶＤ
酸化膜の熱処理によりＣＶＤ酸化膜の膜質の改善を図る
際、ＣＶＤ酸化膜の膜厚の増加を抑制しつつ十分な改善
効果を得ることが困難であり、このＣＶＤ酸化膜をＥＰ
ＲＯＭなどのセルトランジスタのゲート絶縁膜として用
いた場合にその特性の劣化やばらつきに大きく影響する
という問題があった。
【００２２】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板上にＣＶＤ酸化膜を形成して熱処
理によるＣＶＤ酸化膜の膜質の改善を図る際、ＣＶＤ酸
化膜の膜厚の増加を抑制しつつ十分な改善効果を得るこ
とが容易になり、このＣＶＤ酸化膜をＥＰＲＯＭなどの
セルトランジスタのゲート絶縁膜として用いた場合にそ
の特性の劣化やばらつきを大幅に抑制でき、歩留りおよ
び信頼性の向上を図り得る半導体装置の製造方法を提供
することを目的とする。
たもので、半導体基板上にＣＶＤ酸化膜を形成して熱処
理によるＣＶＤ酸化膜の膜質の改善を図る際、ＣＶＤ酸
化膜の膜厚の増加を抑制しつつ十分な改善効果を得るこ
とが容易になり、このＣＶＤ酸化膜をＥＰＲＯＭなどの
セルトランジスタのゲート絶縁膜として用いた場合にそ
の特性の劣化やばらつきを大幅に抑制でき、歩留りおよ
び信頼性の向上を図り得る半導体装置の製造方法を提供
することを目的とする。
【００２３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に薄い耐酸化性膜を形成する工
程と、ＣＶＤ法により前記耐酸化性膜上にＣＶＤ酸化膜
を堆積形成する工程と、酸化性雰囲気中での熱処理によ
り前記ＣＶＤ酸化膜を緻密化させる工程とを具備するこ
とを特徴とする。
造方法は、半導体基板上に薄い耐酸化性膜を形成する工
程と、ＣＶＤ法により前記耐酸化性膜上にＣＶＤ酸化膜
を堆積形成する工程と、酸化性雰囲気中での熱処理によ
り前記ＣＶＤ酸化膜を緻密化させる工程とを具備するこ
とを特徴とする。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）乃至（ｅ）およ
び図２（ａ）乃至（ｃ）は、本発明の半導体装置の製造
方法の第１の実施の形態に係る半導体基板上のＣＶＤ酸
化膜の形成方法を、ＥＰＲＯＭにおける二層の多結晶シ
リコンを用いたスタック構造のセルトランジスタ部を製
造する際に適用した工程を示している。
施の形態を詳細に説明する。図１（ａ）乃至（ｅ）およ
び図２（ａ）乃至（ｃ）は、本発明の半導体装置の製造
方法の第１の実施の形態に係る半導体基板上のＣＶＤ酸
化膜の形成方法を、ＥＰＲＯＭにおける二層の多結晶シ
リコンを用いたスタック構造のセルトランジスタ部を製
造する際に適用した工程を示している。
【００２５】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１１上に選択酸化法により素子分離用のフィー
ルド酸化膜（図示せず）を形成する。続いて、９００℃
のＨＣｌ添加ドライ酸素雰囲気中での熱処理により、基
板上全面に第１ゲート絶縁膜１２となる厚さ１０ｎｍの
熱酸化膜を形成する。
コン基板１１上に選択酸化法により素子分離用のフィー
ルド酸化膜（図示せず）を形成する。続いて、９００℃
のＨＣｌ添加ドライ酸素雰囲気中での熱処理により、基
板上全面に第１ゲート絶縁膜１２となる厚さ１０ｎｍの
熱酸化膜を形成する。
【００２６】次に、図１（ｂ）に示すように、モノシラ
ン（ＳｉＨ4 ）を用いた６００℃の温度でのＬＰＣＶＤ
法により、前記第１ゲート絶縁膜１２上にフローティン
グゲート用の第１層ゲート電極となる多結晶シリコン膜
１３を１００ｎｍの厚さに堆積した後、不純物としてリ
ンを８５０℃の温度で熱拡散する。
ン（ＳｉＨ4 ）を用いた６００℃の温度でのＬＰＣＶＤ
法により、前記第１ゲート絶縁膜１２上にフローティン
グゲート用の第１層ゲート電極となる多結晶シリコン膜
１３を１００ｎｍの厚さに堆積した後、不純物としてリ
ンを８５０℃の温度で熱拡散する。
【００２７】次に、図１（ｃ）に示すように、アンモニ
ア（ＮＨ3 ）を用いた８００℃の温度での急速加熱法に
より、前記多結晶シリコン膜１３の表層にシリコン窒化
膜層１４を形成する。
ア（ＮＨ3 ）を用いた８００℃の温度での急速加熱法に
より、前記多結晶シリコン膜１３の表層にシリコン窒化
膜層１４を形成する。
【００２８】さらに、図１（ｄ）に示すように、ジクロ
ルシラン（ＳｉＨ2 Ｃｌ）と亜酸化窒素（Ｎ2 Ｏ）を用
いた８００℃の温度でのＬＰＣＶＤ法により、前記シリ
コン窒化膜層１４上に厚さ８ｎｍの酸化膜（第１のＣＶ
Ｄ酸化膜）１５を堆積させた後、８００℃の温度でのウ
ェット酸素雰囲気中での熱処理を加えることにより、前
記第１のＣＶＤ酸化膜１５を緻密化させる。
ルシラン（ＳｉＨ2 Ｃｌ）と亜酸化窒素（Ｎ2 Ｏ）を用
いた８００℃の温度でのＬＰＣＶＤ法により、前記シリ
コン窒化膜層１４上に厚さ８ｎｍの酸化膜（第１のＣＶ
Ｄ酸化膜）１５を堆積させた後、８００℃の温度でのウ
ェット酸素雰囲気中での熱処理を加えることにより、前
記第１のＣＶＤ酸化膜１５を緻密化させる。
【００２９】続いて、図１（ｅ）に示すように、ＳｉＨ
2 ＣｌとＮＨ3 を用いた７００℃の温度でのＬＰＣＶＤ
法により、前記第１のＣＶＤ酸化膜上１５に厚さ１０ｎ
ｍのシリコン窒化膜１６を堆積させ、さらに、ＳｉＨ2
ＣｌとＮ2 Ｏを用いた８００℃の温度でのＬＰＣＶＤ法
により、前記シリコン窒化膜１５上に厚さ５ｎｍの第２
のＣＶＤ酸化膜１７を堆積させた後、８００℃の温度で
のウェット酸素雰囲気中での熱処理を加えることによ
り、前記第２のＣＶＤ酸化膜１７を緻密化させる。
2 ＣｌとＮＨ3 を用いた７００℃の温度でのＬＰＣＶＤ
法により、前記第１のＣＶＤ酸化膜上１５に厚さ１０ｎ
ｍのシリコン窒化膜１６を堆積させ、さらに、ＳｉＨ2
ＣｌとＮ2 Ｏを用いた８００℃の温度でのＬＰＣＶＤ法
により、前記シリコン窒化膜１５上に厚さ５ｎｍの第２
のＣＶＤ酸化膜１７を堆積させた後、８００℃の温度で
のウェット酸素雰囲気中での熱処理を加えることによ
り、前記第２のＣＶＤ酸化膜１７を緻密化させる。
【００３０】上記シリコン窒化膜層１４、第１のＣＶＤ
酸化膜１５、シリコン窒化膜１６および第２のＣＶＤ酸
化膜１７の四層からなるインターポリ絶縁膜１８は、第
２ゲート絶縁膜となる。
酸化膜１５、シリコン窒化膜１６および第２のＣＶＤ酸
化膜１７の四層からなるインターポリ絶縁膜１８は、第
２ゲート絶縁膜となる。
【００３１】続いて、図２（ａ）に示すように、ＳｉＨ
4 を用いた６００℃の温度でのＬＰＣＶＤ法により、前
記インターポリ絶縁膜１８上にコントロールゲート用の
第２層ゲート電極となる多結晶シリコン膜１９を２００
ｎｍの厚さに堆積した後、不純物としてリンを８５０℃
の温度で熱拡散する。
4 を用いた６００℃の温度でのＬＰＣＶＤ法により、前
記インターポリ絶縁膜１８上にコントロールゲート用の
第２層ゲート電極となる多結晶シリコン膜１９を２００
ｎｍの厚さに堆積した後、不純物としてリンを８５０℃
の温度で熱拡散する。
【００３２】ひき続き、図２（ｂ）に示すように、前記
多結晶シリコン膜１９上にフォトレジスト２０を塗布
し、写真蝕刻法を用いて、前記フォトレジスト２０を所
望の形状にパターニングしてレジストパターンを形成す
る。
多結晶シリコン膜１９上にフォトレジスト２０を塗布
し、写真蝕刻法を用いて、前記フォトレジスト２０を所
望の形状にパターニングしてレジストパターンを形成す
る。
【００３３】そして、図２（ｃ）に示すように、前記レ
ジストパターン２０をマスクとし、ドライエッチング法
を用いて、前記コントロールゲート用の多結晶シリコン
膜１９、インターポリ絶縁膜１８およびフローティング
ゲート用の多結晶シリコン膜１３をエッチングした後、
レジストパターン２０を除去する。
ジストパターン２０をマスクとし、ドライエッチング法
を用いて、前記コントロールゲート用の多結晶シリコン
膜１９、インターポリ絶縁膜１８およびフローティング
ゲート用の多結晶シリコン膜１３をエッチングした後、
レジストパターン２０を除去する。
【００３４】即ち、上記したようなセルトランジスタ部
の形成方法においては、シリコン基板１１上にＣＶＤ酸
化膜１５を堆積形成する前に、下地に対する熱窒化処理
により下地表層に薄いシリコン窒化膜１４を形成し、前
記ＣＶＤ酸化膜１５を堆積形成した後に酸化性雰囲気中
での熱処理によりＣＶＤ酸化膜１５を緻密化させる。
の形成方法においては、シリコン基板１１上にＣＶＤ酸
化膜１５を堆積形成する前に、下地に対する熱窒化処理
により下地表層に薄いシリコン窒化膜１４を形成し、前
記ＣＶＤ酸化膜１５を堆積形成した後に酸化性雰囲気中
での熱処理によりＣＶＤ酸化膜１５を緻密化させる。
【００３５】このようにＣＶＤ酸化膜１５の堆積前に下
地表層に薄いシリコン窒化膜１４を形成することによ
り、ＣＶＤ酸化膜１５の堆積後に酸化性雰囲気中での熱
処理を行う際に、下地表層に及ぶ酸化の進行を防ぐこと
が可能になり、ＣＶＤ酸化膜１５の膜厚の増加を抑制し
つつＣＶＤ酸化膜１５の膜質の十分な改善効果を得るこ
とが容易になり、歩留りおよび信頼性の向上を図ること
が可能になる。
地表層に薄いシリコン窒化膜１４を形成することによ
り、ＣＶＤ酸化膜１５の堆積後に酸化性雰囲気中での熱
処理を行う際に、下地表層に及ぶ酸化の進行を防ぐこと
が可能になり、ＣＶＤ酸化膜１５の膜厚の増加を抑制し
つつＣＶＤ酸化膜１５の膜質の十分な改善効果を得るこ
とが容易になり、歩留りおよび信頼性の向上を図ること
が可能になる。
【００３６】次に、前記ＣＶＤ酸化膜１５の酸化性雰囲
気中での熱処理による膜質の改善効果について具体的に
示す。図３は、ＣＶＤ酸化膜を形成した際、酸化性雰囲
気中での熱処理によるＣＶＤ酸化膜の膜厚の増加量を熱
窒化処理の有無で比較したデータの一例を示している。
図４は、酸化性雰囲気中での熱処理を施したＣＶＤ酸
化膜を電極間絶縁膜として用いたＭＯＳキャパシタの両
電極間に電圧Ｖｇを印加した際における低電界でのリー
ク電流量を熱窒化処理の有無で比較したデータの一例を
示している。
気中での熱処理による膜質の改善効果について具体的に
示す。図３は、ＣＶＤ酸化膜を形成した際、酸化性雰囲
気中での熱処理によるＣＶＤ酸化膜の膜厚の増加量を熱
窒化処理の有無で比較したデータの一例を示している。
図４は、酸化性雰囲気中での熱処理を施したＣＶＤ酸
化膜を電極間絶縁膜として用いたＭＯＳキャパシタの両
電極間に電圧Ｖｇを印加した際における低電界でのリー
ク電流量を熱窒化処理の有無で比較したデータの一例を
示している。
【００３７】次に、ＯＮＯ絶縁膜をゲート絶縁膜として
用いたＥＰＲＯＭセルをモデルとして、ゲートバーズビ
ーク酸化を抑制することができることについて説明す
る。図５（ａ）乃至（ｃ）において、２１は半導体基
板、２２は第１ゲート絶縁膜、２３はフローティングゲ
ート、２４は第１ＣＶＤ酸化膜、２５はシリコン窒化
膜、２６は第２ＣＶＤ酸化膜、２７はコントロールゲー
ト、２８は後酸化膜、２９はゲートバーズビークであ
る。
用いたＥＰＲＯＭセルをモデルとして、ゲートバーズビ
ーク酸化を抑制することができることについて説明す
る。図５（ａ）乃至（ｃ）において、２１は半導体基
板、２２は第１ゲート絶縁膜、２３はフローティングゲ
ート、２４は第１ＣＶＤ酸化膜、２５はシリコン窒化
膜、２６は第２ＣＶＤ酸化膜、２７はコントロールゲー
ト、２８は後酸化膜、２９はゲートバーズビークであ
る。
【００３８】図５（ａ）は、ＥＰＲＯＭセルの断面構造
の一部を示しており、比較のために図５（ｂ）は、従来
のＥＰＲＯＭセルの一部を拡大してゲートバーズビーク
酸化状態を示しており、図５（ｃ）は、酸化性雰囲気中
での熱処理を施したＣＶＤ酸化膜２４を用いた本発明の
ＥＰＲＯＭセルの一部を拡大してゲートバーズビーク酸
化状態を示している。
の一部を示しており、比較のために図５（ｂ）は、従来
のＥＰＲＯＭセルの一部を拡大してゲートバーズビーク
酸化状態を示しており、図５（ｃ）は、酸化性雰囲気中
での熱処理を施したＣＶＤ酸化膜２４を用いた本発明の
ＥＰＲＯＭセルの一部を拡大してゲートバーズビーク酸
化状態を示している。
【００３９】即ち、ＣＶＤ酸化膜は、熱酸化膜に比べ
て、膜中の酸化剤の拡散が速く、例えば後酸化を行った
場合には、図５（ｂ）に示すようにＣＶＤ酸化膜２４の
側壁部からの酸化の進行がより深く内部まで入り込んで
しまう（一般に、ゲートバーズビーク酸化と称する）の
で、結果的にゲート絶縁膜（２４，２５，２６）の膜厚
の増加やばらつきを大きくすることになるが、本発明方
法によれば、ＣＶＤ酸化膜２４の膜質が改善されるの
で、図５（ｃ）に示すように、ゲートバーズビーク酸化
も抑制することができる。
て、膜中の酸化剤の拡散が速く、例えば後酸化を行った
場合には、図５（ｂ）に示すようにＣＶＤ酸化膜２４の
側壁部からの酸化の進行がより深く内部まで入り込んで
しまう（一般に、ゲートバーズビーク酸化と称する）の
で、結果的にゲート絶縁膜（２４，２５，２６）の膜厚
の増加やばらつきを大きくすることになるが、本発明方
法によれば、ＣＶＤ酸化膜２４の膜質が改善されるの
で、図５（ｃ）に示すように、ゲートバーズビーク酸化
も抑制することができる。
【００４０】なお、本発明方法の適用対象となるＣＶＤ
酸化膜としては、前記したようなＬＰＣＶＤ法に限ら
ず、常圧ＣＶＤ法、プラズマＣＶＤ法などにより堆積す
ることが可能であり、材料ガスとしては、テトラエトキ
シシラン（ＴＥＯＳ）、ジクロルシラン（ＳｉＨ2 Ｃ
ｌ）＋Ｎ2 Ｏ、モノシラン（ＳｉＨ4 ）＋Ｎ2 Ｏなどを
使用することが可能である。
酸化膜としては、前記したようなＬＰＣＶＤ法に限ら
ず、常圧ＣＶＤ法、プラズマＣＶＤ法などにより堆積す
ることが可能であり、材料ガスとしては、テトラエトキ
シシラン（ＴＥＯＳ）、ジクロルシラン（ＳｉＨ2 Ｃ
ｌ）＋Ｎ2 Ｏ、モノシラン（ＳｉＨ4 ）＋Ｎ2 Ｏなどを
使用することが可能である。
【００４１】また、本発明方法の適用対象となるＣＶＤ
酸化膜の下地としては、シリコン基板上に形成された多
結晶シリコン膜１３に限らず、シリコン基板自体であっ
てもよい。
酸化膜の下地としては、シリコン基板上に形成された多
結晶シリコン膜１３に限らず、シリコン基板自体であっ
てもよい。
【００４２】また、本発明方法における熱窒化処理に際
して、処理装置としては、急速加熱炉、熱酸化炉、ＬＰ
ＣＶＤ炉などが使用され、材料ガスとしては、ＮＨ3 、
Ｎ2Ｏなどが使用される。
して、処理装置としては、急速加熱炉、熱酸化炉、ＬＰ
ＣＶＤ炉などが使用され、材料ガスとしては、ＮＨ3 、
Ｎ2Ｏなどが使用される。
【００４３】また、本発明方法における熱窒化処理によ
る被処理膜表層（下地表層）の窒化量としては、ＣＶＤ
酸化膜の用途によっても異なるが、ＣＶＤ酸化膜をゲー
ト絶縁膜に使用する場合には３ｎｍ以下のような薄い膜
厚が望ましく、また、後工程の酸化性雰囲気中での熱処
理も考慮して、被処理膜表層の窒化層を突き抜けて酸化
が進行しないような膜厚が望ましい。
る被処理膜表層（下地表層）の窒化量としては、ＣＶＤ
酸化膜の用途によっても異なるが、ＣＶＤ酸化膜をゲー
ト絶縁膜に使用する場合には３ｎｍ以下のような薄い膜
厚が望ましく、また、後工程の酸化性雰囲気中での熱処
理も考慮して、被処理膜表層の窒化層を突き抜けて酸化
が進行しないような膜厚が望ましい。
【００４４】また、本発明方法における酸化性雰囲気中
での熱処理に際して、処理装置としては、熱酸化炉、急
速加熱炉、ＬＰＣＶＤ炉などが使用され、手法として
は、ドライ酸化性雰囲気中で行う、ウェット酸化性雰囲
気中で行うなどが可能である。特に、酸化レートの大き
いウェット酸化性雰囲気や高温での熱処理の方がＣＶＤ
酸化膜の緻密化効果が大きい。
での熱処理に際して、処理装置としては、熱酸化炉、急
速加熱炉、ＬＰＣＶＤ炉などが使用され、手法として
は、ドライ酸化性雰囲気中で行う、ウェット酸化性雰囲
気中で行うなどが可能である。特に、酸化レートの大き
いウェット酸化性雰囲気や高温での熱処理の方がＣＶＤ
酸化膜の緻密化効果が大きい。
【００４５】また、本発明方法においては、熱窒化処理
による被処理膜表層（下地表層）の窒化とＣＶＤ酸化膜
の堆積と酸化性雰囲気中での熱処理は、必ずしも連続し
て行う必要はない。
による被処理膜表層（下地表層）の窒化とＣＶＤ酸化膜
の堆積と酸化性雰囲気中での熱処理は、必ずしも連続し
て行う必要はない。
【００４６】また、本発明方法においては、下地表層に
形成する膜は窒化膜に限らず、耐酸化性膜であればよ
い。即ち、本発明によるＣＶＤ酸化膜（シリコン酸化
膜）の形成方法においては、シリコン基板上に薄い耐酸
化性膜を形成する工程と、ＣＶＤ法により前記耐酸化性
膜上にＣＶＤ酸化膜を堆積形成する工程と、酸化性雰囲
気中での熱処理により前記ＣＶＤ酸化膜を緻密化させる
工程とを具備すればよい。
形成する膜は窒化膜に限らず、耐酸化性膜であればよ
い。即ち、本発明によるＣＶＤ酸化膜（シリコン酸化
膜）の形成方法においては、シリコン基板上に薄い耐酸
化性膜を形成する工程と、ＣＶＤ法により前記耐酸化性
膜上にＣＶＤ酸化膜を堆積形成する工程と、酸化性雰囲
気中での熱処理により前記ＣＶＤ酸化膜を緻密化させる
工程とを具備すればよい。
【００４７】
【発明の効果】上述したように本発明によれば、半導体
基板上にＣＶＤ酸化膜を形成して熱処理によるＣＶＤ酸
化膜の膜質の改善を図る際、ＣＶＤ酸化膜の膜厚の増加
を抑制しつつ十分な改善効果を得ることが容易になり、
このＣＶＤ酸化膜をＥＰＲＯＭなどのセルトランジスタ
のゲート絶縁膜として用いた場合にその特性の劣化やば
らつきを大幅に抑制でき、歩留りおよび信頼性の向上を
図り得る半導体装置の製造方法を提供することができ
る。
基板上にＣＶＤ酸化膜を形成して熱処理によるＣＶＤ酸
化膜の膜質の改善を図る際、ＣＶＤ酸化膜の膜厚の増加
を抑制しつつ十分な改善効果を得ることが容易になり、
このＣＶＤ酸化膜をＥＰＲＯＭなどのセルトランジスタ
のゲート絶縁膜として用いた場合にその特性の劣化やば
らつきを大幅に抑制でき、歩留りおよび信頼性の向上を
図り得る半導体装置の製造方法を提供することができ
る。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態に係るＥＰＲＯＭのセルトランジスタ部を製造する
際のＣＶＤ酸化膜形成工程の一部における基板構造を示
す図。
形態に係るＥＰＲＯＭのセルトランジスタ部を製造する
際のＣＶＤ酸化膜形成工程の一部における基板構造を示
す図。
【図２】図１の工程に続く工程における基板構造を示す
図。
図。
【図３】図１乃至図２の工程によりＣＶＤ酸化膜を形成
した際、酸化性雰囲気中での熱処理によるＣＶＤ酸化膜
の膜厚の増加量を熱窒化処理の有無で比較したデータの
一例を示す図。
した際、酸化性雰囲気中での熱処理によるＣＶＤ酸化膜
の膜厚の増加量を熱窒化処理の有無で比較したデータの
一例を示す図。
【図４】図１乃至図２の工程において酸化性雰囲気中で
の熱処理を施したＣＶＤ酸化膜を電極間絶縁膜として用
いたＭＯＳキャパシタの構造について、低電界でのリー
ク電流量を熱窒化処理の有無で比較したデータの一例を
示す図。
の熱処理を施したＣＶＤ酸化膜を電極間絶縁膜として用
いたＭＯＳキャパシタの構造について、低電界でのリー
ク電流量を熱窒化処理の有無で比較したデータの一例を
示す図。
【図５】ＯＮＯ膜をゲート絶縁膜として用いたＥＰＲＯ
Ｍセルをモデルとして、酸化性雰囲気中での熱処理を施
したＣＶＤ酸化膜を使用することによりゲートバーズビ
ーク酸化を抑制することができることを説明するために
断面構造を示す図。
Ｍセルをモデルとして、酸化性雰囲気中での熱処理を施
したＣＶＤ酸化膜を使用することによりゲートバーズビ
ーク酸化を抑制することができることを説明するために
断面構造を示す図。
【図６】熱酸化法により形成されたゲート絶縁膜の構造
とＣＶＤ法により形成されたゲート絶縁膜の構造とを対
比して示す断面図。
とＣＶＤ法により形成されたゲート絶縁膜の構造とを対
比して示す断面図。
【図７】ＥＰＲＯＭのセルトランジスタ部を製造する際
の従来のＣＶＤ酸化膜形成工程における基板構造の一例
を示す図。
の従来のＣＶＤ酸化膜形成工程における基板構造の一例
を示す図。
【図８】ＣＶＤ酸化膜の熱処理による膜質の改善効果に
ついて、非酸化性雰囲気中での熱処理に比べて酸化性雰
囲気中での熱処理の方がより効果が大きいことを意味す
るデータの一例を示す図。
ついて、非酸化性雰囲気中での熱処理に比べて酸化性雰
囲気中での熱処理の方がより効果が大きいことを意味す
るデータの一例を示す図。
【図９】ＥＰＲＯＭのセルトランジスタにおける積層ゲ
ート構造を示す断面図および等価回路図。
ート構造を示す断面図および等価回路図。
１１…シリコン基板、 １２…シリコン酸化膜、 １３…多結晶シリコン膜（フローティングゲート）、 １４…シリコン窒化膜、 １５…第１ＣＶＤ酸化膜、 １６…シリコン窒化膜、 １７…第２ＣＶＤ酸化膜、 １８…インターポリ絶縁膜、 １９…多結晶シリコン膜（コントロールゲート）。
Claims (3)
- 【請求項１】 半導体基板上に薄い耐酸化性膜を形成す
る工程と、 ＣＶＤ法により前記耐酸化性膜上にＣＶＤ酸化膜を堆積
形成する工程と、 酸化性雰囲気中での熱処理により前記ＣＶＤ酸化膜を緻
密化させる工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記耐酸化性膜はシリコン窒化膜である
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記シリコン窒化膜を形成する際、ＮＨ
3 雰囲気中で前記半導体基板を加熱する熱窒化処理によ
り前記ＣＶＤ酸化膜の下地表層を窒化させて前記シリコ
ン窒化膜を形成することを特徴とする請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5975196A JPH09251998A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5975196A JPH09251998A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251998A true JPH09251998A (ja) | 1997-09-22 |
Family
ID=13122274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5975196A Pending JPH09251998A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251998A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426257B1 (en) | 1998-01-07 | 2002-07-30 | Nec Corporation | Flash memory and manufacturing method therefor |
| JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
| US8492223B2 (en) | 2010-04-14 | 2013-07-23 | Samsung Electronics Co., Ltd. | Methods of manufacturing flash memory devices by selective removal of nitrogen atoms |
-
1996
- 1996-03-15 JP JP5975196A patent/JPH09251998A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6426257B1 (en) | 1998-01-07 | 2002-07-30 | Nec Corporation | Flash memory and manufacturing method therefor |
| JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
| KR100426482B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| US8492223B2 (en) | 2010-04-14 | 2013-07-23 | Samsung Electronics Co., Ltd. | Methods of manufacturing flash memory devices by selective removal of nitrogen atoms |
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