JPH05343693A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH05343693A JPH05343693A JP4145216A JP14521692A JPH05343693A JP H05343693 A JPH05343693 A JP H05343693A JP 4145216 A JP4145216 A JP 4145216A JP 14521692 A JP14521692 A JP 14521692A JP H05343693 A JPH05343693 A JP H05343693A
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Abstract
(57)【要約】
【目的】 セル消去特性のばらつきの少ないトンネル電
流消去型ＥＰＲＯＭの製造方法を提供する。 【構成】 ＳＡＳ技術におけるフィールド酸化膜除去の
の為の選択エッチングの際、ポリマーが発生するエッチ
ング条件を用い、このポリマーを２層ゲート側壁に付着
させ、ソース, ゲート境界部を保護する。これにより、
ソースとゲート下チャネル部との境界で、シリコン基板
表面の段差の発生を防ぐ。 【効果】 ソースとゲート下チャネル部との境界で、シ
リコン基板表面に段差があると、ゲートバーズビークが
発生し、セル消去特性をばらつかせる。段差の発生が防
止された事により、セル消去特性のばらつきの少ないト
ンネル電流消去型ＥＰＲＯＭの製造が可能となった。
流消去型ＥＰＲＯＭの製造方法を提供する。 【構成】 ＳＡＳ技術におけるフィールド酸化膜除去の
の為の選択エッチングの際、ポリマーが発生するエッチ
ング条件を用い、このポリマーを２層ゲート側壁に付着
させ、ソース, ゲート境界部を保護する。これにより、
ソースとゲート下チャネル部との境界で、シリコン基板
表面の段差の発生を防ぐ。 【効果】 ソースとゲート下チャネル部との境界で、シ
リコン基板表面に段差があると、ゲートバーズビークが
発生し、セル消去特性をばらつかせる。段差の発生が防
止された事により、セル消去特性のばらつきの少ないト
ンネル電流消去型ＥＰＲＯＭの製造が可能となった。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置の製造方法に関し、特にトンネル電流消去型ＥＰＲ
ＯＭの製造方法に関する。
装置の製造方法に関し、特にトンネル電流消去型ＥＰＲ
ＯＭの製造方法に関する。
【０００２】
【従来の技術】書き換え可能な不揮発性半導体記憶装置
には、記憶内容を紫外線で消去するＥＰＲＯＭ（Erasab
le Programmable Read Only Memory) と電気的に消去す
るＥＥＰＲＯＭ(Electrically Erasable Programmable
Read Only Memory) とがある。紫外線で消去する場合に
は素子単体で行う必要があるのに対し、電気的に消去す
る場合には実装状態でできるという利点があるが、ＥＥ
ＰＲＯＭには価格が高いという欠点がある。ＥＰＲＯＭ
のメモリセルが１個のＭＯＳトランジスタからなるのに
対し、ＥＥＰＲＯＭのメモリセルが一般的には２個のＭ
ＯＳトランジスタからなるからである。そこでメモリセ
ルが１個のＭＯＳトランジスタからなり、紫外線に代え
て電気的に記憶内容を消去できるＥＰＲＯＭ（ＥＥＰＲ
ＯＭ）が種々考案されている。本発明はこの中でも、ト
ンネル電流により記憶内容を消去するＥＰＲＯＭに関す
るものである。このタイプにおける従来の製造プロセス
を、図１０乃至図１６を参照して次に説明する。
には、記憶内容を紫外線で消去するＥＰＲＯＭ（Erasab
le Programmable Read Only Memory) と電気的に消去す
るＥＥＰＲＯＭ(Electrically Erasable Programmable
Read Only Memory) とがある。紫外線で消去する場合に
は素子単体で行う必要があるのに対し、電気的に消去す
る場合には実装状態でできるという利点があるが、ＥＥ
ＰＲＯＭには価格が高いという欠点がある。ＥＰＲＯＭ
のメモリセルが１個のＭＯＳトランジスタからなるのに
対し、ＥＥＰＲＯＭのメモリセルが一般的には２個のＭ
ＯＳトランジスタからなるからである。そこでメモリセ
ルが１個のＭＯＳトランジスタからなり、紫外線に代え
て電気的に記憶内容を消去できるＥＰＲＯＭ（ＥＥＰＲ
ＯＭ）が種々考案されている。本発明はこの中でも、ト
ンネル電流により記憶内容を消去するＥＰＲＯＭに関す
るものである。このタイプにおける従来の製造プロセス
を、図１０乃至図１６を参照して次に説明する。
【０００３】図１０はトンネル電流消去型ＥＰＲＯＭメ
モリセル主要部の完成時の構成を断面図で示したもので
あり、ｐ型シリコンウェハー１０１上に浮遊ゲート１１
４、制御ゲート１１５が形成されており、同じく前記ｐ
型シリコンウェハー１０１内に、ソース領域１１２、ド
レイン領域１１３が形成されている。図１１乃至図１６
は、トンネル電流消去型ＥＰＲＯＭの製造方法における
主要工程を示している。なお、各図において、平面を各
図Ａに示し、そのＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿う
断面を各図Ｂ，Ｃ，Ｄに示している。
モリセル主要部の完成時の構成を断面図で示したもので
あり、ｐ型シリコンウェハー１０１上に浮遊ゲート１１
４、制御ゲート１１５が形成されており、同じく前記ｐ
型シリコンウェハー１０１内に、ソース領域１１２、ド
レイン領域１１３が形成されている。図１１乃至図１６
は、トンネル電流消去型ＥＰＲＯＭの製造方法における
主要工程を示している。なお、各図において、平面を各
図Ａに示し、そのＢ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿う
断面を各図Ｂ，Ｃ，Ｄに示している。
【０００４】まず、図１１に示すようにｐ型シリコンウ
ェハー１０１上にＬＯＣＯＳ（選択酸化）法により素子
領域１０２とフィールド領域１０３を帯状に形成する。
次に、図１２に示すように、ゲート絶縁膜としてゲート
酸化膜１０４を熱酸化法により約１０ｎｍ成長させ、そ
の上にＬＰＣＶＤ（減圧気相成長）法により多結晶シリ
コンを堆積させ第１導体層１０５を形成する。第１導体
層１０５は後に浮遊ゲート電極１１４となる。つぎに、
レジスト（図示せず）を塗布し、セル・スリット１０６
を形成するようにパターニングを行い、異方性エッチン
グにより多結晶シリコンを除去し、上記レジスト（図示
せず）を除去する。
ェハー１０１上にＬＯＣＯＳ（選択酸化）法により素子
領域１０２とフィールド領域１０３を帯状に形成する。
次に、図１２に示すように、ゲート絶縁膜としてゲート
酸化膜１０４を熱酸化法により約１０ｎｍ成長させ、そ
の上にＬＰＣＶＤ（減圧気相成長）法により多結晶シリ
コンを堆積させ第１導体層１０５を形成する。第１導体
層１０５は後に浮遊ゲート電極１１４となる。つぎに、
レジスト（図示せず）を塗布し、セル・スリット１０６
を形成するようにパターニングを行い、異方性エッチン
グにより多結晶シリコンを除去し、上記レジスト（図示
せず）を除去する。
【０００５】次に図１３に示すように、全面に層間絶縁
膜としてＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜（ＯＮ
Ｏ膜）１０７が適当な構成比となるように形成し、その
上にＬＰＣＶＤ法により多結晶シリコンを堆積させ第２
導体層１０８を形成する。第２導体層１０８は後に制御
ゲート電極１１５となる。さらに、レジスト１０９を塗
布し、２層ゲートを形成するためにパターニングを行
い、異方性エッチングを用いて、前記第２導体層１０
８、ＯＮＯ膜１０７、第１導体層１０５の順に除去す
る。これにより、前記フィールド領域１０３およびゲー
ト酸化膜１０４の形成方向に直行し、かつ、これらの上
で互いに離間して延在する複数の帯状の第２導体層１０
８（制御ゲート１１５）および前記第２導体層１０８と
実質的に同一の幅を有すると共に前記第２導体層１０８
の下側で前記ゲート酸化膜１０４上に選択的に配置され
た複数の第１導体層１０５（浮遊ゲート１１４）が前記
第２導体層１０８に絶縁された状態で形成される。
膜としてＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜（ＯＮ
Ｏ膜）１０７が適当な構成比となるように形成し、その
上にＬＰＣＶＤ法により多結晶シリコンを堆積させ第２
導体層１０８を形成する。第２導体層１０８は後に制御
ゲート電極１１５となる。さらに、レジスト１０９を塗
布し、２層ゲートを形成するためにパターニングを行
い、異方性エッチングを用いて、前記第２導体層１０
８、ＯＮＯ膜１０７、第１導体層１０５の順に除去す
る。これにより、前記フィールド領域１０３およびゲー
ト酸化膜１０４の形成方向に直行し、かつ、これらの上
で互いに離間して延在する複数の帯状の第２導体層１０
８（制御ゲート１１５）および前記第２導体層１０８と
実質的に同一の幅を有すると共に前記第２導体層１０８
の下側で前記ゲート酸化膜１０４上に選択的に配置され
た複数の第１導体層１０５（浮遊ゲート１１４）が前記
第２導体層１０８に絶縁された状態で形成される。
【０００６】次に、前記レジストパターン１０９を除去
し、図１４に示すように、再び全面にレジスト１１０を
塗布し、前記帯状の第２導体層１０８の幅内に境界を有
するようにパターニングを行う。そして露出している部
分のフィールド酸化膜１０３を選択的に除去するように
異方性エッチングを行う。この時素子領域もエッチング
されるため図１４（Ｃ）に示すＸ部分に段差が生じる。
し、図１４に示すように、再び全面にレジスト１１０を
塗布し、前記帯状の第２導体層１０８の幅内に境界を有
するようにパターニングを行う。そして露出している部
分のフィールド酸化膜１０３を選択的に除去するように
異方性エッチングを行う。この時素子領域もエッチング
されるため図１４（Ｃ）に示すＸ部分に段差が生じる。
【０００７】次に、前記レジストパターン１１０を除去
し、図１５に示すように、熱酸化法により、酸化膜１１
１を全面に形成した後、ソース領域１１２へのイオン注
入のためのレジスト（図示せず）を塗布しパターニング
する。そして例えばヒ素をイオン注入し、さらにリンを
イオン注入し、ソース領域１１２を形成し、レジストパ
ターンを除去する。このようにゲートをマスク代わりに
してソース領域を形成する技術を、Self Aligned Sourc
e 技術といい、以後ＳＡＳ技術と称する。
し、図１５に示すように、熱酸化法により、酸化膜１１
１を全面に形成した後、ソース領域１１２へのイオン注
入のためのレジスト（図示せず）を塗布しパターニング
する。そして例えばヒ素をイオン注入し、さらにリンを
イオン注入し、ソース領域１１２を形成し、レジストパ
ターンを除去する。このようにゲートをマスク代わりに
してソース領域を形成する技術を、Self Aligned Sourc
e 技術といい、以後ＳＡＳ技術と称する。
【０００８】次に、図１６に示すように、ソース領域１
１２に注入した不純物を拡散させるために、熱工程（ア
ニール処理）を行った後レジスト（図示せず）を塗布
し、ドレイン領域イオン注入するためのパターニングを
行い、例えばヒ素をイオン注入し、ドレイン領域１１３
を形成する。
１２に注入した不純物を拡散させるために、熱工程（ア
ニール処理）を行った後レジスト（図示せず）を塗布
し、ドレイン領域イオン注入するためのパターニングを
行い、例えばヒ素をイオン注入し、ドレイン領域１１３
を形成する。
【０００９】前記のＳＡＳ技術を用いた製造方法では、
図１４に示したように、２層ゲート形成後におけるソー
ス線形成に際して、フィールド酸化膜１０３とゲート酸
化膜１０４を露出させた状態で、選択的異方性エッチン
グにより酸化膜を除去する。しかしエッチングの選択比
が充分に大きくないためゲート酸化膜下のシリコンもエ
ッチングされる。そのためソース、ゲート境界部で、ソ
ース部とゲート下チャンネル部の基板表面に段差のある
構造となる。後酸化の工程を経ると、この段差はゲート
バーズビークを発生させゲート酸化膜の膜厚をばらつか
せる原因となる。図１７はゲートバーズビーク発生の様
子を模式的に表したもので、酸化膜１１１形成時２層ゲ
ート側壁より酸素が侵入し、浮遊ゲート１１４、制御ゲ
ート１１５の角部を酸化しこの部分の酸化膜厚を実質的
に増大させている。２層ゲート側壁直下のシリコン基板
１０１表面に段差があると、この段差角部も酸化してゲ
ート酸化膜１０４の段差側の形状は、鳥の嘴（バーズビ
ーク）状になる。ゲート酸化膜厚のばらつきは、消去電
圧でのトンネル電流にばらつきを生じさせ、従ってセル
消去特性をばらつかせる。従って従来のＳＡＳ技術で
は、セル間での消去特性のばらつきの少ないトンネル電
流消去型ＥＰＲＯＭを製造する事が出来なかった。
図１４に示したように、２層ゲート形成後におけるソー
ス線形成に際して、フィールド酸化膜１０３とゲート酸
化膜１０４を露出させた状態で、選択的異方性エッチン
グにより酸化膜を除去する。しかしエッチングの選択比
が充分に大きくないためゲート酸化膜下のシリコンもエ
ッチングされる。そのためソース、ゲート境界部で、ソ
ース部とゲート下チャンネル部の基板表面に段差のある
構造となる。後酸化の工程を経ると、この段差はゲート
バーズビークを発生させゲート酸化膜の膜厚をばらつか
せる原因となる。図１７はゲートバーズビーク発生の様
子を模式的に表したもので、酸化膜１１１形成時２層ゲ
ート側壁より酸素が侵入し、浮遊ゲート１１４、制御ゲ
ート１１５の角部を酸化しこの部分の酸化膜厚を実質的
に増大させている。２層ゲート側壁直下のシリコン基板
１０１表面に段差があると、この段差角部も酸化してゲ
ート酸化膜１０４の段差側の形状は、鳥の嘴（バーズビ
ーク）状になる。ゲート酸化膜厚のばらつきは、消去電
圧でのトンネル電流にばらつきを生じさせ、従ってセル
消去特性をばらつかせる。従って従来のＳＡＳ技術で
は、セル間での消去特性のばらつきの少ないトンネル電
流消去型ＥＰＲＯＭを製造する事が出来なかった。
【００１０】
【発明が解決しようとする課題】上記のように、従来の
ＳＡＳ技術を使用したトンネル電流消去型ＥＰＲＯＭの
製造方法では、フィールド酸化膜除去時に素子領域がエ
ッチングされるため、セルトランジスタのソース、ゲー
ト境界部において、ソース部とゲート下チャンネル部の
基板表面に段差のある構造となり、そのため後酸化時ゲ
ート酸化膜厚にばらつきが生じ、セル消去特性がばらつ
くという問題があった。本発明は、上記の問題点を解決
すべくなされたもので、各セルが均一な消去特性をもつ
トンネル電流消去型ＥＰＲＯＭの製造方法を提供する事
を目的とする。
ＳＡＳ技術を使用したトンネル電流消去型ＥＰＲＯＭの
製造方法では、フィールド酸化膜除去時に素子領域がエ
ッチングされるため、セルトランジスタのソース、ゲー
ト境界部において、ソース部とゲート下チャンネル部の
基板表面に段差のある構造となり、そのため後酸化時ゲ
ート酸化膜厚にばらつきが生じ、セル消去特性がばらつ
くという問題があった。本発明は、上記の問題点を解決
すべくなされたもので、各セルが均一な消去特性をもつ
トンネル電流消去型ＥＰＲＯＭの製造方法を提供する事
を目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明では、半導体基板表面上に互いに離間して延在
する複数の帯状の第１絶縁膜を形成する工程と、この複
数の第１絶縁膜の間に延在する前記第１絶縁膜より薄い
第２絶縁膜を形成する工程と、前記第１並びに第２絶縁
膜の形成方向に直交して前記第１並びに第２絶縁膜上で
互いに離間して延在する複数の帯状の第１導体層を形成
する工程と、前記第１導体層上に第３絶縁膜を形成する
工程と、前記第３絶縁膜上に前記第１導体層と同一の幅
を有する第２導体層を設けることにより互いに離間する
複数の帯状ゲート部を形成する工程と、全面に第１レジ
ストを塗布し、前記帯状ゲート部上に境界を有し隣接す
る前記帯状ゲート部間を露出する如くパターニングする
工程と、前記複数の帯状ゲート部間に露出された前記第
１並びに第２絶縁膜を除去する工程であって、前記第１
並びに第２絶縁膜除去の際、同時に前記複数の帯状ゲー
ト部側壁にポリマを堆積せしめつつ、付随して除去され
る前記第２絶縁膜下の前記半導体基板表面のうち前記複
数の帯状ゲート部近傍部分を残存せしめるごとく前記第
１並びに第２絶縁膜を除去し、前記複数の帯状ゲート部
近傍で前記第２絶縁膜下に存在した前記半導体基板表面
に段部を形成する工程と、前記段部並びに前記複数の帯
状ゲート部を含め全面に第４絶縁膜を形成する工程とを
備えた不揮発性半導体記憶装置の製造方法を提供する。
に本発明では、半導体基板表面上に互いに離間して延在
する複数の帯状の第１絶縁膜を形成する工程と、この複
数の第１絶縁膜の間に延在する前記第１絶縁膜より薄い
第２絶縁膜を形成する工程と、前記第１並びに第２絶縁
膜の形成方向に直交して前記第１並びに第２絶縁膜上で
互いに離間して延在する複数の帯状の第１導体層を形成
する工程と、前記第１導体層上に第３絶縁膜を形成する
工程と、前記第３絶縁膜上に前記第１導体層と同一の幅
を有する第２導体層を設けることにより互いに離間する
複数の帯状ゲート部を形成する工程と、全面に第１レジ
ストを塗布し、前記帯状ゲート部上に境界を有し隣接す
る前記帯状ゲート部間を露出する如くパターニングする
工程と、前記複数の帯状ゲート部間に露出された前記第
１並びに第２絶縁膜を除去する工程であって、前記第１
並びに第２絶縁膜除去の際、同時に前記複数の帯状ゲー
ト部側壁にポリマを堆積せしめつつ、付随して除去され
る前記第２絶縁膜下の前記半導体基板表面のうち前記複
数の帯状ゲート部近傍部分を残存せしめるごとく前記第
１並びに第２絶縁膜を除去し、前記複数の帯状ゲート部
近傍で前記第２絶縁膜下に存在した前記半導体基板表面
に段部を形成する工程と、前記段部並びに前記複数の帯
状ゲート部を含め全面に第４絶縁膜を形成する工程とを
備えた不揮発性半導体記憶装置の製造方法を提供する。
【００１２】
【作用】ＳＡＳ技術を使用した不揮発性半導体記憶装置
製造におけるソース線形成時のフィールド酸化膜除去の
際、ソース部とゲート下チャンネル部の境界部がセル側
壁に堆積するポリマーによって保護される。このため、
この部分のシリコン基板表面に段差が生じないので後酸
化時のゲート酸化膜厚ばらつきが少なく、消去時のトン
ネル電流のばらつきが小さくなるため、消去特性のばら
つきが少ない不揮発性半導体記憶装置の製造方法を提供
できる。
製造におけるソース線形成時のフィールド酸化膜除去の
際、ソース部とゲート下チャンネル部の境界部がセル側
壁に堆積するポリマーによって保護される。このため、
この部分のシリコン基板表面に段差が生じないので後酸
化時のゲート酸化膜厚ばらつきが少なく、消去時のトン
ネル電流のばらつきが小さくなるため、消去特性のばら
つきが少ない不揮発性半導体記憶装置の製造方法を提供
できる。
【００１３】
【実施例】以下図１乃至図９を参照して本発明の一実施
例を詳細に説明する。なお、各図において、平面を各図
Ａに示し、そのＢーＢ線、ＣーＣ線、ＤーＤ線に沿う断
面を各図Ｂ，Ｃ，Ｄに示している。また各構成部分を表
す番号は、従来技術と共通な部分は同一番号にしてあ
る。
例を詳細に説明する。なお、各図において、平面を各図
Ａに示し、そのＢーＢ線、ＣーＣ線、ＤーＤ線に沿う断
面を各図Ｂ，Ｃ，Ｄに示している。また各構成部分を表
す番号は、従来技術と共通な部分は同一番号にしてあ
る。
【００１４】図１は本発明のメモリセル主要部の構成を
示した断面図であり、ｐ型シリコンウェハー１０１上に
浮遊ゲート１１４、制御ゲート１１５が形成されてお
り、同じく前記ｐ型シリコンウェハー１０１内に、ソー
ス領域１１２、ドレイン領域１１３が形成されている。
２層ゲート側壁直下のソース部とゲート下チャンネル部
のシリコン基板表面がフラットで、ソース領域１１２内
部表面に段部が形成されているのが特徴である。
示した断面図であり、ｐ型シリコンウェハー１０１上に
浮遊ゲート１１４、制御ゲート１１５が形成されてお
り、同じく前記ｐ型シリコンウェハー１０１内に、ソー
ス領域１１２、ドレイン領域１１３が形成されている。
２層ゲート側壁直下のソース部とゲート下チャンネル部
のシリコン基板表面がフラットで、ソース領域１１２内
部表面に段部が形成されているのが特徴である。
【００１５】図２乃至図６は、トンネル電流消去型ＥＰ
ＲＯＭの製造方法における主要工程を示している。ま
ず、図２に示すようにｐ型シリコンウェハー１０１上に
ＬＯＣＯＳ（選択酸化）法により素子領域１０２とフィ
ールド領域１０３を帯状に形成する。上記フィールド領
域１０３下にはチャネルストップ（図示せず）を形成し
ておく。次に、素子領域１０２表面にしきい値制御用の
イオン注入の際のバッファとなる犠牲酸化膜（図示せ
ず）を熱酸化法により約１０ｎｍの厚みに形成する。次
に、この犠牲酸化膜を通して、チャネル形成予定領域
に、しきい値制御用の所定の不純物のイオン注入を行
い、犠牲酸化膜をＮＨＦ4 溶液などで除去する。
ＲＯＭの製造方法における主要工程を示している。ま
ず、図２に示すようにｐ型シリコンウェハー１０１上に
ＬＯＣＯＳ（選択酸化）法により素子領域１０２とフィ
ールド領域１０３を帯状に形成する。上記フィールド領
域１０３下にはチャネルストップ（図示せず）を形成し
ておく。次に、素子領域１０２表面にしきい値制御用の
イオン注入の際のバッファとなる犠牲酸化膜（図示せ
ず）を熱酸化法により約１０ｎｍの厚みに形成する。次
に、この犠牲酸化膜を通して、チャネル形成予定領域
に、しきい値制御用の所定の不純物のイオン注入を行
い、犠牲酸化膜をＮＨＦ4 溶液などで除去する。
【００１６】次に、図３に示すように、ゲート絶縁膜と
してゲート酸化膜１０４を熱酸化法により約１０ｎｍ成
長させ、その上にＬＰＣＶＤ（減圧気相成長）法により
第１導体層１０５（浮遊ゲート１１４）となる多結晶シ
リコンを約１００ｎｍ堆積させ、ＰＯＣｌ2 による熱拡
散などにより多結晶シリコン中に不純物拡散を行う。次
にレジスト（図示せず）を塗布し、セル・スリット１０
６を形成するようにパターニングを行い、異方性エッチ
ングにより多結晶シリコンを除去し、上記レジスト（図
示せず）を除去する。
してゲート酸化膜１０４を熱酸化法により約１０ｎｍ成
長させ、その上にＬＰＣＶＤ（減圧気相成長）法により
第１導体層１０５（浮遊ゲート１１４）となる多結晶シ
リコンを約１００ｎｍ堆積させ、ＰＯＣｌ2 による熱拡
散などにより多結晶シリコン中に不純物拡散を行う。次
にレジスト（図示せず）を塗布し、セル・スリット１０
６を形成するようにパターニングを行い、異方性エッチ
ングにより多結晶シリコンを除去し、上記レジスト（図
示せず）を除去する。
【００１７】次に、図４に示すように、全面に層間絶縁
膜としてＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜（ＯＮ
Ｏ膜）１０７が適当な構成比となるように形成し、その
上にＬＰＣＶＤ法により第２導体層１０８（制御ゲート
電極１１５）となる多結晶シリコンを約４００ｎｍ堆積
させ、ＰＯＣｌ3 による熱拡散などにより多結晶シリコ
ン中に不純物拡散を行う。次に、レジスト１０９を塗布
し、２層ゲートを形成するためにパターニングを行い、
異方性エッチングを用いて、前記第２導体層１０８、Ｏ
ＮＯ膜１０７、第１導体層１０５の順に除去する。これ
により、前記フィールド領域１０３およびゲート酸化膜
１０４の形成方向に直行し、かつ、これらの上で互いに
離間して延在する複数の帯状の第２導体層１０８（制御
ゲート１１５）およびこの第１導体層と実質的に同一の
幅を有すると共に前記第２導体層１０８の下側で前記ゲ
ート酸化膜１０４上に選択的に配置された複数の第１導
体層１０５（浮遊ゲート１１４）が、前記第２導体層１
０８に絶縁されて形成される。
膜としてＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜（ＯＮ
Ｏ膜）１０７が適当な構成比となるように形成し、その
上にＬＰＣＶＤ法により第２導体層１０８（制御ゲート
電極１１５）となる多結晶シリコンを約４００ｎｍ堆積
させ、ＰＯＣｌ3 による熱拡散などにより多結晶シリコ
ン中に不純物拡散を行う。次に、レジスト１０９を塗布
し、２層ゲートを形成するためにパターニングを行い、
異方性エッチングを用いて、前記第２導体層１０８、Ｏ
ＮＯ膜１０７、第１導体層１０５の順に除去する。これ
により、前記フィールド領域１０３およびゲート酸化膜
１０４の形成方向に直行し、かつ、これらの上で互いに
離間して延在する複数の帯状の第２導体層１０８（制御
ゲート１１５）およびこの第１導体層と実質的に同一の
幅を有すると共に前記第２導体層１０８の下側で前記ゲ
ート酸化膜１０４上に選択的に配置された複数の第１導
体層１０５（浮遊ゲート１１４）が、前記第２導体層１
０８に絶縁されて形成される。
【００１８】次に、前記レジストパターン１０９を除去
し、図５に示すように、再び全面にレジスト１１０を塗
布し、前記帯状第２導体層１０８の幅内に境界を有する
ようにパターニングを行う。そして露出している部分の
フィールド酸化膜１０３を選択的に除去するように異方
性エッチングを行う。この時後に詳述するように、例え
ばＳｉＯ2 のエッチングガスＣＨＦ3 にＣＯガスあるい
はアルゴンガスを添加する、またはエッチング時の温度
を１５０℃以下にする、などしてエッチング２次生成物
としてポリマー１１６を発生させセル側壁に堆積させる
ことにより、ソース、ゲート境界部を保護する。
し、図５に示すように、再び全面にレジスト１１０を塗
布し、前記帯状第２導体層１０８の幅内に境界を有する
ようにパターニングを行う。そして露出している部分の
フィールド酸化膜１０３を選択的に除去するように異方
性エッチングを行う。この時後に詳述するように、例え
ばＳｉＯ2 のエッチングガスＣＨＦ3 にＣＯガスあるい
はアルゴンガスを添加する、またはエッチング時の温度
を１５０℃以下にする、などしてエッチング２次生成物
としてポリマー１１６を発生させセル側壁に堆積させる
ことにより、ソース、ゲート境界部を保護する。
【００１９】次に、前記レジストパターン１１０を除去
し、図６に示すように、熱酸化法により酸化膜１１１を
全面に形成した後、ソース領域１１２へのイオン注入の
ためのレジスト（図示せず）を塗布しパターニングす
る。そして例えばヒ素を加速電圧４０ｋｅｖ、ドーズ量
５×１０13ｃｍ-3でイオン注入を行い、さらにリンを加
速電圧４０ｋｅｖ、ドーズ量５×１０13ｃｍ-3でイオン
注入し、ソース領域１１２を形成し、レジストパターン
（図示せず）を除去する。
し、図６に示すように、熱酸化法により酸化膜１１１を
全面に形成した後、ソース領域１１２へのイオン注入の
ためのレジスト（図示せず）を塗布しパターニングす
る。そして例えばヒ素を加速電圧４０ｋｅｖ、ドーズ量
５×１０13ｃｍ-3でイオン注入を行い、さらにリンを加
速電圧４０ｋｅｖ、ドーズ量５×１０13ｃｍ-3でイオン
注入し、ソース領域１１２を形成し、レジストパターン
（図示せず）を除去する。
【００２０】次に、図７に示すように、ソース領域１１
２に注入した不純物を拡散させるために、例えば１００
０℃、３０分の熱工程（アニール処理）を窒素雰囲気中
で行った後レジストを塗布し、ドレイン領域にイオン注
入するためのパターニングを行い、例えばヒ素を加速電
圧４０ｋｅｖ、ドーズ量５×１０15ｃｍ-2でイオン注入
し、ドレイン領域１１３を形成する。
２に注入した不純物を拡散させるために、例えば１００
０℃、３０分の熱工程（アニール処理）を窒素雰囲気中
で行った後レジストを塗布し、ドレイン領域にイオン注
入するためのパターニングを行い、例えばヒ素を加速電
圧４０ｋｅｖ、ドーズ量５×１０15ｃｍ-2でイオン注入
し、ドレイン領域１１３を形成する。
【００２１】この後図示しないが、よく知られているよ
うに、層間絶縁膜を堆積形成させ、この層間絶縁膜の所
定の箇所にコンタクト孔を開口し、さらに配線層となる
アルミニウム膜などを蒸着し、これを所定の配線パター
ンにパターニングする。そして、全面に保護膜を堆積す
るなどの諸工程を経てトンネル電流消去型ＥＰＲＯＭの
製造を完了する。
うに、層間絶縁膜を堆積形成させ、この層間絶縁膜の所
定の箇所にコンタクト孔を開口し、さらに配線層となる
アルミニウム膜などを蒸着し、これを所定の配線パター
ンにパターニングする。そして、全面に保護膜を堆積す
るなどの諸工程を経てトンネル電流消去型ＥＰＲＯＭの
製造を完了する。
【００２２】ここで、フィールド酸化膜除去時２層ゲー
ト側壁に堆積するポリマー１１６の膜厚とゲートバーズ
ビークの関係を図８（Ａ）に示す。横軸のポリマ膜厚Ｓ
と縦軸のゲートバーズビーク（Ｘ1 −Ｘ0 ）の定義は図
８（Ｂ）の通りである。Ｘ0はゲート酸化膜１０４の厚
さであり、Ｘ1 は浮遊ゲート１０４の角部が酸化して実
質的に増加したゲート酸化膜の厚さを示している。ただ
しゲートバーズビークは後酸化の時に発生し、ポリマ１
１４と同時に存在する事はないが、便宜的に同じ図面に
示した。バーズビークが発生する前のゲート電極を点線
で表している。消去電流Ｊは、トンネル酸化膜厚ｄ，ト
ンネル酸化膜にかかる電圧をＶ，Ａ及びＢを定数とする
と Ｊ＝Ａ（Ｖ／ｄ）2 exp （−Ｂｄ／Ｖ） と表され、トンネル酸化膜厚に依存する。ゲートバーズ
ビーク膜厚には制御性はない。また、消去電流はゲート
・ソース間に流れるため、ゲートバーズビークの部分を
流れることになる。このためゲートバーズビークが発生
すると消去電流がばらつき、しきい値はばらつく。図８
からポリマーの膜厚が５０ｎｍより大きくなるとゲート
バーズビーク従ってしきい値のばらつきが急減すること
がわかる。ポリマー１１６の堆積は、通常のシリコン酸
化膜のエッチングガスである例えばＣＨＦ3 に、ＣＯガ
ス、またはアルゴンガスを添加する事により促進され
る。
ト側壁に堆積するポリマー１１６の膜厚とゲートバーズ
ビークの関係を図８（Ａ）に示す。横軸のポリマ膜厚Ｓ
と縦軸のゲートバーズビーク（Ｘ1 −Ｘ0 ）の定義は図
８（Ｂ）の通りである。Ｘ0はゲート酸化膜１０４の厚
さであり、Ｘ1 は浮遊ゲート１０４の角部が酸化して実
質的に増加したゲート酸化膜の厚さを示している。ただ
しゲートバーズビークは後酸化の時に発生し、ポリマ１
１４と同時に存在する事はないが、便宜的に同じ図面に
示した。バーズビークが発生する前のゲート電極を点線
で表している。消去電流Ｊは、トンネル酸化膜厚ｄ，ト
ンネル酸化膜にかかる電圧をＶ，Ａ及びＢを定数とする
と Ｊ＝Ａ（Ｖ／ｄ）2 exp （−Ｂｄ／Ｖ） と表され、トンネル酸化膜厚に依存する。ゲートバーズ
ビーク膜厚には制御性はない。また、消去電流はゲート
・ソース間に流れるため、ゲートバーズビークの部分を
流れることになる。このためゲートバーズビークが発生
すると消去電流がばらつき、しきい値はばらつく。図８
からポリマーの膜厚が５０ｎｍより大きくなるとゲート
バーズビーク従ってしきい値のばらつきが急減すること
がわかる。ポリマー１１６の堆積は、通常のシリコン酸
化膜のエッチングガスである例えばＣＨＦ3 に、ＣＯガ
ス、またはアルゴンガスを添加する事により促進され
る。
【００２３】またフィールド酸化膜除去時、ＣＦＨ3 ガ
スにＣＯガスを添加したガスをエッチングガスとして用
いて、２層ゲート側壁へ堆積するポリマー１１６の膜厚
とエッチング温度の関係を調べたものが図９である。ポ
リマ膜厚Ｓの定義は、図８（Ｂ）に同じであり、温度１
５０℃以下で膜厚５０ｎｍ以上のポリマーが堆積するこ
とがわかる。
スにＣＯガスを添加したガスをエッチングガスとして用
いて、２層ゲート側壁へ堆積するポリマー１１６の膜厚
とエッチング温度の関係を調べたものが図９である。ポ
リマ膜厚Ｓの定義は、図８（Ｂ）に同じであり、温度１
５０℃以下で膜厚５０ｎｍ以上のポリマーが堆積するこ
とがわかる。
【００２４】
【発明の効果】ＳＡＳ技術を使用した不揮発性半導体記
憶装置製造におけるソース線形成時のフィールド酸化膜
除去の際，ソースとゲートのチャンネル部の境界部がセ
ル側壁に堆積するポリマーによって保護されるため，こ
の部分のシリコン基板表面に段差が生じないので後酸化
時のゲート酸化膜厚ばらつきが少ない。そのため不揮発
性半導体記憶装置の消去特性のばらつきを小さくするこ
とができる。
憶装置製造におけるソース線形成時のフィールド酸化膜
除去の際，ソースとゲートのチャンネル部の境界部がセ
ル側壁に堆積するポリマーによって保護されるため，こ
の部分のシリコン基板表面に段差が生じないので後酸化
時のゲート酸化膜厚ばらつきが少ない。そのため不揮発
性半導体記憶装置の消去特性のばらつきを小さくするこ
とができる。
【図１】 本発明による不揮発性半導体記憶セルの断面
図。
図。
【図２】 本発明による不揮発性半導体記憶装置の製造
方法の実施例に係わる製造工程の一部を示す平面図およ
び断面図。
方法の実施例に係わる製造工程の一部を示す平面図およ
び断面図。
【図３】 図２の工程の続きを示す平面図および断面
図。
図。
【図４】 図３の工程の続きを示す平面図および断面
図。
図。
【図５】 図４の工程の続きを示す平面図および断面
図。
図。
【図６】 図５の工程の続きを示す平面図および断面
図。
図。
【図７】 図６の工程の続きを示す平面図および断面
図。
図。
【図８】 ゲートバーズビークのポリマー膜厚依存性を
示す図。
示す図。
【図９】 ポリマー堆積速度の温度依存性を示す図。
【図１０】 従来技術による不揮発性半導体記憶セルの
断面図。
断面図。
【図１１】 従来技術を用いた不揮発性半導体記憶装置
の製造方法に係わる製造工程の一部を示す平面図および
断面図。
の製造方法に係わる製造工程の一部を示す平面図および
断面図。
【図１２】 図１１の工程の続きを示す平面図および断
面図。
面図。
【図１３】 図１２の工程の続きを示す平面図および断
面図。
面図。
【図１４】 図１３の工程の続きを示す平面図および断
面図。
面図。
【図１５】 図１４の工程の続きを示す平面図および断
面図。
面図。
【図１６】 図１５の工程の続きを示す平面図および断
面図。
面図。
【図１７】 従来技術におけるゲートバーズビーク断面
図。
図。
１０１ … ｐ型シリコンウェハー １１２ … ソース領域 １１３ … ドレイン領域 １１４ … 浮遊ゲート １１５ … 制御ゲート
Claims (4)
- 【請求項１】 半導体基板表面上に互いに離間して延在
する複数の帯状の第１絶縁膜を形成する工程と、この複
数の第１絶縁膜の間に延在する前記第１絶縁膜より薄い
第２絶縁膜を形成する工程と、前記第１並びに第２絶縁
膜の形成方向に直交して前記第１並びに第２絶縁膜上で
互いに離間して延在する複数の帯状の第１導体層を形成
する工程と、前記第１導体層上に第３絶縁膜を形成する
工程と、前記第３絶縁膜上に前記第１導体層と同一の幅
を有する第２導体層を設けることにより互いに離間する
複数の帯状ゲート部を形成する工程と、全面に第１レジ
ストを塗布し、前記帯状ゲート部上に境界を有し隣接す
る前記帯状ゲート部間を露出する如くパターニングする
工程と、前記複数の帯状ゲート部間に露出された前記第
１並びに第２絶縁膜を除去する工程であって、前記第１
並びに第２絶縁膜除去の際、同時に前記複数の帯状ゲー
ト部側壁にポリマを堆積せしめつつ、付随して除去され
る前記第２絶縁膜下の前記半導体基板表面のうち前記複
数の帯状ゲート部近傍部分を残存せしめるごとく前記第
１並びに第２絶縁膜を除去し、前記複数の帯状ゲート部
近傍で前記第２絶縁膜下に存在した前記半導体基板表面
に段部を形成する工程と、前記段部並びに前記複数の帯
状ゲート部を含め全面に第４絶縁膜を形成する工程とを
具備することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項２】 前記ポリマーを、前記帯状ゲート部側壁
において５０ｎｍ以上の厚さで堆積させることを特徴と
する請求項１記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項３】 前記半導体基板はＳｉであり、前記第１
並びに第２絶縁膜がＳｉＯ2 であって、前記第２絶縁膜
除去工程がＣＨＦ3 にＣＯガスあるいはアルゴンガスを
添加した雰囲気中にて行われることを特徴とする請求項
１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項４】 前記第２絶縁膜の除去を温度１５０℃以
下で行うことを特徴とする請求項３記載の不揮発性半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04145216A JP3100759B2 (ja) | 1992-06-05 | 1992-06-05 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04145216A JP3100759B2 (ja) | 1992-06-05 | 1992-06-05 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343693A true JPH05343693A (ja) | 1993-12-24 |
| JP3100759B2 JP3100759B2 (ja) | 2000-10-23 |
Family
ID=15380058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04145216A Expired - Fee Related JP3100759B2 (ja) | 1992-06-05 | 1992-06-05 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3100759B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106441A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
| EP0680080A2 (en) * | 1994-04-25 | 1995-11-02 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
| KR970030854A (ko) * | 1995-11-22 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
| US6413843B1 (en) * | 1999-01-20 | 2002-07-02 | Nec Corporation | Method of forming a semiconductor memory device having source/drain diffusion layers with a reduced resistance |
| US6756269B2 (en) | 2002-07-17 | 2004-06-29 | Oki Electric Industry Co., Ltd. | Method for manufacturing nonvolatile semiconductor memory device |
-
1992
- 1992-06-05 JP JP04145216A patent/JP3100759B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106441A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
| EP0680080A2 (en) * | 1994-04-25 | 1995-11-02 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
| US5470773A (en) * | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| US5534455A (en) * | 1994-04-25 | 1996-07-09 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| EP0680080A3 (en) * | 1994-04-25 | 1998-01-14 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
| KR970030854A (ko) * | 1995-11-22 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
| US6413843B1 (en) * | 1999-01-20 | 2002-07-02 | Nec Corporation | Method of forming a semiconductor memory device having source/drain diffusion layers with a reduced resistance |
| US6756269B2 (en) | 2002-07-17 | 2004-06-29 | Oki Electric Industry Co., Ltd. | Method for manufacturing nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3100759B2 (ja) | 2000-10-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |