KR950011029B1 - 불휘발성 반도체 기억장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 1실시예에 따른 불휘발성 반도체 기억장치의 제조방법에서의 제조공정의 일부를 나타낸 평면도 및 단면도.
제 2 도는 제 1 도의 공정에 연속되는 제조공정을 나타낸 평면도 및 단면도.
제 3 도는 제 2 도의 공정에 연속되는 제조공정을 나타낸 평면도 및 단면도.
제 4 도는 제 3 도의 공정에 연속되는 제조공정을 나타낸 평면도 및 단면도.
제 5 도는 제 4 도의 공정에 연속되는 제조공정을 나타낸 평면도 및 단면도.
제 6 도는 제 5 도의 공정에 연속되는 제조공정을 나타낸 평면도 및 단면도.
제 7 도는 종래의 ETOX형 EEPROM의 제조공정의 일부를 나타낸 평면도.
제 8 도는 제 7 도의 공정에 연속되는 제조공정을 나타낸 평면도.
제 9 도는 제 8 도의 공정에 연속되는 제조공정을 나타낸 평면도 및 단면도.
제10도는 제 9 도의 공정에 연속되는 제조공정을 나타낸 평면도.
제11도는 제10도의 공정에 연속되는 제조공정을 나타낸 평면도 및 단면도.
제12도는 종래의 EPROM의 제조시의 SAS 프로세스을 이용한 경우의 소오스에칭 후의 셀을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체기판 102 : 소장영역
103 : 필드산화막 104 : 게이트산화막
105, 108 : 다결정실리콘 106 : 셀슬리트
107 : ONO 109, 110 : 레지스트
111 : 산화막 112 : 소오스영역
113 : 드레인영역
[산업상의 이용분야]
본 발명은 불휘발성 반도체 기억장치의 제조방법에 관한 것으로, 특히 불휘발성 메모리셀에서의 소오스영역의 형성방법에 관한 것이다.
[종래의 기술 및 그 문제점]
제 7 도 내지 제11도는 전기적 소거 및 재기록 가능한 ETOX(EPROM with Tunnel Oxide)형 플래시(flash) EEPROM에 대한 종래의 제조방법에 있어서, 각 공정에서의 패턴(pattern) 평면과 필요에 따라 도면중 B-B선 및 C-C선에 따른 단면을 나타낸 도면이다. 먼저, 제 7 도에 나타낸 바와같이 반도체기판(300)중 소자영역으로 되는 부분상에 질화막(301)을 형성하고나서 선택 산화를 행하여 제 8 도에 나타낸 바와같이 필드(field) 산화막(302)을 형성한 다음에 잔존하는 질화막을 제거한다. 이어서, 제 9 도에 나타낸 바와같이 공지된 공정에 의해 게이트산화막(304)과 다결정실리콘(305), 셀 슬리트(303 ; cell slit), SiO2/Si3N4/SiO2의 적층막(306 ; 이하, ONO라 약칭함) 및 다결정실리콘(307)을 차례로 형성한다. 다음으로, 제10도에 나타낸 바와같이 메모리셀을 형성하기 위해 레지스터 패턴(308)을 형성하고, 이 레지스터 패턴(308)을 마스크로해서 에칭을 행한다. 계속해서, 상기 레지스터 패턴(308)을 제거한 다음에 제11도에 나타낸 바와같이 산화막(309)을 형성하고, 소오스영역(310)을 형성하기 위해 레지스트 패턴을 형성한 다음에 이 레지스트 패턴을 마스크로 해서 이온주입을 행한다. 그리고, 상기 레지스트 패턴을 제거한 다음에 열공정을 가하여 소오스영역(310)의 불순물을 확산시키고, 드레인영역(311)을 형성하기 위한 레지스트 패턴을 형성한 다음에 이 레지스트 패턴을 마스크로 해서 이온주입을 행한다.
그러나, 제 9 도에 나타낸 다결정실리콘(307)과 ONO(306), 다결정실리콘(305) 및 게이트산화막(304)을 형성하기 위해 레지스트 패턴을 형성할때에 마스크 어긋남이 발생하므로, 제10도중 길이 x(소오스영역에 인접한 채널폭)는 셀에 따라 달라지게 된다. ETOX 형 플래시 EEPROM 셀의 경우, 상기한 바와같은 소오스영역(제11도중 참조부호 310)에 인접한 채널폭 x의 오차는 셀의 소거특성에 큰 오차를 발생시키는 원인이 되었다.
또, 종래의 EPROM(자외선 소거 및 재기록 가능한 기억장치 (제조시에 이용되는 SAS(Self Aligned Source) 기술은, 제12도에 나타낸 바와같이 2층 게이트를 형성한 다음에 소오스선을 형성할 때 필드산화막 뿐만 아니라 소자영역(207)도 노출되어 있으므로, 이 소자영역(207)이 오버에칭(over-etching) 되어 손상(damage)을 받는다는 문제점이 있다. 여기서, 제12도중 참조부호 201은 반도체기판, 202는 게이트산화막, 203은 부유게이트, 204는 층간절연막, 205는 제어전극, 206은 레지스트이다.
상기한 바와같이 종래의 ETOX형 EEPROM의 제조방법은 메모리셀의 특성에 큰 오차를 발생시킨다는 문제점이 있었다.
또, 종래의 EPROM의 제조시에 이용되는 SAS 기술은 소오스선을 형성할 때 소자영역이 오버에칭되어 손상을 받는다는 문제점이 있었다.
[발명의 목적]
이에 본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 소오스선을 형성할 때 소오스영역이 오버에칭되지 않게되어 신뢰성이 높은 소오스영역을 갖춘 불휘발성 반도체 기억장치의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 셀 특성의 오차를 최소한으로 억제할 수 있으면서 미세화에 유리한 구조를 갖추고, 신뢰성이 높은 소오스영역을 갖춘 불휘발성 반도체 기억소자의 어레이(array)를 구비한 불휘발성 반도체 기억장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체 기억장치의 제조방법은, 반도체기판의 표면상에 서로 떨어져 병행(行)으로 연장된 복수개의 띠모양(帶狀)의 제 1 절연막 및 이 복수개의 제 1 절연막 사이에 연장되는 상기 제 1 절연막보다 얇은 제 2 절연막을 형성하는 제 1 공정과, 상기 각 절연막의 형성방향에 직교하면서 상기 각 절연막상에서 서로 떨어져 연장되는 복수개의 띠모양의 제 1 도체층 및 이 제 1 도체층과 실질적으로 동일한 폭을 갖춤과 더불어 상기 제 1 도체층의 하측(下側)에서 상기 제 2 절연막상에 선택적으로 도포된 복수개의 제 2 도체층을 형성하는 제 2 공정, 전면에 제 1 레지스트를 도포한 다음에 상기 띠모양의 제 1 도체층의 폭내에 경계를 갖추고서 이 경계의 한쪽부분중 적어도 상기 제 1 도체층과 상기 제 2 절연막이 입체적으로 교차하는 부분 이외를 노출시키도록 패턴닝하는 제 3 공정, 상기 제 1 레지스트에 의해 피복되지 않은 노출면의 상기 제 1 절연막을 제거하는 제 4 공정, 상기 제 1 레지스트를 제거하는 제 5 공정, 열산화에 의해 제 3 절연막을 전면에 형성하는 제 6 공정 및, 상기 제 1 도체층의 폭방향에 있는 상기 경계의 한쪽에 대응하는 한쪽 단부에 대해 자기정합적(自己整合的)으로 상기 반도체기판의 소자영역에 상기 반도체기판과는 역전형의 불순물을 이온주입하여 제 1 불순영역을 형성하는 제 7 공정을 구비하여 이루어지는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, EPROM 또는 EEPROM의 제조시에 SAS 기술을 응용하고, 또 소오스선을 형성하기 전에 전면에 레지스트를 도포한 다음에 상기 띠모양의 제 1 도체층의 폭내에 경계를 갖추고서 이 경계의 한쪽부분중 적어도 제 1 도체층(제어게이트)과 제 2 절연막(게이트절연막)이 입체적으로 교차하는 부분 이외를 노출시키도록 패터닝화함으로써, 상기 레지스트에 의해 피복되지 않은 노출면의 필드산화막을 제거할 때 소자영역이 오버에칭에 의해 손상되는 것을 방지할 수 있게 된다.
또, 상기 불휘발성 반도체 기억장치의 제조방법을 ETOX형 EEPROM셀 어레이의 형성시에 적용하면, 소오스영역에 인접하는 채널폭의 오차가 거의 없어지게 되어 셀의 소거특성의 오차도 작아지게 되고, 소오스선을 2층 다결정실리콘 게이트전극선에 대해 자기정학적으로 형성할 수 있으므로, 셀의 미세화 및 고집적화를 도모할 수 있게 된다.
[실시예]
이하, 예시 도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제 1 도 내지 제 6 도는 ETOX형 EEPROM의 제조방법에서의 주요공정을 나타낸 도면으로, 각 도면에서 평면을 각 도면에 a도에 나타내고, 그 B-B선과 C-C선 및 D-D선에 따른 단면을 각 도면 b도, c도, d도에 나타냈다.
먼저, 제 1 도에 나타낸 바와같이 P형 실리콘 웨이퍼(101)상에는 LOCOS(선택산화)법에 의해 소자영역(102)과 필드영역(103)을 띠모양으로 형성하는데, 이 경우 소오스선형성 예정부분은 소자영역으로 형성되지 않는다. 또, 상기 필드영역(103) 아래에는 채널 스톱퍼(channel stopper ; 도시하지 않음)을 형성한다.
이어서, 제 2 도에 나타낸 바와같이 소자영역의 표면에 임계치 제어용 이온을 주입할 때에 버퍼(buffer)로 되는 희생(犧牲) 산화막(도시되지 않음)을 열산화법에 의해 약 10nm의 두께로 형성한 다음에 이 희생산화막을 통하여 채널형성 예정영역에 임계치제어용의 소정 불순물의 이온주입을 행하고, 희생산화막을 NH4F용액 등으로 제거한다. 그후, 게이트절연막으로서 게이트산화막(104)을 열산화법에 의해 약 10nm의 두께로 성장시킨 다음에 그 위에 LPCVD(감압 기상성장)법에 의해 부유게이트전극으로 되는 다결정실리콘(105)을 약 100nm의 두께로 퇴적시키고, POCI3에 의한 열확산 등에 의해 다결정실리콘(105)내에 불순물확산을 행한다.
다음으로, 레지스터(도시되지 않음)을 도포한 다음에, 셀 슬리트(106)가 형성되도록 패턴닝을 행하고나서 이방성 에칭에 의해 다결정설리콘(105)을 제거하고, 상기 레지스트(도지되지 않음)을 제거한다. 계속해서, 전면에 층간절연막으로서 SiO2/Si3N4/SiO2의 적층막(ONO ; 107)을 적당한 구성비로 형성한 다음에 그 위에 LPCVD법에 의해 제어게이트전극으로 되는 다결정실리콘(109)을 약 400nm의 두께로 퇴적시키고, POCI3에 의한 열확산 등에 의해 다결정실리콘(108)내에 불순물확산을 행한다.
다음으로, 제 3 도에 나타낸 바와같이 레지스트(109)를 도포한 다음에 2층 게이트를 형성하기 위해 패턴닝을 행하고, 이방성 에칭을 이용하여 상기 다결정실리콘(108)과 ONO(107) 및 다결정실리콘(105)을 차례로 제거한다. 이에 따라, 상기 필드영역(103) 및 게이트산화막(104)의 형성방향에 직교하면서 이들 필드영역(103)과 게이트산화막(104)상에 서로 떨어져 연장된 복수개의 띠모양의 제 1 도체층(108 ; 제어게이트) 및 이 제 1 도체층(108)과 실질적으로 동일한 폭을 갖고서 제 1 도체층(108)의 아래측에서 상기 게이트산화막(104)상에 선택적으로 배치된 복수개의 제 2 도체층(106 ; 부유게이트)이 형성된다.
이어서, 상기 레지스트 패턴(109)을 제거하고, 제 4 도에 나타낸 바와같이 재차 전면에 레지스트(110)를 도포한 다음에 패턴닝을 행한다. 이 경우에는 상기 띠모양의 제 1 도체층(108)의 폭내에 경계를 갖추고서, 이 경계의 한쪽부분중 적어도 상기 제 1 도체층(108)과 상기 게이트산화막(104)이 입체적으로 교차하는 있는 부분 이외를 노출시키고, 이렇게 노출된 부분의 필드산화막(103)이 선택적으로 제거되도록 이방성에칭을 행한다.
다음으로, 상기 레지스트 패턴(110)을 제거하고, 제 5 도에 나타낸 바와같이 열산화법에 의한 산화막(111)을 전면에 형성한 다음에 소오스영역(112)으로의 이온주입을 위해 레지스트를 도포하고나서 패터닝을 행한다. 그리고, 예컨대 비소(As)을 가속전압 40KeV, 도우즈(dose)량 5×1015cm-2으로 이온주입을 행한 다음에 인을 가속전압 40KeV, 도우즈량 5×1013cm2으로 이온주입을 행하여 소오스영역(112)을 형성하고, 레지스트 패턴을 제거한다.
계속해서, 제 6 도에 나타낸 바와같이 소오스영역(112)으로 주입된 불순물을 확산시키기 위해 예컨대 1000℃의 온도에서 30분의 열공정[어닐(anneal) 처리]을 질소분위기내에서 행한 다음에 레지스트를 도포하고, 드레인영역에 이온주입하기 위한 패터닝을 행한 다음에 예컨대 비소를 가속전압 40Kev, 도우즈량 5×1015cm2으로 이온주입하여 드레인영역(113)을 형성한다.
그후, 도시하지 않았지만 잘 알려진 바와같이 층간절연막을 퇴적 형성한 다음에 이 층간절연막의 소정 부분에 접속구멍(contact hole)을 개구(開口)하고, 배선층으로 되는 알루미늄막 등을 증착(蒸着) 형성한 다음에 이것을 소정의 배선패턴으로 패터닝한다. 그리고, 전면에 보호막을 퇴적하는 등의 여러가지 공정을 거쳐 ETOX형 EEPROM의 제조를 완료한다.
상기한 실시예의 제조방법에서는 ETOX형 EEPROM의 제조시에 SAS 기술을 응용하고, 또 소오선을 형성하기 전에 전면에 레지스트(110)를 도포한 다음에 상기 띠모양의 제 1 도체층(108 ; 제어게이트)의 폭내에 경계를 갖추고서 이 경계의 한쪽부분중 적어도 제어게이트(108)와 게이트산화막(104)이 입체적으로 교차하는 부분이외를 노출시키도록 패터닝함으로써, 상기 레지스트(110)에 의해 피복되지 않은 노출면의 필드산화막(103)을 제거할 때에 소자영역이 오버에칭에 의해 손상되지 않게 된다. 또, SAS 기술을 이용하여 제 4 도중에 나타낸 소오스영역(112)에 인접하는 채널폭 x의 오차를 최소한으로 억제할 수 있어 셀의 소거특성의 오차도 적어지게 되고, 소오스선(112)을 2층 다결정실리콘 게이트전극에 대해 간접적으로 자기정합적으로 형성할 수 있어 소오스선과 게이트전극의 거리(종래 예에서는 제11도중 ℓ에 상당함)를 0으로 할 수 있으므로, 셀의 미세화 및 고집적화를 도모할 수 있게 된다.
또, 상기한 실시예에서는 ETOX형 EEPROM의 제조공정에 대해 설명했지만, 본 발명은 EPROM 제조시에도 상기 실시예와 마찬가지로 소오스선을 형성하기 전에 전면에 레지스트를 도포한 다음에 상기 띠모양의 제 1 도체층의 폭내에 경계를 갖추고서 이 경계의 한쪽부분중 적어도 제 1 도체층(제어게이트)과 제 2 절연막(필드산화막)이 입체적으로 교차하는 부분을 제외하고 노출시키도록 패터닝함으로써, 안정한 셀 특성을 얻을 수 있게 되어 상당히 유효한 것이다. 단, EPROM의 제조시에는 소오스영역으로의 이온주입을 행할 때 소오스선의 방향과 평행한 방향에 상반(相反)되는 방향으로부터 각도를 만들어 가면서(기판면에 대해 경사 방향부터) 2번으로 나누어 행하는 등의 방법을 행함으로써 소오스선의 저항을 상승하지 않게 하는 것이 필요하다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 소오스선을 형성할 때에 소자영역이 오보에칭에 의해 손상을 받지 않게 되어 신뢰성이 높은 소오스영역을 갖춘 불휘발성 반도체 기억장치의 제조방법을 제공할 수 있게 된다.
또, 본 발명에 의하면, 셀 특성의 오차를 최소한으로 억제할 수 있으면서 미세화에 유리한 구조를 갖추고, 신뢰성이 높은 소오스영역을 갖춘 ETOX형 EEPROM을 실현할 수 있는 불휘발성 반도체 기억장치의 제조방법을 제공할 수 있게 된다.
Claims (4)
- 반도체기판(101)의 표면상에 서로 떨어져 병행으로 연장된 복수개의 띠모양의 제 1 절연막(103) 및 이 복수개의 제 1 절연막(103) 사이에 연장되는 상기 제 1 절연막(103)보다 얇은 제 2 절연막(104)을 형성하는 제 1 공정과, 상기 각 절연막(103, 104)의 형성방향에 직교하면서 상기 각 절연막(103, 104)상에서 서로 떨어져 연장되는 복수개의 띠모양의 제 1 도체층(108) 및 이 제 1 도체층(108)과 실질적으로 동일한 폭을 갖춤과 더불어 상기 제 1 도체층(108)의 하측에서 상기 제 2 절연막(104)상에 선택적으로 도포된 복수개의 제 2 도체층(105)을 형성하는 제 2 공정, 전면에 제 1 레지스트(110)를 도포한 다음에 상기 띠모양의 제 2 도체층(108)의 폭내에 경계를 갖추고서 이 경계의 한쪽부분중 적어도 상기 제 1 도체층(108)과 상기 제 2 절연막(104)이 입체적으로 교차하는 부분 이외를 노출시키도록 패터닝하는 제 3 공정, 상기 제 1 레지스트(110)에 의해 피복되지 않은 노출면의 상기 제 1 절연막(103)을 제거하는 제 4 공정, 상기 제 1 레지스트(110)를 제거하는 제 5 공정, 열산화에 의해 제 3 절연막(111)을 전면에 형성하는 제 6 공정 및, 상기 제 1 도체층(108)의 폭방향에 있는 상기 경계의 한쪽에 대응하는 한쪽 단부에 대해 자기정합적로 상기 반도체기판(101)의 소자영역에 상기 반도체기판(101)과는 역도전형의 불순물을 이온주입하여 제 1 불순영역(112)을 형성하는 제 7 공정을 구비하여 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 제 7 공정 후에 열처리를 행하는 제 8 공정과, 상기 제 1 도체층(108)의 폭방향의 다른쪽 단부에 대해 자기정합적으로 상기 반도체기판(101)의 소자영역에 상기 반도체기판(101)과는 역도전형 불순물을 이온주입하여 제 2 불순물층영역(113)을 형성하는 제 9 공정을 더 구비하고서 ETOX형 EEPROM셀의 어레이를 형성하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 제 7 공정은 상기 제 1 도체층(108)의 폭방향과 직교하는 2방향으로부터 상기 반도체기판(110)면에 대해 경사방향으로 복수회로 나누어 이온주입을 행하는 것을 특징으로 하는 불휘발성 발도체 기억장치의 제조방법.
- 제 2 항에 있어서, 상기 제 9 공정은 상기 반도체기판(101)에 대해 경사방향으로 복수회로 나누어 이온주입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
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