JPH07123146B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH07123146B2 JPH07123146B2 JP2178083A JP17808390A JPH07123146B2 JP H07123146 B2 JPH07123146 B2 JP H07123146B2 JP 2178083 A JP2178083 A JP 2178083A JP 17808390 A JP17808390 A JP 17808390A JP H07123146 B2 JPH07123146 B2 JP H07123146B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/401—Multistep manufacturing processes
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はフローティングゲートに電子を蓄積する不揮発
性半導体記憶装置の製造方法に関するもので、特にEPRO
M、EEPROM、Ｆ（フラッシュ）EERROM等の大容量メモリ
デバイスに使用されるものである。
性半導体記憶装置の製造方法に関するもので、特にEPRO
M、EEPROM、Ｆ（フラッシュ）EERROM等の大容量メモリ
デバイスに使用されるものである。
（従来の技術） 従来、フローティングゲートに電子を蓄積する不揮発性
半導体記憶装置では、多結晶シリコンで構成されるフロ
ーティングゲートを形成した後、熱酸化を行うことによ
り、フローティングゲートの周囲に、多結晶シリコンの
熱酸化膜（以下「後酸化膜」という。）を形成するよう
にしている。これによって、フローティングゲート中に
おける電子の保持を可能とする。この際、良好な電荷保
持特性を維持するためには、後酸化膜を高温かつ十分な
厚さで形成することが必須となっている。
半導体記憶装置では、多結晶シリコンで構成されるフロ
ーティングゲートを形成した後、熱酸化を行うことによ
り、フローティングゲートの周囲に、多結晶シリコンの
熱酸化膜（以下「後酸化膜」という。）を形成するよう
にしている。これによって、フローティングゲート中に
おける電子の保持を可能とする。この際、良好な電荷保
持特性を維持するためには、後酸化膜を高温かつ十分な
厚さで形成することが必須となっている。
第２図は、従来のEPROMのメモリセルの断面図を示して
いる。ここで、201はシリコン基板、202はソース又はド
レイン拡散層、203はゲート酸化膜、204はフローティン
グゲート、205はコントロールゲート、206は後酸化膜、
207は層間絶縁膜である。
いる。ここで、201はシリコン基板、202はソース又はド
レイン拡散層、203はゲート酸化膜、204はフローティン
グゲート、205はコントロールゲート、206は後酸化膜、
207は層間絶縁膜である。
一般に、ソース若しくはドレイン拡散層202上、又はフ
ローティングゲート204及びコントロールゲート205側面
に形成される後酸化膜206は、膜質があまり良くない。
このため、フローティングゲート204のエッジ部とソー
ス又はドレイン拡散層202との距離が近く、かつ高電界
がかかると、フローティングゲート204中の電子が抜け
易くなる。特に、フローティングゲート204のエッジ部
が鋭角に尖っていると、電界集中によりさらに抜け易く
なる効果がある。
ローティングゲート204及びコントロールゲート205側面
に形成される後酸化膜206は、膜質があまり良くない。
このため、フローティングゲート204のエッジ部とソー
ス又はドレイン拡散層202との距離が近く、かつ高電界
がかかると、フローティングゲート204中の電子が抜け
易くなる。特に、フローティングゲート204のエッジ部
が鋭角に尖っていると、電界集中によりさらに抜け易く
なる効果がある。
そこで、従来は、後酸化膜206を高温かつ十分な厚さで
形成することにより、フローティングゲート104のエッ
ジ部を丸め、経路を通過して電子が抜ける割合を小さ
くしていた。
形成することにより、フローティングゲート104のエッ
ジ部を丸め、経路を通過して電子が抜ける割合を小さ
くしていた。
また、後酸化膜206上に形成する層間絶縁膜（例えばPSG
膜）207には、多量のリン（Ｐ）が含まれており、よっ
て膜質が悪く、電子が通過し易い。従って、後酸化膜20
6を十分に厚く形成しておかないと、後酸化膜206に欠陥
があった場合、経路を通過して電子が抜けてしまうこ
とがある。
膜）207には、多量のリン（Ｐ）が含まれており、よっ
て膜質が悪く、電子が通過し易い。従って、後酸化膜20
6を十分に厚く形成しておかないと、後酸化膜206に欠陥
があった場合、経路を通過して電子が抜けてしまうこ
とがある。
一方、フローティングゲート204となる多結晶シリコン
には、不純物が多量に含まれており、時にはその多結晶
シリコン側面が汚染されている場合もある。従って、後
酸化膜206の膜質を良好なものとするためには、後酸化
膜206を高温かつ十分な厚さで形成することが必要とな
ってくる。
には、不純物が多量に含まれており、時にはその多結晶
シリコン側面が汚染されている場合もある。従って、後
酸化膜206の膜質を良好なものとするためには、後酸化
膜206を高温かつ十分な厚さで形成することが必要とな
ってくる。
ところが、後酸化膜206を高温長時間の酸化で形成する
と、膜質に関しては良好なものが得られるが、高温かつ
長時間の酸化を行うと、ソース又はドレイン拡散層202
の接合の深さが深くなり、デバイス特性の劣化を引き起
こす欠点がある。また、酸化時間が長すぎると、後酸化
膜206がフローティングゲート204及びコントロールゲー
ト205間のに入り込み、領域208の酸化膜の厚さが増して
しまう。こうなると、フローティングゲート204及びコ
ントロールゲート205間の容量結合が低下し、デバイス
特性が低下するという欠点がある。特に、微細化された
メモリセルのようなチャネル長の短いデバイスでは、そ
の影響が顕著となってくる。従って、大容量メモリデバ
イスでは、できる限り温度を低温化し、かつ短時間で後
酸化膜206を形成したいが、反面、低温かつ短時間で後
酸化膜206を形成すると、前述したように良好な膜質を
得ることができなくなる。
と、膜質に関しては良好なものが得られるが、高温かつ
長時間の酸化を行うと、ソース又はドレイン拡散層202
の接合の深さが深くなり、デバイス特性の劣化を引き起
こす欠点がある。また、酸化時間が長すぎると、後酸化
膜206がフローティングゲート204及びコントロールゲー
ト205間のに入り込み、領域208の酸化膜の厚さが増して
しまう。こうなると、フローティングゲート204及びコ
ントロールゲート205間の容量結合が低下し、デバイス
特性が低下するという欠点がある。特に、微細化された
メモリセルのようなチャネル長の短いデバイスでは、そ
の影響が顕著となってくる。従って、大容量メモリデバ
イスでは、できる限り温度を低温化し、かつ短時間で後
酸化膜206を形成したいが、反面、低温かつ短時間で後
酸化膜206を形成すると、前述したように良好な膜質を
得ることができなくなる。
（発明が解決しようとする課題） このように、従来では、電子の保持特性を良好にするた
め、高温かつ長時間の酸化により後酸化膜を形成する
と、デバイス特性の劣化を引き起こすという欠点があっ
た。一方、低温かつ短時間の酸化では良好な膜質の後酸
化膜を得ることができないという欠点があった。つま
り、電子の保持特性の向上とメモリセルの微細化とはト
レードオフの関係となっていた。
め、高温かつ長時間の酸化により後酸化膜を形成する
と、デバイス特性の劣化を引き起こすという欠点があっ
た。一方、低温かつ短時間の酸化では良好な膜質の後酸
化膜を得ることができないという欠点があった。つま
り、電子の保持特性の向上とメモリセルの微細化とはト
レードオフの関係となっていた。
本発明は、上記欠点を解決すべくなされたものであり、
低温かつ短時間の酸化により後酸化膜を形成しても、十
分な電子の保持特性を得ることが可能な不揮発性半導体
記憶装置の製造方法を提供することを目的とする。
低温かつ短時間の酸化により後酸化膜を形成しても、十
分な電子の保持特性を得ることが可能な不揮発性半導体
記憶装置の製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の不揮発性半導体記
憶装置の製造方法は、まず、半導体基板上に電気的に浮
遊状態のフローティングゲート電極を形成する。この
後、CVD法を用いて、少なくとも前記フローティングゲ
ート電極の側壁部に第１の酸化膜を形成する。また、熱
酸化法を用いて、前記フローティングゲート電極と前記
第１の酸化膜との界面に第２の酸化膜を形成するという
ものである。
憶装置の製造方法は、まず、半導体基板上に電気的に浮
遊状態のフローティングゲート電極を形成する。この
後、CVD法を用いて、少なくとも前記フローティングゲ
ート電極の側壁部に第１の酸化膜を形成する。また、熱
酸化法を用いて、前記フローティングゲート電極と前記
第１の酸化膜との界面に第２の酸化膜を形成するという
ものである。
また、半導体基板上に電気的に浮遊状態のフローティン
グゲート電極を形成する。また、予め熱酸化を行うこと
により、少なくとも前記フローティングゲート電極の側
壁部に熱酸化膜を形成しておく。この後、CVD法を用い
て、少なくとも前記フローティングゲート電極の側壁部
に第１の酸化膜を形成する。さらに、熱酸化法を用い
て、前記フローティングゲート電極と前記第１の酸化膜
との界面に第２の酸化膜を形成するというものである。
グゲート電極を形成する。また、予め熱酸化を行うこと
により、少なくとも前記フローティングゲート電極の側
壁部に熱酸化膜を形成しておく。この後、CVD法を用い
て、少なくとも前記フローティングゲート電極の側壁部
に第１の酸化膜を形成する。さらに、熱酸化法を用い
て、前記フローティングゲート電極と前記第１の酸化膜
との界面に第２の酸化膜を形成するというものである。
（作用） このような方法によれば、まず、CVD法により第１の酸
化膜を形成した後、熱酸化法により第２の酸化膜を形成
している。即ち、フローティングゲート電極を取り囲む
酸化膜が、第１及び第２の酸化膜により形成されること
になる。よって、フローティングゲート電極を取り囲む
酸化膜の欠陥の発生が非常に少なくなり、電子の保持特
性が向上する。また、熱酸化を行う場合、酸化が拡散律
速で進行するため、従来のような直接熱酸化する場合の
反応律速と異なり、ストレスが緩和され、比較的低温の
熱酸化でエッジ部を丸めることができる。
化膜を形成した後、熱酸化法により第２の酸化膜を形成
している。即ち、フローティングゲート電極を取り囲む
酸化膜が、第１及び第２の酸化膜により形成されること
になる。よって、フローティングゲート電極を取り囲む
酸化膜の欠陥の発生が非常に少なくなり、電子の保持特
性が向上する。また、熱酸化を行う場合、酸化が拡散律
速で進行するため、従来のような直接熱酸化する場合の
反応律速と異なり、ストレスが緩和され、比較的低温の
熱酸化でエッジ部を丸めることができる。
また、CVD法により第１の酸化膜を形成する前に、熱酸
化を行って、フローティングゲート電極の側壁に比較的
薄い熱酸化膜を形成しておけば、CVD膜の密着性が良好
となり、さらに効果的である。
化を行って、フローティングゲート電極の側壁に比較的
薄い熱酸化膜を形成しておけば、CVD膜の密着性が良好
となり、さらに効果的である。
（実施例） 以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図（ａ）乃至（ｄ）は、本発明の製造方法を、EPRO
Mセルに適用した場合の一実施例を示すものである。
Mセルに適用した場合の一実施例を示すものである。
まず、同図（ａ）に示すように、Ｐ型シリコン基板101
上に素子分離酸化膜102を形成する。また、基板101上に
は、シリコン酸化膜、多結晶シリコン膜、シリコン酸化
膜、多結晶シリコン膜を順次形成する。この後、シリコ
ン酸化膜及び多結晶シリコン膜からなる積層をセルフア
ライメントによりエッチングし、ゲート酸化膜103,10
4、フローティングゲート電極105、及びコントロールゲ
ート電極106を形成する。また、イオン注入を行い、ソ
ース又はドレイン領域107を形成する。次に、同図
（ｂ）に示すように、LP（減圧）CVD法を用いて、全面
に400Å程度、不純物を含まないシリコン酸化膜（第１
の酸化膜）108を堆積形成する。具体的には、温度700℃
程度でSi（OC2H5）４を分解することにより得られるSiO
2（TEOS酸化膜）、又は温度900℃前後でSiCl2H2とN2Oと
を反応させることにより得られるSiO2を利用することに
より形成できる。なお、LPCVD法では、酸化膜をフロー
ティングゲート電極105の側面に均一に形成することが
可能である。次に、同図（ｃ）に示すように、例えばド
ライ酸素雰囲気中において、温度900℃程度で約10分間
の酸化を行い、フローティングゲート電極105及びコン
トロールゲート電極106と、シリコン酸化膜（以下「CVD
酸化膜」という。）108との界面に熱酸化膜（第２の酸
化膜）109を形成する。この過程において、フローティ
ングゲート電極105とコントロールゲート電極106のエッ
ジ部は丸まるため、エッジ部の電界集中による電子の抜
けを抑制することができる。次に、同図（ｄ）に示すよ
うに、層間絶縁膜110として、例えばリンを多量にドー
プした酸化膜を全面に形成する。また、層間絶縁膜110
に、ソース又はドレイン領域107へ達するコンタクトホ
ールを開孔する。この後、金属配線層111を形成するこ
とにより、EPROMセルを完成する。
上に素子分離酸化膜102を形成する。また、基板101上に
は、シリコン酸化膜、多結晶シリコン膜、シリコン酸化
膜、多結晶シリコン膜を順次形成する。この後、シリコ
ン酸化膜及び多結晶シリコン膜からなる積層をセルフア
ライメントによりエッチングし、ゲート酸化膜103,10
4、フローティングゲート電極105、及びコントロールゲ
ート電極106を形成する。また、イオン注入を行い、ソ
ース又はドレイン領域107を形成する。次に、同図
（ｂ）に示すように、LP（減圧）CVD法を用いて、全面
に400Å程度、不純物を含まないシリコン酸化膜（第１
の酸化膜）108を堆積形成する。具体的には、温度700℃
程度でSi（OC2H5）４を分解することにより得られるSiO
2（TEOS酸化膜）、又は温度900℃前後でSiCl2H2とN2Oと
を反応させることにより得られるSiO2を利用することに
より形成できる。なお、LPCVD法では、酸化膜をフロー
ティングゲート電極105の側面に均一に形成することが
可能である。次に、同図（ｃ）に示すように、例えばド
ライ酸素雰囲気中において、温度900℃程度で約10分間
の酸化を行い、フローティングゲート電極105及びコン
トロールゲート電極106と、シリコン酸化膜（以下「CVD
酸化膜」という。）108との界面に熱酸化膜（第２の酸
化膜）109を形成する。この過程において、フローティ
ングゲート電極105とコントロールゲート電極106のエッ
ジ部は丸まるため、エッジ部の電界集中による電子の抜
けを抑制することができる。次に、同図（ｄ）に示すよ
うに、層間絶縁膜110として、例えばリンを多量にドー
プした酸化膜を全面に形成する。また、層間絶縁膜110
に、ソース又はドレイン領域107へ達するコンタクトホ
ールを開孔する。この後、金属配線層111を形成するこ
とにより、EPROMセルを完成する。
このような方法によれば、フローティングゲート電極10
5を取り囲む酸化膜が、CVD酸化膜108と熱酸化膜109との
二層構造により形成されている。このため、フローティ
ングゲート電極105を取り囲む酸化膜の欠陥の発生が非
常に少なくなり、電子の保持特性が向上する。ここで、
熱酸化を行う場合、酸化が拡散律速で進行するため、フ
ローティングゲート電極105のエッジ部は、比較的低温
の酸化でも、エッジ部が丸まり易くなる。このように、
低温かつ短時間のプロセスでフローティングゲート電極
105を取り囲む熱酸化膜109を形成しても、電子保持特性
が良好な不揮発性半導体記憶装置を提供でき、デバイス
の微細化に対応させることができる。
5を取り囲む酸化膜が、CVD酸化膜108と熱酸化膜109との
二層構造により形成されている。このため、フローティ
ングゲート電極105を取り囲む酸化膜の欠陥の発生が非
常に少なくなり、電子の保持特性が向上する。ここで、
熱酸化を行う場合、酸化が拡散律速で進行するため、フ
ローティングゲート電極105のエッジ部は、比較的低温
の酸化でも、エッジ部が丸まり易くなる。このように、
低温かつ短時間のプロセスでフローティングゲート電極
105を取り囲む熱酸化膜109を形成しても、電子保持特性
が良好な不揮発性半導体記憶装置を提供でき、デバイス
の微細化に対応させることができる。
なお、上記実施例では、CVD酸化膜108として、不純物を
含まないシリコン酸化膜を用いたが、これに限られず、
例えば多少リンを含んだシリコン酸化膜を用いても問題
はない。つまり、通常、層間絶縁膜110として用いられ
るPSG膜には、１×1021cm-3を越えるリンがドープされ
ており、膜質が悪いが、CVD酸化膜108のリンの濃度が１
×1021cm-3以下であれば、リンによる膜質の劣化を小さ
く抑えられる。
含まないシリコン酸化膜を用いたが、これに限られず、
例えば多少リンを含んだシリコン酸化膜を用いても問題
はない。つまり、通常、層間絶縁膜110として用いられ
るPSG膜には、１×1021cm-3を越えるリンがドープされ
ており、膜質が悪いが、CVD酸化膜108のリンの濃度が１
×1021cm-3以下であれば、リンによる膜質の劣化を小さ
く抑えられる。
また、CVD酸化膜108の堆積前に、フローティングゲート
電極105及びコントロールゲート電極106を多少熱酸化
し、比較的に薄い熱酸化膜を形成しておくのもよい。こ
のようにすれば、後にLPCVD法により形成するCVD酸化膜
108の密着性等を良好にすることが可能であるからであ
る。
電極105及びコントロールゲート電極106を多少熱酸化
し、比較的に薄い熱酸化膜を形成しておくのもよい。こ
のようにすれば、後にLPCVD法により形成するCVD酸化膜
108の密着性等を良好にすることが可能であるからであ
る。
［発明の構成］ 以上、説明したように、本発明の不揮発性半導体記憶装
置によれば、次のような効果を奏する。
置によれば、次のような効果を奏する。
フローティングゲート電極105を取り囲む酸化膜が、ま
ず、CVD酸化膜を形成した後、熱酸化を行うことにより
形成されている。つまり、後の熱酸化により、フローテ
ィングゲート電極とCVD酸化膜との界面に熱酸化膜が形
成される。このような二重構造のため、フローティング
ゲート電極を取り囲む酸化膜の欠陥の発生が非常に少な
くなり、電子の保持特性が向上する。さらに、上記熱酸
化を行う場合、酸化が拡散律速で進行する。即ち、従来
のような直接熱酸化する場合の反応律速と異なり、スト
レスが緩和されるため、比較的低温の熱酸化でエッジ部
を丸めることができる。
ず、CVD酸化膜を形成した後、熱酸化を行うことにより
形成されている。つまり、後の熱酸化により、フローテ
ィングゲート電極とCVD酸化膜との界面に熱酸化膜が形
成される。このような二重構造のため、フローティング
ゲート電極を取り囲む酸化膜の欠陥の発生が非常に少な
くなり、電子の保持特性が向上する。さらに、上記熱酸
化を行う場合、酸化が拡散律速で進行する。即ち、従来
のような直接熱酸化する場合の反応律速と異なり、スト
レスが緩和されるため、比較的低温の熱酸化でエッジ部
を丸めることができる。
第１図は本発明の一実施例に係わる不揮発性半導体記憶
装置の製造方法を示す断面図、第２図は従来の不揮発性
半導体記憶装置の製造方法を説明するための断面図であ
る。 101……シリコン基板、102……素子分離酸化膜、103,10
4……ゲート酸化膜、105……フローティングゲート電
極、106……コントロールゲート電極、107……ソース又
はドレイン領域、108……CVD酸化膜（第１の酸化膜）、
109……熱酸化膜（第２の酸化膜）、110……層間絶縁
膜、111……金属配線層。
装置の製造方法を示す断面図、第２図は従来の不揮発性
半導体記憶装置の製造方法を説明するための断面図であ
る。 101……シリコン基板、102……素子分離酸化膜、103,10
4……ゲート酸化膜、105……フローティングゲート電
極、106……コントロールゲート電極、107……ソース又
はドレイン領域、108……CVD酸化膜（第１の酸化膜）、
109……熱酸化膜（第２の酸化膜）、110……層間絶縁
膜、111……金属配線層。
Claims (2)
- 【請求項１】半導体基板上に電気的に浮遊状態のフロー
ティングゲート電極を形成する工程と、熱酸化を行うこ
とにより、少なくとも前記フローティングゲート電極の
側壁部に熱酸化膜を形成する工程と、CVD法を用いて、
少なくとも前記フローティングゲート電極の側壁部に第
１の酸化膜を形成する工程と、熱酸化法を用いて、前記
フローティングゲート電極と前記第１の酸化膜との界面
に第２の酸化膜を形成する工程とを具備することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】前記第１の酸化膜には、不純物が含まれて
おらず、又は不純物が含まれていたとしても、その濃度
は１×1021cm-3以下であることを特徴とする請求項１に
記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178083A JPH07123146B2 (ja) | 1990-07-05 | 1990-07-05 | 不揮発性半導体記憶装置の製造方法 |
| US07/725,479 US5208174A (en) | 1990-07-05 | 1991-07-03 | Method for manufacturing a nonvolatile semiconductor memory device |
| KR1019910011294A KR970000537B1 (ko) | 1990-07-05 | 1991-07-04 | 불휘발성 반도체기억장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178083A JPH07123146B2 (ja) | 1990-07-05 | 1990-07-05 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0465170A JPH0465170A (ja) | 1992-03-02 |
| JPH07123146B2 true JPH07123146B2 (ja) | 1995-12-25 |
Family
ID=16042332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178083A Expired - Lifetime JPH07123146B2 (ja) | 1990-07-05 | 1990-07-05 | 不揮発性半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5208174A (ja) |
| JP (1) | JPH07123146B2 (ja) |
| KR (1) | KR970000537B1 (ja) |
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| FR2711275B1 (fr) * | 1993-10-15 | 1996-10-31 | Intel Corp | Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits. |
| US6060766A (en) * | 1997-08-25 | 2000-05-09 | Advanced Micro Devices, Inc. | Protection of hydrogen sensitive regions in semiconductor devices from the positive charge associated with plasma deposited barriers or layers |
| US6004829A (en) * | 1997-09-12 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Method of increasing end point detection capability of reactive ion etching by adding pad area |
| JPH11154711A (ja) * | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置の製造方法 |
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| WO2000019511A1 (en) * | 1998-09-29 | 2000-04-06 | Advanced Micro Devices, Inc. | Deposition of oxide layer on the gate |
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| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6426896B1 (en) | 2000-05-22 | 2002-07-30 | Actrans System Inc. | Flash memory cell with contactless bit line, and process of fabrication |
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| EP0280276B1 (en) * | 1987-02-27 | 1993-05-19 | Kabushiki Kaisha Toshiba | Ultraviolet erasable nonvolatile semiconductor memory device and manufacturing method therefor |
| KR890001099A (ko) * | 1987-06-08 | 1989-03-18 | 미다 가쓰시게 | 반도체 기억장치 |
| JPH01171229A (ja) * | 1987-12-25 | 1989-07-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| US4774201A (en) * | 1988-01-07 | 1988-09-27 | Intel Corporation | Tungsten-silicide reoxidation technique using a CVD oxide cap |
| US4982250A (en) * | 1989-01-04 | 1991-01-01 | Motorola, Inc. | Mosture barrier for floating gate transistors |
| JPH0350772A (ja) * | 1989-07-18 | 1991-03-05 | Sony Corp | 不揮発性メモリ装置の製造方法 |
-
1990
- 1990-07-05 JP JP2178083A patent/JPH07123146B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-03 US US07/725,479 patent/US5208174A/en not_active Expired - Lifetime
- 1991-07-04 KR KR1019910011294A patent/KR970000537B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5208174A (en) | 1993-05-04 |
| KR970000537B1 (ko) | 1997-01-13 |
| JPH0465170A (ja) | 1992-03-02 |
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