KR100211619B1 - 부동 게이트 전계 효과 트랜지스터 구조 및 그 제조 방법 - Google Patents
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Abstract
UV EPROM 또는 EEPROM 어레이용의 스택형 부동게이트 전계효과 트랜지스터(FET) 구조 및 그 제조 방법이 설명되어 있는데, 여기서 폴리실리콘 부동 게이트층이 실리콘기판상에 형성되고, 부동게이트의 측벽상에 산화물층이 형성된후, 산화물-질화물-산화물(ONO) 합성층이 부동 게이트와 측벽 산화물을 포함하는 전체 어레이 기판위에 형성된다. ONO 합성층과 측벽 산화물층은 ONO 층의 위에 형성된 제어게이트와 부동 게이트간의 절연 유전체로써 작용한다. 이러한 공정 및 구성에 따라 부동 게이트의 모서리 영역으로부터 제어게이트로 누설 전류가 흐르지 않게 된다. 측벽 산화물층이 ONO 합성층으로 덮여지기 때문에, 측벽 산화물층은 비교적 얇게 만들어질 수 있어서 FET 구조는 제조시 과도한 온도에 노출되지 않는다. 따라서 FET 구조는 고밀도 장치에 사용되도록 스케일 축소될 수 있다. 다중 절연층을 사용하는 것은 게이트에칭 단계동안 구조의 확산 영역에서 실리콘 트랜치의 발생을 방지하는데에도 도움이 된다.
Description
제1도는 부동 게이트 전계효과 트랜지스터 어레이의 단면도.
제2도 내지 제7도는 본 발명에 따른 부동 게이트 전계효과 트랜지스터 구조를 형성하기 위한 제조 단계를 설명하고 있는 제1도의 점선 1-1을 따라 자른 단면도.
제8도는 본 발명에 따라 구성된 전계효과 트랜지스터 구조를 도시하는 제1도의 선 2-2을 따라 자른 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 부동 게이트 FET 어레이 12 : FET 메모리 셀
14 : 소스 확산 영역 16 : 드레인 확산 영역
18 : 부동 게이트층 30 : 단결정 실리콘 기판
44 : ONO 합성층 52 : 아몰퍼스 실리콘층
54 : BPSG 유리층
본 발명은 일반적으로 비휘발성 메모리 또는 유사한 구조체에서 사용하기 위한 부동 게이트 전계효과 트랜지스터(floating gate field effect transistor) 구조 및 그 제조 방법에 관한 것이다.
비휘발성 메모리는 메모리 칩에서 전력이 나가더라도 기억된 데이터를 보존할 수 있는 것이다. 이러한 방법으로 구성된 대표적인 것이 UV-EPROM과 EEPROM으로서, 이들은 각각의 메모리 셀에 전하를 저장하는 구조를 사용하고 있다. 이러한 구조의 한예가 부동 게이트 MOSFET 이며, 여기서는 절연체가 둘러싸인 부동 게이트 위에 배치된 정규의 제어 전극을 가진 합성 스택 게이트 전극(composite stack gate electrode)을 사용한다. 전압이 제어 전극에 인가될 때, 전하가 MOSFET의 채널 영역으로부터 부동 게이트로 주입되며, 여기서 전하는 인가된 전압이 나간후 장시간동안 저장될 수 있다.
부동 게이트는 전하가 보존되게 하기 위해서 우수한 절연 특성을 가진 유전체 필름으로 둘러싸여져야 한다. 유전체 필름의 한가지로서, 부동 게이트와 제어 게이트 사이에 배치된 얇은 산화물-질화물-산화(ONO) 합성층과, 부동 게이트의 측별상에 열 성장된 산화물로 구성된 것이 있다. 얇은 ONO층은 부동 게이트를 절연시킬 뿐만 아니라 제어 게이트로부터의 고전압을 부동 게이트에 결합시키는데 사용되며, 측별상의 열산화물은 주로 제어 게이트와 부동 게이트간의 절연 유전체로써 사용된다.
양호한 전기적 절연층 제공하기 위해, 측별 산화물은 일반적으로 아주 높은 온도로, 통상 1050이상에서 성장되어야 한다. 또한, ONO와 측벽 산화물 사이에 형성된 모서리는 표준 스택 게이트 셀 설계에 있어 전하 누설에 대한 전위적으로 약한 부분이 되기 쉽다. 이러한 점은 메모리 디바이스의 스케일이 작아짐에 따라, 메모리 셀에 사용된 얇은 게이트 산화물을 보전하기 위해서는 디바이스가 형성되는 동안 접하는 온도가 최소화되어야 한다. 측벽 산화물을 형성하는데 필요한 높은 산화 온도가 주요 관심사로 된다. 또한, ONO 층은 게이트 산화물 두께가 감소함에 따라 제어 게이트와 부동 게이트 사이의 결합 효율성을 유지시키기 위해 얇아져야 하는데, 이렇게 하면 ONO 층과 측벽 산화물 사이의 모서리 누설이 증가하기 쉽다.
반도체 메모리 디바이스에서 제어 게이트로부터 부동게이트를 절연시키기 위한 종래의 기술이 사토(sato)에게 허여된 미국 특허 제4,720,323호에 설명되어 있다. 상기 특허에서, 제1기술은 ONO 합성층이 부동 게이트의 상부 및 측벽 모두에 형성되는 것인 반면, 제2기술에서는 ONO층이 부동 게이트의 상부에 먼저 형성된 다음 산화물층이 게이트의 측벽에 형성된다. 상기한 두 기술은 앞서 언급한 결점을 갖고 있는 것이다. 특히, 제1기술에서는 얇은 두께의 산화물이 부동 게이트의 측면에 형성되어, 부동 게이트와 제어 게이트 사이의 모서리 누설의 가능성을 증가시킨다. 제2기술에 있어, 상당히 두꺼운 층의 산화물이 노출된 게이트 측벽상에 형성되어야 하는데, 이는 게이트 산화물이 장시간동안 고온에 노출되는 것을 필요로 하여, 디바이스 스케일이 축소된 경우, 얇은 게이트 산화물의 보전성을 손상시킬 수 있다.
이러한 결점등을 감안하여, 메모리 셀의 게이트를 장시간동안 고온에 직접 노출시키지 않으면서도 셀의 부동 게이트가 제어 게이트로부터 양호하게 절연되는 구조를 제공하고 있는, 스케일이 축소된 비휘발성 반도체 메모리 디바이스를 형성시킬 수 있는 공정이 필요하게 되었다.
그러므로, 본 발명의 목적은 비휘발성 반도체 메모리와 같은 반도체 구조를 제조함에 있어 그 구조의 성분들을 장시간 동안 고온에 노출시키지 않고 반도체 구조 제조 방법을 제공하려는 것이다.
본 발명의 다른 목적은 구성 성분들 간에 우수한 전기적 절연을 제공하는, 비휘발성 반도체 메모리와 같은, 반도체 구조 제조 방법을 제공하려는 것이다.
본 발명의 또다른 목적은 부동 게이트와 제어 게이트의 우수한 전기적 절연을 제공하는 비휘발성 부동 게이트 전계효과트랜지스터(FET) 구조 구성을 제공하려는 것이다.
본 발명의 이러한 목적 등은 스택형 부동 게이트 FET 구조 구성 및 그 제조 방법을 통해 달성되는데, 여기서 부동 게이트는 먼저 부도 게이트의 측벽을 따라 산화물의 얇은 층을 형성한 다음, 산화물층 및 부동 게이트의 상부를 ONO 합성층으로 덮어서 구조체의 제어 게이트로부터 절연된다. 측벽 산화물층은 열산화 공정에 의해 형성되는 것이 적절하며, 비교적 얇기 때문에 부동 게이트는, 장시간동안 높은 산화 온도에 노출되지 않아야 한다. 측벽 산화물을 형성시킨후, ONO 합성층을 위한 제1산화물층이 부동 게이트 및 측벽 산화물의 위에 제2열산화 공정에 의해 성장되는데 여기서도 부동 게이트는 장시간동안 고온에 노출되지 않는다. 이제 부동 게이트는 완전히 산화물로 덮어져서, ONO 합성층의 나머지 질화물 및 산화물층이 형성될 수 있다. 마지막으로, 제어게이트가 ONO 합성층의 위에 형성된다. 부동 게이터의 상부 모서리는 ONO 합성층과 아래의 산화물층으로 둘러싸여져서 부동 게이트와 제어 게이트간에는 개선된 유전체 절연이 제공된다. 이러한 공정은 게이트 에칭 단계동안에 구조체의 확산 영역에 실리콘 트랜치가 형성되는 것을 방지하는데에도 도움이 된다.
상기한 본 발명의 목적, 특성, 장점등은 첨부도면과 연관하여 설명된 하기의 상세한 설명으로부터 명백해질 것이다.
이제 본 발명은 좀더 상세히 고찰해 보면, 제1도에 도시된 스택형 부동 게이트 FET메모리 어레이(10)에는 다수의 FET메모리 셀(12), 다수의 n-형 소스 확산 영역(14), 다수의 n-형 드레인 확산 영역(16)이 포함된다. 메모리 셀(12) 각각의 부동 게이트를 위한 제1층의 n-형 폴리실리콘(18) 위에 놓인다. 소망에 따라, 제어 게이트용 폴리실리콘층(20)은 회로의 속도를 증진시키기 위해 폴리사이드 구조로 대체될 수 있다. 각각의 소스 확산 영역(14)의 일부분은 제1도에 (22)로 표시된 바와 같이 부동 게이트 폴리실리콘층(18)으로 덮여지지 않고 남아있다.
이제 제2도 내지 제7도를 보면, 본 발명에 따른 부동 게이트 FET메모리 셀을 형성시키기 위한 제조 단계가 도시되어 있다. 특히, 부동 게이트 FET메모리 셀(12)은 덮여지지 않은 소스 확산 영역(22)을 포함하여 부분적으로 제조된 형태로 설명되었다. FET메모리 어레이(10)는 P-형(100) 단결정 실리콘기판(30)을 포함하며 그위에는 통상적인 반도체 제조 기술에 의해 필드 산화물 영역(32)과 실리콘 이산화물 게이트 유전체층(34)이 형성된다. 폴리실리콘 부동 게이트층(18)이 게이트 산화물 영역(34) 및 인접한 필드 산화물 영역(32)위에 형성되며 한쌍의 측벽(35)을 포함한다. 열 성장 실리콘 이산화물의 얇은 패드층(36) 및 LPCVD 실리콘 질화물의 얇은층(38)이 부동 게이트층(18) 위에 형성된다. 게이트 산화물층(34), 부동 게이트 층(18), 패드 산화물층(36), 질화물층(38)의 적절한 두께는 각각, 10 내지 20, 200내지 250, 10, 15 내지 30이다. 층(18, 36, 38)의 형성은 통상적인 침착, 포토리토그래픽 마스킹, 플라즈마 에칭 방법에 의해 이루어진다.
다음, 제3도에는 본 발명의 중요 단계가 도시되어 있다. 여기서 열 산화는 850내지 950사이의 온도로 대략 5 내지 30분 정도 실시되어, 질화물층(38) 위에, (42)로 도시된 바와 같은 부동 게이트층(18)의 측벽 (35)에, 또한 소스 확산 영역(22)의 실리콘 기판(30)위에 얇은 실리콘 이산화물 절연층(40)을 성장시킨다. 실리콘 이산화물층 (40)의 두께는 메모리 어레이(10)의 상부 실리콘 표면에서 약 1이며, 산화 온도 및 타입 (예를 들면, 습식 또는 건식 산화)에 따라 측벽 영역 산화물(42)의 두께는 40내지 80사이이다. 실리콘 이산화물층(40)은 소스 확산 영역(22)의 실리콘기판(30) 상부에서 대략 40이다.
다음에, 제4도에 도시된 바와 같이, FET 메모리셀(12)에서 산화물, 질화물 및 실리콘 이산화물층(36, 38 및 40)이 각각 제거되어, 측벽 산화물 영역(42)과 소스 확산 영역(22)의 실리콘 이산화물층(40)부분만 남는다. 특히, 실리콘 이산화물층(40)은 불화수소산(HF)과 같은 적당한 부식용제를 사용하여 제거되며, 그후 질화물층(38)은 뜨거운 (예로써, 150) 인산에 대략 20분동안 노출시켜 제거된다. 마지막으로, 또다른 HF 부식 용제를 사용하여 실리콘 이산화물층(36)과 대략 200 내지 250 옹스트롬의 측벽 영역 산화물 (42)을 제거한다. 이렇게 하면, 측벽 영역(42)의 두께는 대략 350 내지 400 옹스트롬이 남는다.
제5도에 도시된 바와 같이, 산화물-질화물-산화물(ONO) 합성층(44)이 FET 메모리 어레이(10)의 상부 표면 전체에 덮혀진다. ONO합성층(44)은 실제로 세개의 층(46, 48, 50)으로 구성되며, 대응하는 세 단계로 형성된다. 첫째, 실리콘 이산화물층(46)이 950내지 1100사이의 온도로 대략 10 내지 15두께로 열 성장된다. 이 단계는 온도에 따라서, 대략 10분 정도 걸리며, 3%의 염소를 포함한 건조 산소(dry oxygen)의 환경내에서 실시되는 것이 바람직하다. 950내지 1100범위는 고온에서 이루어지는 우수한 품질의 실리콘 이산화물을 얻으려는 소망과 부동 게이트 폴리실리콘의 열에 대한 노출을 감소시키려는 소망을 감안하여 잘 균형을 맞춰 선택한 것이다. 후자의 소망에 더 관심이 있다면, 가장 적절한 온도는 950이다.
다음, 질화물층(48)이 800에서 10분동안 침착되어 대략 15두께를 이루며, 마지막으로, 습한 산소(wet oxygen)에서 다른 열산화 사이클이 2시간동안 900 내지 1000로 실시되어 2 내지 3두께로 실리콘 이산화물층(50)을 형성시켜서 ONO 합성층(44)의 유전체 특성을 더욱 개선시킨다.
제4도 및 5도에 도시된 단계들은 종래의 제조기술에 비해 많은 장점을 갖고 있다. 먼저, 측벽 산화물 영역(42)과 위에 놓인 ONO 합성층(44)을 조합함으로서, 우수한 전기적 절연을 제공하며, 고밀동의 스케일 축소된 기술에 적합하도록 각종 층의 두께가 축소됨에 따라, 누설 전류가 부동 게이트(18)로부터 산화물 및 ONO층(42 및 44)을 통해 흐르지 않도록 하는데 도움을 준다. 둘째로, 측벽 산화물 영역(42)은 ONO 합성층(44)이 또한 상기 영역에 전기적 절연을 제공하고 있으므로 종래의 디바이스에서 처럼 많은 전기적 절연을 제공하지 않아도 된다. 그 결과, 측벽 산화물 영약(42)은 낮은 온도에서 성장될 수 있어 FET메모리 어레이(10)의 스케일 축소를 더욱 촉진시킨다. 셋째로, 부동 게이트층(18)으로 덮여지지 않은 소스 확산 영역(22)이 이제 ONO 층(44) 뿐만 아니라 측벽 산화 단계에서 성장된 산화물층(40)으로 덮여진다. 이러한 방법에 따르면, 후속 에칭 단계 동안에 소스 확산 영역에 형성되기 쉬운 실리콘 트랜치가 방지될 수 있다. 트랜치가 형성되지 않게 하기 위해, 측벽산화 단계 이전에 As+의 n+ 주입이 소스 확산 영역(22)으로 행해질 수도 있다. 이렇게 하면 산화물층(40)이 주입된 영역위로 두껍게 성장되어 후속 게이트 에칭 단계동안 실리콘 트랜치 형성을 방지한다.
FET 메모리 어레이(10)를 제조하는 나머지 단계들은 통상적인 것이며 제6도 내지 8도에 도시되어 있다. 특히 ONO층(44) 전체 위에는 대략 30두께의 얇은 아몰퍼스 실리콘층(52)이 침착되어 후속 단계에서 사용하는 포토레지스트로부터 ONO층을 보호한다. 다음, 제어 게이트 폴리실리콘(20)이 아몰펄스 실리콘층(52) 위에 약 400 내지 450두께로 침착되며 통상적인 포토레지스트 및 에칭 기술에 의해 처리되는 한편, n+ 소스 확산 영역(14) 및 드레인 확산 영역(16)도 통상적인 기술에 의해 형성된다. 마지막으로, 제7도 및 제8도에 도시된 바와 같이, 전체 FET메모리 어레이(10)는 BPSG 유리층(54)으로 덮여진다.
비록 본 발명은 양호한 실시예에 관해 설명되었지만, 첨부된 청구범위에 제시된 바와 같은 본 발명의 범위에서 벗어나지 않고도 많은 수정 및 변경이 가능하다는 것을 알 것이다. 예를들어, 본 제조 방법은 폴리사이드 게이트 공정에서 사용하기 쉬운 것이지만, 살리사이드(salicide) 공정 기술에서도 사용될 수 있다. 또한, 각종 성분의 전도성을 반전시켜 n-채널 대신 p-채널 FET를 형성시킬 수도 있으며, 실리콘 이산화물 게이트 유전체층(34)은 실리콘 질화물층으로 대체될 수 있다.
Claims (16)
- 부동 게이트 전계효과 트랜지스터 구조를 제조하기 위한 방법으로서, a) 상부 표면 및 측벽을 가진 부동 게이트층을 반도체 기판위에 형성하는 단계, b) 부동 게이트 층의 측벽을 따라 제1산화물층을 형성하는 단계, c) 제1산화물층 위와 부동 게이트층의 상부 표면위에 산화물-질화물-산화물(ONO) 합성층을 형성하는 단계, d) 상기 ONO 합성층 위에 제어 게이트 층을 형성하는 단계를 구비하는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제1산화물층을 형성하는 단계는 제1열 산화물층을 성장시키는 것을 포함하는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제2항에 있어서, 제1열 산화물층을 성장시키는 단계는 850내지 950사이의 온도로 제1열 산화물층을 성장시키는 것을 포함하는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제3항에 있어서, 제1열 산화물층은 부동 게이트층의 측벽상에서 대략 40내지 80두께로 성장되는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제1항에 있어서, 제1산화물층을 형성하는 단계는, i) 부동 게이트층의 상부 표면 및 측벽 상에 최초의 제1산화물층을 형성시키며, ii) 부동 게이트 층의 상부 표면상의 최초의 제1산화물층 부분을 제거하는 것을 더 포함하는 부동 게이트 전계효과 트린지스터 구조의 제조 방법.
- 제1항에 있어서, ONO합성층을 형성하는 단계는, i) 제1신화물층 위와 부동 게이트 층의 상부 표면 위에 제2산화물 층을 형성시키며, ii) 상기 제2산화물층 위에 질화물층을 침착시키며, iii) 상기 질화물층 위에 제3의 산화물층을 형성시키는 것을 포함하는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제6항에 있어서, 상기 제1, 제2, 제3산화물층을 형성시키는 단계는 제1, 제2, 제3열 산화물 층을 성장시키는 것을 포함하는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제7항에 있어서, 상기 제2열 산화물 층을 950내지 1100온도에서 대략 10 내지 15두께로 성장되는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제8항에 있어서, 상기 제3열 산화물층은 대략 2 내지 3두께로 성장되는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 부동 게이트 전계효과 트랜지스터 구조를 제조하기 위한 방법으로서, a) 상부 표면 및 측벽을 가진 부동 게이트 층을 반도체 기판위에 형성하며, 반도체 기판내에 소스 확산 영역을 형성하는 단계, b) 상기 부동 게이트층의 측벽 및 소스 확산 영역을 따라 제1산화물층을 형성하는 단계, c) 부동 게이트층의 상부 표면위와, 부동 게이트층의 측벽 및 소스 확산 영역을 따라 제1산화물층 위에 산화물-질화물-산화물(ONO) 합성층을 형성하는 단계 d) 부동 게이트층 위의 ONO 합성층 위에 제어 게이트 층을 형성하며 상기 소스 확산 영역에 소스 주입을 형성시키는 단계를 구비하는 부동 게이트 전계효과 트랜지스터 구조의 제조방법.
- 제10항에 있어서, 상기 제1산화물층을 형성하는 단계는 제1열산화물층을 성장시키는 것을 포함하는 부동 게이트 전계효과 트랜지스터 구조의 제조 방법.
- 제1열 산화물층을 성장시키기 전에 소스 확산 영역으로 주입을 실시하여 상기 제1열산화물 층이 두껍게 성장하도록 하여 후속의 에칭 단계동안에 상기 반도체 기판내에 트랜치가 형성되는 것을 방지하게 하는 단계를 더 포함하는 부동 게이트 전계효과 트랜지스터 ㄹ구조의 제조 방법.
- a) 실리콘 기판과 b) 상기 기판위에 배치된, 상부 표면과 측벽을 포함하는 부동 게이트층과, c)상기 측벽을 따라 배치된 제1산화물층과, d) 상기 제1산화물층 위와 상기 부동 게이트층의 상기 상부 표면위에 배치된 산화물-질화물-산화물(ONO) 합성층과, e) 상기 ONO 합성층위에 배치된 제어 게이트층을 구비하는 부동 게이트 전계효과 트랜지스터 구조.
- 제13항에 있어서, 상기 제1산화물층은 대략 40 내지 80두께인 부동 게이트 전계효과 트랜지스터 구조.
- 제13항에 있어서, 상기 ONO 합성층은, i) 제2산화물층과, ii) 상기 제2산화물층 위에 배치된 질화물층과, iii) 상기 질화물층 위에 배치된 제3산화물층을 구비하는 부동 게이트 전계효과 트랜지스터 구조.
- 상기 제2산화물층은 대략 10 내지 15두께이며, 상기 제3산화물층은 대략 2 내지 3두께인 부동 게이트 전계효과 트랜지스터 구조.
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