JPH01189966A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＥＰＲＯＭやＥＥＰＲＯＭなど、電気的に書込
みと読出しが可能な不揮発性半導体メモリ装置に関し、
特にチャネル領域上にゲート絶縁膜を介して電荷を蓄積
するフローティングゲート電極を備えたフローティング
ゲート型半導体メモリ装置に関するものである。

（従来技術） 第６図（Ａ）、（Ｂ）に従来のＥＥＰＲＯＭであるＦＡ
ＭＯＳを示す。同図（Ａ）は同図（Ｂ）のＤ−Ｄ線位置
での断面図、同図（Ｂ）は同図（Ａ）のＣ−Ｃ線位置で
の断面図である。

１はシリコン単結晶基板であり、表面にフィー゛ルド酸
化膜４が形成されてフィールド領域が形成されている。

フィールド領域では基［１の表面に不純物導入によるソ
ース領域２Ｓとドレイン領域２Ｄが形成されている０両
領域２Ｓ、２Ｄの間のチャネル領域上にはゲート酸化膜
３を介してフィールド酸化膜４上まで延びるフローティ
ングゲート電極５が形成されている。

フローティングゲート電極５上には眉間絶縁膜６を介し
てコントロールゲート電極ｌＯが設けられている。眉間
絶縁膜６は下側からシリコン酸化膜（Ｓｉｎ＝）７、シ
リコン窒化膜（Ｓｉ３Ｎ４）８及びシリコン酸化膜（Ｓ
ｉｎ＝）９の順に積層された三層構造となっている。

１１はこれらのゲート電極５，１０を被う絶縁膜である
。絶縁膜１１としてはシリコン酸化膜（Ｓｉ０２）が使
用される。

このようなフローティングゲート型半導体メモリ装置で
は、記憶すべき情報に応じてフローティングゲート電極
５に電荷を保持させることによってチャネル領域のしき
い値を変化させる。

フローティングゲート電極５に保持された電荷は長時間
に渡って保持されていることが必要である。フローティ
ングゲート電極５とコントロールゲート電極１０の間に
は三層構造の層間絶縁膜６が介在しているので、フロー
ティングゲート電極５からコントロールゲート電極１０
へ電荷が移動することはない。しかしながら、フローテ
ィングゲート電極５の側面にはシリコン酸化膜１１が存
在するだけであるので、側面から電荷が逃げ、このＦＡ
ＭＯ８の電荷保持特性が悪くなる。

（目的） 本発明はフローティングゲート型半導体メモリ装置のフ
ローティングゲート電極の電荷保持特性を向上させるこ
とを目的とするものである。

（構成） 本発明では、フローティングゲート電極の上面及び側面
を酸化膜、窒化膜及び酸化膜からなる三層構造の絶縁膜
で囲む。

フローティングゲート電極の上面及び側面を上記三層構
造の絶縁膜で囲むと、フローティングゲート電極に保持
された電荷はフローティングゲート電極の上面及び側面
から逃げることがなくなり、フローティングゲート電極
の電荷保持特性が向上する。

以下、実施例について具体的に説明する。

第１図は一実施例を表わす、同図（Ａ）と同図（Ｂ）は
互いに直交する方向で切断した断面図を表わしており、
同図（Ａ）は同図（Ｂ）のＡ−Ａ線位置での断面図、同
図（Ｂ）は同図（Ａ）のＢ−Ｂ線位置での断面図である
。

フィールド酸化膜４で囲まれたシリコン単結晶基板１の
表面にはＮ型不純物導入によるソース領域２Ｓとドレイ
ン領域２Ｄが形成されている。チャネル領域上にはゲー
ト酸化膜３を介してフィールド酸化膜４上に延びるポリ
シリコン層にてなるフローティングゲート電極５が形成
されている。ゲート酸化膜３の膜厚は３５０人程変度フ
ローティングゲート電極５の膜厚は２０００〜３０００
人程度である。

フ変度ティングゲート電極５上にはシリコン酸化膜７、
シリコン窒化膜８及びシリコン酸化膜９からなる三層構
造の層間絶縁膜６を介してポリシリコン層にてなるコン
トロールゲート電極１０が形成されている。眉間絶縁膜
６のシリコン酸化膜７の膜厚は約２００人、シリコン窒
化膜７の膜厚も約２００人、シリコン酸化膜９の膜厚は
１０〜２０人程度で変度、コントロールゲート電極１０
の膜厚は約３５００人である。

コントロールゲート電極１０の上面、コントロールゲー
ト電極１０の側面及びフローティングゲート電極５の側
面を囲んで絶縁膜１２が被覆されている。絶縁膜１２は
シリコン酸化膜１３、シリコン窒化膜１４及びシリコン
酸化膜１５からなる三層構造をしている。シリコン酸化
膜１３の膜厚は３００〜５００人程度、シリ変度窒化膜
１４の膜厚は約２００人、シリコン酸化膜１５の膜厚は
１０〜２０人程度で変度。

本実施例によれば、フローティジグゲート電極５の上面
及び側面がシリコン酸化膜、シリコン窒化膜及びシリコ
ン酸化膜からなる三層構造の絶縁膜６，１２で被われ、
フローティングゲート電極５に保持された電荷が逃げに
くくなり、電荷保持特性が向上する。

次に、本実施例を製造するプロセスを第２図及び第３図
とともに説明する。なお、第２図及び第３図においても
（Ａ）と（Ｂ）は互いに直交する方向で切断した断面図
であり、その切断位置は第１図に示された位置と同じで
ある。

第２図はコントロールゲート電極１０用のポリシリコン
層が堆積された状態を表わしている。

ＭｏＳトランジスタを製造する製造工程と同じ工程によ
り、シリコン単結晶基板１の表面にＬＯＣＯ８法により
フィールド酸化膜４を形成した後、ゲート酸化膜３を形
成する。その後、メモリ素子のしきい値を制御するため
にチャネル領域にイオン打込みを行なう。

その後、フローティングゲート電極５となるポリシリコ
ン層を堆積し、そのポリシリコン層の抵抗値を低下させ
るために不純物を導入した後、写真製版とエツチングに
よってフローティングゲート電極５を相互に分離するた
めのパターン化を行なう。

次に、フローティングゲート電極５のポリシリコン層を
約１１００’Ｃで酸化してシリコン酸化膜７を形成し、
その上にＬＰＣＶＤ法によりシリコン窒化膜８を堆積す
る。その後、シリコン窒化膜８を約９５０℃で酸化して
シリコン酸化膜９を形成する。

その上に、コントロールゲート電極１０となるポリシリ
コン層を堆積する。コントロールゲート電極の抵抗値を
低下させるために不純物を導入した状態が第２図の状態
である。

その後、写真製版とエツチングを行なってコントロール
ゲート電極１０、絶縁膜６及びフローティングゲート電
極５をパターン化する。そして形成された電極５，１０
をマスクとして自己整合的にイオン打込みを行なって、
第３図に示されるようにソース領域２Ｓとドレイン領域
２Ｄを形成する。

その後、シリコン単結晶基板１の表面、コントロールゲ
ート電極１０の上面、側面及びフローティングゲート電
極５の側面を約９５０℃で酸化して第１図に示されるシ
リコン酸化膜１３を形成する。

その上にＬＰＣＶＤ法によりシリコン窒化膜１４を堆積
し、シリコン窒化膜１４の表面を約９５０℃で酸化して
シリコン酸化膜１５を形成する。

その後、通常のプロセスに従がってコンタクト工程、メ
タル工程、パッド工程に進む。

第４図は他の実施例を表わす。

本実施例はメモリ素子の耐圧を上げるために、従来のソ
ース領域２Ｓとドレイン領域２Ｄの内側に、それぞれ浅
いソース領域２Ｓａと浅いドレイン領域２Ｄａとを形成
してＬＤＤ構造としたものである。

フローティングゲート電極５の上面は第１図と同じく三
層構造の眉間絶縁膜６で被われ、側面はシリコン酸化膜
１７、シリコン窒化膜１８及びシリコン酸化膜１９から
なる三層構造の絶縁膜１６で被われている。シリコン窒
化膜１８はＬＤＤ構造を形成するときに使用されたもの
である。

本実施例においても、フローティングゲート電極５に保
持された電荷は、三層構造の絶縁膜６゜１６によって逃
げることが防止される。

第４図の実施例の製造方法について説明する。

第３図に示されるフローティングゲート電極５とコント
ロールゲート電極１０をマスクにしてソース領域とドレ
イン領域を形成するために行なうイオン打込みでは、通
常のソース領域とドレイン領域を形成する場合のイオン
打込みよりも浅く行なう。その注入量は約１０ＸＩＯ’
　”　７０ｍ２である。これにより浅いソース領域２Ｓ
ａと浅いドレイン領域２Ｄａが形成される。

その後、約１９０℃でシリコン基板ｌの表面とコントロ
ールゲート電極１０の露出面及びフローティングゲート
電極５の露出面を酸化してシリコン酸化膜１７を形成し
た後、ＬＰＣＶＤ法によってシリコン窒化膜を約１６０
０〜２０００への厚さに堆積する。

その後、シリコン窒化膜をエツチングすることにより第
４図に示されるようにゲート電極の側壁にサイドウオー
ルとして残存したシリコン窒化膜１８を形成される。

この状態でソース領域とドレイン領域を形成するための
通常の注入量のイオン打込みを行なってソース領域２Ｓ
とドレイン領域２Ｄを形成する。

その後、打ち込まれたイオンを活性化するために約９５
０℃でドライブを行なう。このとき、シリコン酸化膜１
９が形成される。

その後、通常のプロセスによりコンタクト工程、メタル
工程、パッド工程に進む。

第５図に本発明のメモリ装置の電荷保持特性と従来のメ
モリ装置の電荷保持特性との比較結果を示す。

フローティングゲート電極に電荷を保持させるとしきい
値が変化するが、そのしきい値の変化量Δｖｔｈに対し
てその変化量が減少していく割合を時間に対して示して
いる。測定温度は２５０℃である。

２０は第１図に示した一実施例の場合、２１は第６図の
従来のメモリ装置の場合である。

第５図の結果から、本発明によれば電荷保持特性が大幅
に改善されることがわかる。

（効果） 本発明のブローティングゲート型メモリ装置では、フロ
ーティングゲート電極の上面及び側面を酸化膜、窒化膜
及び酸化膜からなる三層構造の絶縁膜で囲んだので、フ
ローティングゲート電極の電荷保持特性が向上し、不揮
発性半導体メモリ装置の信頼性が向上する。

【図面の簡単な説明】

第１図（Ａ）及び同図ＣＢ）は一実施例を互いに直交す
る方向で切断して示す断面図である。第２図（Ａ）、（
Ｂ）及び第３図（Ａ）、（Ｂ）は同実施例の製造過程を
示す断面図であり、両図とも（Ａ）と（Ｂ）は互いに直
交する方向で切断した状態を表わしている。第４図は他
の実施例を示す断面図、第５図は実施例と従来例におけ
る電荷保持特性を示す図である。第６図（Ａ）及び同図
（Ｂ）は従来のＦＡＭＯ３を互いに直交する方向で切断
して示す断面図である。 １・・・・・・シリコン単結晶基板、 ２Ｓ、２Ｓａ・・・・・・ソース領域、２Ｄ、２Ｄａ・
・・・・・ドレイン領域、３・・・・・・ゲート酸化膜
、 ５・・・・・・フローティングゲート電極、６．１２，
１６・・・・・・三層構造の絶縁膜、７．９，１３，１
５，１７．１９・・・・・・シリコン酸化膜、 ８．１４，１８・・・・・・シリコン窒化膜、ｌＯ・・
・・・・コントロールゲート電極。

Claims (1)

【特許請求の範囲】
1. （１）チャネル領域上にゲート絶縁膜を介して電荷を蓄
   積するフローティングゲート電極を備え、電気的に書込
   みと読出しを行なうことのできる不揮発性半導体メモリ
   装置において、フローティングゲート電極の上面及び側
   面が酸化膜、窒化膜及び酸化膜からなる三層構造の絶縁
   膜で囲まれていることを特徴とする不揮発性半導体メモ
   リ装置。