JPH11135654A - スプリット・ゲート型フラッシュ・メモリー セルの構造 - Google Patents
スプリット・ゲート型フラッシュ・メモリー セルの構造Info
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- JPH11135654A JPH11135654A JP10008280A JP828098A JPH11135654A JP H11135654 A JPH11135654 A JP H11135654A JP 10008280 A JP10008280 A JP 10008280A JP 828098 A JP828098 A JP 828098A JP H11135654 A JPH11135654 A JP H11135654A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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Abstract
(57)【要約】 （修正有）
【課題】フラッシュメモリーセルを繰り返して使用する
場合、酸化誘電層に電子がトラップ（束縛）される。こ
のようなトラップされた電子は、第１のゲートと第２の
ゲートとの間にあるから、デバイスの導電性に影響し、
デバイスのスレショールド電圧を増加させ、チャネル電
流を低下させてしまう。 【解決手段】第１のゲートの他方の側面にあって、第１
のドープされた領域と対向して第２のドープされた領域
が形成され、さらに第２のドープされた領域は、第１の
ゲートから距離をもって分離されている。第１のドープ
された領域と第２のドープされた領域との間にチャネル
領域３２があり、鋭角のコーナー３３は、チャネル領域
の外で、半導体基板の上に位置する。
場合、酸化誘電層に電子がトラップ（束縛）される。こ
のようなトラップされた電子は、第１のゲートと第２の
ゲートとの間にあるから、デバイスの導電性に影響し、
デバイスのスレショールド電圧を増加させ、チャネル電
流を低下させてしまう。 【解決手段】第１のゲートの他方の側面にあって、第１
のドープされた領域と対向して第２のドープされた領域
が形成され、さらに第２のドープされた領域は、第１の
ゲートから距離をもって分離されている。第１のドープ
された領域と第２のドープされた領域との間にチャネル
領域３２があり、鋭角のコーナー３３は、チャネル領域
の外で、半導体基板の上に位置する。
Description
【０００１】
【発明の属する技術分野】この発明は、フラッシュメモ
リーセル構造に関する。さらに詳しくは、この発明は、
浮遊ゲートと制御ゲートとの間に鋭角（シャープ）のコ
ーナーを有し、該鋭角のコーナーがチャネル領域の外側
に形成されている分割ゲートフラッシュメモリーセルに
関するものである。
リーセル構造に関する。さらに詳しくは、この発明は、
浮遊ゲートと制御ゲートとの間に鋭角（シャープ）のコ
ーナーを有し、該鋭角のコーナーがチャネル領域の外側
に形成されている分割ゲートフラッシュメモリーセルに
関するものである。
【０００２】
【従来の技術】コンベンショナルのフラッシュメモリー
は、電気的に消去可能で、プログラム可能な読み取り専
門メモリー（ＥＥＰＲＯＭという）のタイプのものであ
る。一般に、ＥＥＰＲＯＭセルは、二つのゲートを有す
る。浮遊ゲートとして知られている、これらゲートの一
方は、ポリシリコンから作られ、電荷蓄積に使用され
る。制御ゲートとして知られている第２のゲートは、デ
ータの入力と出力とをコントロールするために使用され
る。上記の浮遊ゲートは、制御ゲートの下側に位置し、
外部の回路と接続していないので、概ね浮遊状態にあ
る。制御ゲートは、ワードラインに配線されているのが
通常である。フラッシュメモリーの特徴の一つは、ブロ
ック・バイ・ブロックメモリー消去に対するキャパシテ
ィである。さらに、メモリー消去の速度は、早く、通常
では、メモリーの全ブロックを完全に除去するのに１〜
２秒しかかからない。殆どの他のＥＥＰＲＯＭについて
は、メモリー消去は、そのビト・バイ・ビットオペレー
ションにより数分でできる。フラッシュメモリーに関す
る論文は、数多く、それらの一つは、改良されたフラッ
シュメモリー構造を作るもので、例えば、米国特許第
５，０４５，４８８号に記載されている。
は、電気的に消去可能で、プログラム可能な読み取り専
門メモリー（ＥＥＰＲＯＭという）のタイプのものであ
る。一般に、ＥＥＰＲＯＭセルは、二つのゲートを有す
る。浮遊ゲートとして知られている、これらゲートの一
方は、ポリシリコンから作られ、電荷蓄積に使用され
る。制御ゲートとして知られている第２のゲートは、デ
ータの入力と出力とをコントロールするために使用され
る。上記の浮遊ゲートは、制御ゲートの下側に位置し、
外部の回路と接続していないので、概ね浮遊状態にあ
る。制御ゲートは、ワードラインに配線されているのが
通常である。フラッシュメモリーの特徴の一つは、ブロ
ック・バイ・ブロックメモリー消去に対するキャパシテ
ィである。さらに、メモリー消去の速度は、早く、通常
では、メモリーの全ブロックを完全に除去するのに１〜
２秒しかかからない。殆どの他のＥＥＰＲＯＭについて
は、メモリー消去は、そのビト・バイ・ビットオペレー
ションにより数分でできる。フラッシュメモリーに関す
る論文は、数多く、それらの一つは、改良されたフラッ
シュメモリー構造を作るもので、例えば、米国特許第
５，０４５，４８８号に記載されている。
【０００３】図１は、米国特許第５，０４５，４８８号
によるフラッシュメメオリーセル構造を示す断面図であ
る。図１に示すように、第１のゲート１１と第２のゲー
ト１２は、半導体基板１０の上に形成されている。第１
と第２のゲートは、例えば、ポリシリコン層である。第
１のゲート１１と第２のゲート１２との間には、絶縁層
１３がある。第１のゲート１１、絶縁層１３及び第２の
ゲート１２は、共にスタックされたゲート構造１４を構
成する。スタックされたゲート構造１４の両側それぞれ
には、基板１０内にイオンドープされた領域、即ち、ソ
ース領域１５とドレイン領域１５とが存在している。こ
のタイプのフラッシュメモリーセルの特徴は、スタック
されたゲート１４の分割ゲート構成である点である。換
言すると、第１のゲート１１と第２のゲート１２とは、
基板１０の上面にそって水平に分布されている。第１の
ゲート１１と第２のゲート１２との中央部分の一部のみ
がオーバーラップしていて、一方が他方の上に垂直方向
に重ねられた状態になっている。さらに、第１のゲート
１１は、鋭角のコーナー１７を有し、高い電場を作り、
フラッシュメモリーに早い消去能力を与えるものであ
る。
によるフラッシュメメオリーセル構造を示す断面図であ
る。図１に示すように、第１のゲート１１と第２のゲー
ト１２は、半導体基板１０の上に形成されている。第１
と第２のゲートは、例えば、ポリシリコン層である。第
１のゲート１１と第２のゲート１２との間には、絶縁層
１３がある。第１のゲート１１、絶縁層１３及び第２の
ゲート１２は、共にスタックされたゲート構造１４を構
成する。スタックされたゲート構造１４の両側それぞれ
には、基板１０内にイオンドープされた領域、即ち、ソ
ース領域１５とドレイン領域１５とが存在している。こ
のタイプのフラッシュメモリーセルの特徴は、スタック
されたゲート１４の分割ゲート構成である点である。換
言すると、第１のゲート１１と第２のゲート１２とは、
基板１０の上面にそって水平に分布されている。第１の
ゲート１１と第２のゲート１２との中央部分の一部のみ
がオーバーラップしていて、一方が他方の上に垂直方向
に重ねられた状態になっている。さらに、第１のゲート
１１は、鋭角のコーナー１７を有し、高い電場を作り、
フラッシュメモリーに早い消去能力を与えるものであ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、前記し
た鋭角のコーナー１７は、チャネル領域内に位置してい
る。フラッシュメモリーセルを繰り返して使用する場
合、数多くのサイクルの後、前記コーナー領域まわりの
酸化誘電層に電子がトラップ（束縛）される。トラップ
される電子の量は、反復されるチャージ／ディスチャー
ジサイクルの回数に基づく。このようなトラップされた
電子は、第１のゲートと第２のゲートとの間にあるか
ら、デバイスの導電性に影響する。例えば、それらの作
用の一つは、デバイスのスレショールド電圧を増加さ
せ、チャネル電流を低下させてしまう。電気特性におけ
る、このようなドリフトデバイスのオペレーションを損
ねてしまう。
た鋭角のコーナー１７は、チャネル領域内に位置してい
る。フラッシュメモリーセルを繰り返して使用する場
合、数多くのサイクルの後、前記コーナー領域まわりの
酸化誘電層に電子がトラップ（束縛）される。トラップ
される電子の量は、反復されるチャージ／ディスチャー
ジサイクルの回数に基づく。このようなトラップされた
電子は、第１のゲートと第２のゲートとの間にあるか
ら、デバイスの導電性に影響する。例えば、それらの作
用の一つは、デバイスのスレショールド電圧を増加さ
せ、チャネル電流を低下させてしまう。電気特性におけ
る、このようなドリフトデバイスのオペレーションを損
ねてしまう。
【０００５】前記したことにより、フラッシュメモリー
セル構造を改善する要がある。
セル構造を改善する要がある。
【０００６】
【課題を解決するための手段】したがって、本発明は、
分割ゲートフラッシュメモリーセル構造であり、そのゲ
ートがチャネル領域から離れて形成された鋭角（シャー
プ）のコーナーをもつものであるものを提供することを
目的にする。かくして、チャネル領域に近接した鋭角の
コーナーによって惹起される問題を除き、これによっ
て、コンベンショナルの製造方法における電気ドリフト
を防ぐ。
分割ゲートフラッシュメモリーセル構造であり、そのゲ
ートがチャネル領域から離れて形成された鋭角（シャー
プ）のコーナーをもつものであるものを提供することを
目的にする。かくして、チャネル領域に近接した鋭角の
コーナーによって惹起される問題を除き、これによっ
て、コンベンショナルの製造方法における電気ドリフト
を防ぐ。
【０００７】これらの、そして、他の利点を達成し、こ
こに具体化され、広く記載されたような発明の目的にし
たがって、発明は、以下の構成の分割ゲートフラッシュ
メモリーセル構造を提供する：半導体基板であって、そ
の上に形成されたゲート酸化層を有するもの；断面が二
つのコーナーを有し、これらコーナーの一方が鋭角のコ
ーナーになっている前記ゲート酸化層を覆う第１のゲー
ト；前記第１のゲートの上位にあって、前記鋭角のコー
ナーの上位に位置するレンズ形状の断面を有する絶縁誘
電層；前記第１のゲートを囲む、前記絶縁層を覆う第２
のゲート；前記鋭角のコーナーの下位にあって、前記基
板内の第１のドープされた領域；前記第１のゲートの他
方の側面にあって、前記第１のドープされた領域と対向
している第２のドープされた領域であり、前記第１のゲ
ートから距離をもって分離されている第２のドープされ
た領域；及び前記第１のドープされた領域と前記第２の
ドープされた領域との間のチャネル領域。この発明の鋭
角のコーナーは、半導体基板の上で、チャネル領域の外
に位置する。
こに具体化され、広く記載されたような発明の目的にし
たがって、発明は、以下の構成の分割ゲートフラッシュ
メモリーセル構造を提供する：半導体基板であって、そ
の上に形成されたゲート酸化層を有するもの；断面が二
つのコーナーを有し、これらコーナーの一方が鋭角のコ
ーナーになっている前記ゲート酸化層を覆う第１のゲー
ト；前記第１のゲートの上位にあって、前記鋭角のコー
ナーの上位に位置するレンズ形状の断面を有する絶縁誘
電層；前記第１のゲートを囲む、前記絶縁層を覆う第２
のゲート；前記鋭角のコーナーの下位にあって、前記基
板内の第１のドープされた領域；前記第１のゲートの他
方の側面にあって、前記第１のドープされた領域と対向
している第２のドープされた領域であり、前記第１のゲ
ートから距離をもって分離されている第２のドープされ
た領域；及び前記第１のドープされた領域と前記第２の
ドープされた領域との間のチャネル領域。この発明の鋭
角のコーナーは、半導体基板の上で、チャネル領域の外
に位置する。
【０００８】前記の上位概念の記述と以下の詳細な記述
との両者は、例示であって、請求された発明の説明を補
うためのものであることを理解されたい。
との両者は、例示であって、請求された発明の説明を補
うためのものであることを理解されたい。
【０００９】
【発明の実施の形態】発明の現に好ましい実施例につい
て詳細に言及するもので、実施例の例は、添付の図面に
図解されている。可能な限り、図面と記述には、同じ又
は類似のパーツに同じ符号が付されている。
て詳細に言及するもので、実施例の例は、添付の図面に
図解されている。可能な限り、図面と記述には、同じ又
は類似のパーツに同じ符号が付されている。
【００１０】本発明は、改良された分割ゲートフラッシ
ュメモリーセル構造を提供する。このメモリーセルは、
メモリー消去操作をスピードアップするために浮遊ゲー
トと制御（コントロール）ゲートとの間に鋭角（シャー
プ）のコーナーを有する。鋭い（シャープ）コーナー
は、バイアス電圧が制御ゲートに印加されたとき、鋭角
のコーナーが高い電場を作ることで、メモリー消去能を
増加できる。高い電場により、電子は、浮遊ゲートから
制御ゲートへ素早く前記ギャップを横切る。さらに、こ
の発明の鋭角のコーナーは、前記チャネルから離れて、
半導体基板の上の領域に形成される。前記鋭いコーナー
は、チャネル領域の上に位置しないから、例えば、電気
チャージのトラッピングによるスレショールド電圧の変
化のようなデバイスにおける電気特性のドリフティング
を除くことができる。
ュメモリーセル構造を提供する。このメモリーセルは、
メモリー消去操作をスピードアップするために浮遊ゲー
トと制御（コントロール）ゲートとの間に鋭角（シャー
プ）のコーナーを有する。鋭い（シャープ）コーナー
は、バイアス電圧が制御ゲートに印加されたとき、鋭角
のコーナーが高い電場を作ることで、メモリー消去能を
増加できる。高い電場により、電子は、浮遊ゲートから
制御ゲートへ素早く前記ギャップを横切る。さらに、こ
の発明の鋭角のコーナーは、前記チャネルから離れて、
半導体基板の上の領域に形成される。前記鋭いコーナー
は、チャネル領域の上に位置しないから、例えば、電気
チャージのトラッピングによるスレショールド電圧の変
化のようなデバイスにおける電気特性のドリフティング
を除くことができる。
【００１１】図２から図８は、この発明の一つの好まし
い実施例による、分割ゲートフラッシュメモリーセル構
造体の製造における製造工程の過程を示す断面図であ
る。まず最初に、図２に示すように、半導体基板２０を
準備する。ついで基板２０の上に厚さが１００Åから２
５０Åのゲート酸化層２１が形成される。つぎに、ゲー
ト酸化層２１の上に第１の電導層を形成する。ついで第
１の電導層をパターニングして第１のゲート２２を形成
する。第１のゲート２２は、浮遊ゲートとして機能す
る。第１のゲート２２は、ポリシリコン層であり、厚み
が１０００Åから２０００Åのものであることが好まし
い。
い実施例による、分割ゲートフラッシュメモリーセル構
造体の製造における製造工程の過程を示す断面図であ
る。まず最初に、図２に示すように、半導体基板２０を
準備する。ついで基板２０の上に厚さが１００Åから２
５０Åのゲート酸化層２１が形成される。つぎに、ゲー
ト酸化層２１の上に第１の電導層を形成する。ついで第
１の電導層をパターニングして第１のゲート２２を形成
する。第１のゲート２２は、浮遊ゲートとして機能す
る。第１のゲート２２は、ポリシリコン層であり、厚み
が１０００Åから２０００Åのものであることが好まし
い。
【００１２】つぎに、図３に示すように、第１の絶縁誘
電層２３で第１のゲート２２を覆う。第１の絶縁誘電層
２３は、シリコン窒化物層(Si3N4）でよく、その好まし
い厚さは、１０００Åから２０００Åの間である。
電層２３で第１のゲート２２を覆う。第１の絶縁誘電層
２３は、シリコン窒化物層(Si3N4）でよく、その好まし
い厚さは、１０００Åから２０００Åの間である。
【００１３】つぎに、図４に示すように、第１のゲート
２２の上の第１の絶縁誘電層２３の部分の上にフォトレ
ジスト層２４を形成する。次の工程では、フォトレジス
ト層２４をマスクとして使用して、第１の絶縁誘電層２
３の一部をエッチングして、露出した第１のゲート２２
の側壁にスペーサー２５を形成する。このスペーサー２
５の幅は、０．１μｍから０．２μｍの間にすべきであ
る。スペーサー２５は、好ましくは、前記第１の絶縁誘
電層２３と同じマテリアルであるシリコン窒化物層であ
る。
２２の上の第１の絶縁誘電層２３の部分の上にフォトレ
ジスト層２４を形成する。次の工程では、フォトレジス
ト層２４をマスクとして使用して、第１の絶縁誘電層２
３の一部をエッチングして、露出した第１のゲート２２
の側壁にスペーサー２５を形成する。このスペーサー２
５の幅は、０．１μｍから０．２μｍの間にすべきであ
る。スペーサー２５は、好ましくは、前記第１の絶縁誘
電層２３と同じマテリアルであるシリコン窒化物層であ
る。
【００１４】つぎに、図５に示すように、スペーサー２
５、第１のゲート２２及び第１の絶縁誘電層２３をマス
クとして用いて、イオンドーピング操作を行う。ドーピ
ング操作においては、約５０Ｋｅｖから８０ＫｅＶのエ
ネルギーレベルと約１Ｅ１５から５Ｅ１５のドーセージ
レベルを有する燐イオンを半導体基板２０の露出した第
１のゲート２２の一方の側面にインプラントし、これに
よって第１のドープされた領域２６を形成する。その
後、フォトレジスト層２４を除去する。
５、第１のゲート２２及び第１の絶縁誘電層２３をマス
クとして用いて、イオンドーピング操作を行う。ドーピ
ング操作においては、約５０Ｋｅｖから８０ＫｅＶのエ
ネルギーレベルと約１Ｅ１５から５Ｅ１５のドーセージ
レベルを有する燐イオンを半導体基板２０の露出した第
１のゲート２２の一方の側面にインプラントし、これに
よって第１のドープされた領域２６を形成する。その
後、フォトレジスト層２４を除去する。
【００１５】つぎに、図６に示すように、熱酸化を行っ
て、露出した第１のゲー２２に断面がレンズ形状の酸化
層２７を形成する。酸化層２７は、中間セクションが厚
く、周辺セクションが薄い。中間セクションの厚さは、
約１０００Åから２０００Åの厚みが好ましく、周辺セ
クションは、約２００Åから４００Åの厚みが好まし
い。スペーサー２５と第１の絶縁誘電層２３の両者は、
シリコン窒化物層である。酸化層は、シリコン窒化物の
酸化によっては形成できないから、それがポリシリコン
層であることのみにより、第１のゲート２２の上に形成
されることができる。したがって、シャープなコーナー
３３は、第１のゲート２２に形成される。さらに、熱酸
化処理により発生の熱により、イオンが拡散され、そこ
で、第１のドープされた領域２６は、僅か拡がる。さら
に、ゲート酸化層２１もまた図６において分かるよう
に、熱酸化処理を通して厚く成長する。
て、露出した第１のゲー２２に断面がレンズ形状の酸化
層２７を形成する。酸化層２７は、中間セクションが厚
く、周辺セクションが薄い。中間セクションの厚さは、
約１０００Åから２０００Åの厚みが好ましく、周辺セ
クションは、約２００Åから４００Åの厚みが好まし
い。スペーサー２５と第１の絶縁誘電層２３の両者は、
シリコン窒化物層である。酸化層は、シリコン窒化物の
酸化によっては形成できないから、それがポリシリコン
層であることのみにより、第１のゲート２２の上に形成
されることができる。したがって、シャープなコーナー
３３は、第１のゲート２２に形成される。さらに、熱酸
化処理により発生の熱により、イオンが拡散され、そこ
で、第１のドープされた領域２６は、僅か拡がる。さら
に、ゲート酸化層２１もまた図６において分かるよう
に、熱酸化処理を通して厚く成長する。
【００１６】つぎに、図７に示すように、燐酸（Ｈ3 Ｐ
Ｏ4 ）を用いて、第１の絶縁誘電層２３を除去する。そ
の後、砒素イオンを第１のドープされた領域２６に対向
する第１のゲート２２の他方の側面における半導体基板
２０にインプラントして、第２のドープされた領域２９
を形成する。インプイラントされた砒素イオンは、エネ
ルギーレベルが約４０ＫｅＶから１００ＫｅＶであり、
ドーセージレベルが約１Ｅ１５から５Ｅ１５である。第
２のドープされた領域２９を隣接する構造体を形成する
代わりに、第１のゲートから距離をおいて分離させる。
第１のドープされた領域２６と第２のドープされた領域
２９との間には、チャネル領域３２（ダッシュラインで
図示）が介在する。ついで、第２の熱酸化を行って、半
導体基板２０、第１のゲート２２及びレンズ形状の酸化
層２７の上に、厚さが１５０Åから３００Åの第２の誘
電層２８を形成する。
Ｏ4 ）を用いて、第１の絶縁誘電層２３を除去する。そ
の後、砒素イオンを第１のドープされた領域２６に対向
する第１のゲート２２の他方の側面における半導体基板
２０にインプラントして、第２のドープされた領域２９
を形成する。インプイラントされた砒素イオンは、エネ
ルギーレベルが約４０ＫｅＶから１００ＫｅＶであり、
ドーセージレベルが約１Ｅ１５から５Ｅ１５である。第
２のドープされた領域２９を隣接する構造体を形成する
代わりに、第１のゲートから距離をおいて分離させる。
第１のドープされた領域２６と第２のドープされた領域
２９との間には、チャネル領域３２（ダッシュラインで
図示）が介在する。ついで、第２の熱酸化を行って、半
導体基板２０、第１のゲート２２及びレンズ形状の酸化
層２７の上に、厚さが１５０Åから３００Åの第２の誘
電層２８を形成する。
【００１７】つぎに、図８に示すように、前記したレン
ズ形状の酸化層２７及び第２の誘電層２８により、中間
ゲート誘電層３０を構成する。第２の電導層がゲート層
３０の上に形成され、ついで、それをパターニングし
て、厚さが１５００Åから３０００Åの第２のゲート３
１を形成する。第２のゲート３１は、フラッシュメモリ
ーにおける制御ゲートとして機能するポリシリコン層で
ある。かくて、この発明のフラッシュメモリー構造体が
最終的に完成する。シャープなコーナー３３は、チャネ
ル領域３２のすぐ上に位置していないことに注目すべき
である。
ズ形状の酸化層２７及び第２の誘電層２８により、中間
ゲート誘電層３０を構成する。第２の電導層がゲート層
３０の上に形成され、ついで、それをパターニングし
て、厚さが１５００Åから３０００Åの第２のゲート３
１を形成する。第２のゲート３１は、フラッシュメモリ
ーにおける制御ゲートとして機能するポリシリコン層で
ある。かくて、この発明のフラッシュメモリー構造体が
最終的に完成する。シャープなコーナー３３は、チャネ
ル領域３２のすぐ上に位置していないことに注目すべき
である。
【００１８】まとめると、この発明の分割ゲートフラッ
シュメモリーセル構造体は、コンベンショナル構造体に
上回るいくつかの利点を有するもので、即ち： （１）メモリーセルは、浮遊ゲート（第１のゲート）と
制御ゲート（第２のゲート３１）の間にシャープなコー
ナー３３を有して、メモリー消去操作のスピードアップ
が図れる。シャープなコーナーは、メモリー消去を向上
することができ、これは、バイアス電圧が制御ゲートに
印加されたとき、シャープなコーナーが非常に高い電場
を作るからである。高い電場により、電子は、浮遊ゲー
トから制御ゲートへ素早くギャップを横切る。
シュメモリーセル構造体は、コンベンショナル構造体に
上回るいくつかの利点を有するもので、即ち： （１）メモリーセルは、浮遊ゲート（第１のゲート）と
制御ゲート（第２のゲート３１）の間にシャープなコー
ナー３３を有して、メモリー消去操作のスピードアップ
が図れる。シャープなコーナーは、メモリー消去を向上
することができ、これは、バイアス電圧が制御ゲートに
印加されたとき、シャープなコーナーが非常に高い電場
を作るからである。高い電場により、電子は、浮遊ゲー
トから制御ゲートへ素早くギャップを横切る。
【００１９】（２）この発明のシャープなコーナー３３
は、チャネルから離れた半導体基板の上の領域に形成さ
れる。シャープなコーナーは、チャネル領域３２の直上
にじかに位置していないから、電気チャージのトラッピ
ングによるスレショールド電圧変化などのデバイスにお
ける電気特性のドリフティングを除くことができる。
は、チャネルから離れた半導体基板の上の領域に形成さ
れる。シャープなコーナーは、チャネル領域３２の直上
にじかに位置していないから、電気チャージのトラッピ
ングによるスレショールド電圧変化などのデバイスにお
ける電気特性のドリフティングを除くことができる。
【００２０】当業者にとって、種々のモディフィケーシ
ョンと変形を発明の範囲またはスピリットから逸脱する
ことなしに本発明の構造体に行うことができることは明
らかなことである。前記の観点から、本発明は、請求の
範囲と、それらと均等のものに包含される発明のモディ
フィケーションとバリエーションをカバーするものであ
る。
ョンと変形を発明の範囲またはスピリットから逸脱する
ことなしに本発明の構造体に行うことができることは明
らかなことである。前記の観点から、本発明は、請求の
範囲と、それらと均等のものに包含される発明のモディ
フィケーションとバリエーションをカバーするものであ
る。
添付の図面は、発明をさらに理解されるために含まれる
もので、この明細書の一部に組み入れられ、それを構成
するものである。図面は、発明の実施例を図解し、説明
と共になって、発明のプリンシプルを説明するものであ
る。
もので、この明細書の一部に組み入れられ、それを構成
するものである。図面は、発明の実施例を図解し、説明
と共になって、発明のプリンシプルを説明するものであ
る。
【図１】コンベンショナルのフラッシュメモリーセル構
造体を示す断面図である。
造体を示す断面図である。
【図２】この発明の一つの好ましい実施例による分割ゲ
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
【図３】この発明の一つの好ましい実施例による分割ゲ
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
【図４】この発明の一つの好ましい実施例による分割ゲ
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
【図５】この発明の一つの好ましい実施例による分割ゲ
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
【図６】この発明の一つの好ましい実施例による分割ゲ
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
【図７】この発明の一つの好ましい実施例による分割ゲ
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
【図８】この発明の一つの好ましい実施例による分割ゲ
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
Claims (6)
- 【請求項１】 以下の構成からなる分割ゲートフラッシ
ュメモリーセル構造：半導体基板であって、その上に形
成されたゲート酸化層を有するもの；断面が 二つのコ
ーナーを有し、これらコーナーの一方が鋭角のコーナー
になっている前記ゲート酸化層を覆う第１のゲート；前
記第１のゲートの上位にあって、これを囲み、前記鋭角
のコーナーの上位に位置するレンズ形状の断面を有する
絶縁誘電層；前記第１のゲートを囲む、前記絶縁層の上
位にある第２のゲート；前記鋭角のコーナーの下位にあ
って、前記基板内の第１のドープされた領域；及び前記
第１のゲートの他方の側面にあって、前記第１のドープ
された領域と対向している第２のドープされた領域であ
り、前記第１のゲートから距離をもって分離されている
第２のドープされた領域。 - 【請求項２】 前記レンズ形状の構造部が厚い中間セク
ションと薄い周辺セクションとを有する請求項１の構
造。 - 【請求項３】 前記鋭角のコーナーがフラッシュメモリ
ーセルの消去操作をスピードアップさせる請求項１の構
造。 - 【請求項４】 さらに前記フラッシュメモリーセル構造
がチャネル領域を含み、このチャネル領域は、第１のド
ープされた領域と第２のドープされた領域の間に配置さ
れ、前記鋭角のコーナーは、前記基板の上で、かつ、前
記チャネル領域の外側に形成されている請求項１の構
造。 - 【請求項５】 前記鋭角のコーナーは、前記半導体の上
で、前記チャネル領域の外側に形成され、デバイスの電
気特性におけるドリフトを防ぐようになっている請求項
４の構造。 - 【請求項６】 前記鋭角のコーナーは、前記半導体の上
で、前記チャネル領域の外側に形成され、デバイスのス
レショールド電圧における変化を防ぐようになっている
請求項５の構造。
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| TW86114925 | 1997-10-13 | ||
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| JPH11135654A true JPH11135654A (ja) | 1999-05-21 |
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Family
ID=21627084
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| US6130132A (en) * | 1998-04-06 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Clean process for manufacturing of split-gate flash memory device having floating gate electrode with sharp peak |
| US6117733A (en) * | 1998-05-27 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Poly tip formation and self-align source process for split-gate flash cell |
| US6046086A (en) * | 1998-06-19 | 2000-04-04 | Taiwan Semiconductor Manufacturing Company | Method to improve the capacity of data retention and increase the coupling ratio of source to floating gate in split-gate flash |
| US5950087A (en) * | 1998-09-10 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to make self-aligned source etching available in split-gate flash |
| US6309928B1 (en) * | 1998-12-10 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Split-gate flash cell |
| US6380030B1 (en) * | 1999-04-23 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Implant method for forming Si3N4 spacer |
| US6165845A (en) * | 1999-04-26 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Method to fabricate poly tip in split-gate flash |
| US6355527B1 (en) * | 1999-05-19 | 2002-03-12 | Taiwan Semiconductor Manufacturing Company | Method to increase coupling ratio of source to floating gate in split-gate flash |
| JP2001007227A (ja) | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| US6522587B1 (en) * | 1999-06-23 | 2003-02-18 | Seiko Epson Corporation | Non-volatile semiconductor memory devices |
| JP3743486B2 (ja) | 1999-06-23 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| US6232180B1 (en) * | 1999-07-02 | 2001-05-15 | Taiwan Semiconductor Manufacturing Corporation | Split gate flash memory cell |
| US6242308B1 (en) * | 1999-07-16 | 2001-06-05 | Taiwan Semiconductor Manufacturing Company | Method of forming poly tip to improve erasing and programming speed split gate flash |
| JP2001060674A (ja) | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 不揮発性メモリトランジスタを含む半導体装置 |
| JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| US6294429B1 (en) * | 1999-11-24 | 2001-09-25 | International Business Machines Corporation | Method of forming a point on a floating gate for electron injection |
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| TW504841B (en) * | 2001-09-27 | 2002-10-01 | Nanya Technology Corp | Manufacture method of memory cell of flash memory |
| TW544786B (en) * | 2002-07-29 | 2003-08-01 | Nanya Technology Corp | Floating gate and method therefor |
| CN102339833B (zh) * | 2010-07-21 | 2013-04-24 | 中国科学院微电子研究所 | 具有高速低压操作的高可靠分裂栅非挥发性存储器结构 |
| CN107230678B (zh) * | 2017-08-09 | 2020-04-10 | 上海华虹宏力半导体制造有限公司 | 闪存的制造方法 |
| US10546947B2 (en) * | 2017-09-27 | 2020-01-28 | Microchip Technology Incorporated | Memory cell with oxide cap and spacer layer for protecting a floating gate from a source implant |
| CN109979993B (zh) * | 2017-12-28 | 2022-05-27 | 无锡华润上华科技有限公司 | 高压mos器件及其制作方法、电子装置 |
| CN110061005B (zh) * | 2018-01-18 | 2021-09-17 | 世界先进积体电路股份有限公司 | 闪存及其制造方法 |
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|---|---|---|---|---|
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| US5045488A (en) * | 1990-01-22 | 1991-09-03 | Silicon Storage Technology, Inc. | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device |
| US5289026A (en) * | 1991-08-14 | 1994-02-22 | Intel Corporation | Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices |
| EP1032034A1 (en) * | 1992-01-22 | 2000-08-30 | Macronix International Co., Ltd. | Method of making memory device |
| US5371028A (en) * | 1993-08-02 | 1994-12-06 | Chartered Semiconductor Manufacturing Pte Ltd. | Method for making single transistor non-volatile electrically alterable semiconductor memory device |
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| KR100199381B1 (ko) * | 1996-02-09 | 1999-06-15 | 김영환 | 플래쉬 이이피롬 셀 제조 방법 |
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1997
- 1997-10-13 TW TW086114925A patent/TW365056B/zh not_active IP Right Cessation
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- 1997-12-24 US US08/998,331 patent/US5872036A/en not_active Expired - Lifetime
-
1998
- 1998-01-20 JP JP00828098A patent/JP3788552B2/ja not_active Expired - Fee Related
Also Published As
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