JPH11135654A - スプリット・ゲート型フラッシュ・メモリー セルの構造 - Google Patents
スプリット・ゲート型フラッシュ・メモリー セルの構造Info
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Abstract
場合、酸化誘電層に電子がトラップ(束縛)される。こ
のようなトラップされた電子は、第1のゲートと第2の
ゲートとの間にあるから、デバイスの導電性に影響し、
デバイスのスレショールド電圧を増加させ、チャネル電
流を低下させてしまう。 【解決手段】第1のゲートの他方の側面にあって、第1
のドープされた領域と対向して第2のドープされた領域
が形成され、さらに第2のドープされた領域は、第1の
ゲートから距離をもって分離されている。第1のドープ
された領域と第2のドープされた領域との間にチャネル
領域32があり、鋭角のコーナー33は、チャネル領域
の外で、半導体基板の上に位置する。
Description
リーセル構造に関する。さらに詳しくは、この発明は、
浮遊ゲートと制御ゲートとの間に鋭角(シャープ)のコ
ーナーを有し、該鋭角のコーナーがチャネル領域の外側
に形成されている分割ゲートフラッシュメモリーセルに
関するものである。
は、電気的に消去可能で、プログラム可能な読み取り専
門メモリー(EEPROMという)のタイプのものであ
る。一般に、EEPROMセルは、二つのゲートを有す
る。浮遊ゲートとして知られている、これらゲートの一
方は、ポリシリコンから作られ、電荷蓄積に使用され
る。制御ゲートとして知られている第2のゲートは、デ
ータの入力と出力とをコントロールするために使用され
る。上記の浮遊ゲートは、制御ゲートの下側に位置し、
外部の回路と接続していないので、概ね浮遊状態にあ
る。制御ゲートは、ワードラインに配線されているのが
通常である。フラッシュメモリーの特徴の一つは、ブロ
ック・バイ・ブロックメモリー消去に対するキャパシテ
ィである。さらに、メモリー消去の速度は、早く、通常
では、メモリーの全ブロックを完全に除去するのに1〜
2秒しかかからない。殆どの他のEEPROMについて
は、メモリー消去は、そのビト・バイ・ビットオペレー
ションにより数分でできる。フラッシュメモリーに関す
る論文は、数多く、それらの一つは、改良されたフラッ
シュメモリー構造を作るもので、例えば、米国特許第
5,045,488号に記載されている。
によるフラッシュメメオリーセル構造を示す断面図であ
る。図1に示すように、第1のゲート11と第2のゲー
ト12は、半導体基板10の上に形成されている。第1
と第2のゲートは、例えば、ポリシリコン層である。第
1のゲート11と第2のゲート12との間には、絶縁層
13がある。第1のゲート11、絶縁層13及び第2の
ゲート12は、共にスタックされたゲート構造14を構
成する。スタックされたゲート構造14の両側それぞれ
には、基板10内にイオンドープされた領域、即ち、ソ
ース領域15とドレイン領域15とが存在している。こ
のタイプのフラッシュメモリーセルの特徴は、スタック
されたゲート14の分割ゲート構成である点である。換
言すると、第1のゲート11と第2のゲート12とは、
基板10の上面にそって水平に分布されている。第1の
ゲート11と第2のゲート12との中央部分の一部のみ
がオーバーラップしていて、一方が他方の上に垂直方向
に重ねられた状態になっている。さらに、第1のゲート
11は、鋭角のコーナー17を有し、高い電場を作り、
フラッシュメモリーに早い消去能力を与えるものであ
る。
た鋭角のコーナー17は、チャネル領域内に位置してい
る。フラッシュメモリーセルを繰り返して使用する場
合、数多くのサイクルの後、前記コーナー領域まわりの
酸化誘電層に電子がトラップ(束縛)される。トラップ
される電子の量は、反復されるチャージ/ディスチャー
ジサイクルの回数に基づく。このようなトラップされた
電子は、第1のゲートと第2のゲートとの間にあるか
ら、デバイスの導電性に影響する。例えば、それらの作
用の一つは、デバイスのスレショールド電圧を増加さ
せ、チャネル電流を低下させてしまう。電気特性におけ
る、このようなドリフトデバイスのオペレーションを損
ねてしまう。
セル構造を改善する要がある。
分割ゲートフラッシュメモリーセル構造であり、そのゲ
ートがチャネル領域から離れて形成された鋭角(シャー
プ)のコーナーをもつものであるものを提供することを
目的にする。かくして、チャネル領域に近接した鋭角の
コーナーによって惹起される問題を除き、これによっ
て、コンベンショナルの製造方法における電気ドリフト
を防ぐ。
こに具体化され、広く記載されたような発明の目的にし
たがって、発明は、以下の構成の分割ゲートフラッシュ
メモリーセル構造を提供する:半導体基板であって、そ
の上に形成されたゲート酸化層を有するもの;断面が二
つのコーナーを有し、これらコーナーの一方が鋭角のコ
ーナーになっている前記ゲート酸化層を覆う第1のゲー
ト;前記第1のゲートの上位にあって、前記鋭角のコー
ナーの上位に位置するレンズ形状の断面を有する絶縁誘
電層;前記第1のゲートを囲む、前記絶縁層を覆う第2
のゲート;前記鋭角のコーナーの下位にあって、前記基
板内の第1のドープされた領域;前記第1のゲートの他
方の側面にあって、前記第1のドープされた領域と対向
している第2のドープされた領域であり、前記第1のゲ
ートから距離をもって分離されている第2のドープされ
た領域;及び前記第1のドープされた領域と前記第2の
ドープされた領域との間のチャネル領域。この発明の鋭
角のコーナーは、半導体基板の上で、チャネル領域の外
に位置する。
との両者は、例示であって、請求された発明の説明を補
うためのものであることを理解されたい。
て詳細に言及するもので、実施例の例は、添付の図面に
図解されている。可能な限り、図面と記述には、同じ又
は類似のパーツに同じ符号が付されている。
ュメモリーセル構造を提供する。このメモリーセルは、
メモリー消去操作をスピードアップするために浮遊ゲー
トと制御(コントロール)ゲートとの間に鋭角(シャー
プ)のコーナーを有する。鋭い(シャープ)コーナー
は、バイアス電圧が制御ゲートに印加されたとき、鋭角
のコーナーが高い電場を作ることで、メモリー消去能を
増加できる。高い電場により、電子は、浮遊ゲートから
制御ゲートへ素早く前記ギャップを横切る。さらに、こ
の発明の鋭角のコーナーは、前記チャネルから離れて、
半導体基板の上の領域に形成される。前記鋭いコーナー
は、チャネル領域の上に位置しないから、例えば、電気
チャージのトラッピングによるスレショールド電圧の変
化のようなデバイスにおける電気特性のドリフティング
を除くことができる。
い実施例による、分割ゲートフラッシュメモリーセル構
造体の製造における製造工程の過程を示す断面図であ
る。まず最初に、図2に示すように、半導体基板20を
準備する。ついで基板20の上に厚さが100Åから2
50Åのゲート酸化層21が形成される。つぎに、ゲー
ト酸化層21の上に第1の電導層を形成する。ついで第
1の電導層をパターニングして第1のゲート22を形成
する。第1のゲート22は、浮遊ゲートとして機能す
る。第1のゲート22は、ポリシリコン層であり、厚み
が1000Åから2000Åのものであることが好まし
い。
電層23で第1のゲート22を覆う。第1の絶縁誘電層
23は、シリコン窒化物層(Si3N4)でよく、その好まし
い厚さは、1000Åから2000Åの間である。
22の上の第1の絶縁誘電層23の部分の上にフォトレ
ジスト層24を形成する。次の工程では、フォトレジス
ト層24をマスクとして使用して、第1の絶縁誘電層2
3の一部をエッチングして、露出した第1のゲート22
の側壁にスペーサー25を形成する。このスペーサー2
5の幅は、0.1μmから0.2μmの間にすべきであ
る。スペーサー25は、好ましくは、前記第1の絶縁誘
電層23と同じマテリアルであるシリコン窒化物層であ
る。
5、第1のゲート22及び第1の絶縁誘電層23をマス
クとして用いて、イオンドーピング操作を行う。ドーピ
ング操作においては、約50Kevから80KeVのエ
ネルギーレベルと約1E15から5E15のドーセージ
レベルを有する燐イオンを半導体基板20の露出した第
1のゲート22の一方の側面にインプラントし、これに
よって第1のドープされた領域26を形成する。その
後、フォトレジスト層24を除去する。
て、露出した第1のゲー22に断面がレンズ形状の酸化
層27を形成する。酸化層27は、中間セクションが厚
く、周辺セクションが薄い。中間セクションの厚さは、
約1000Åから2000Åの厚みが好ましく、周辺セ
クションは、約200Åから400Åの厚みが好まし
い。スペーサー25と第1の絶縁誘電層23の両者は、
シリコン窒化物層である。酸化層は、シリコン窒化物の
酸化によっては形成できないから、それがポリシリコン
層であることのみにより、第1のゲート22の上に形成
されることができる。したがって、シャープなコーナー
33は、第1のゲート22に形成される。さらに、熱酸
化処理により発生の熱により、イオンが拡散され、そこ
で、第1のドープされた領域26は、僅か拡がる。さら
に、ゲート酸化層21もまた図6において分かるよう
に、熱酸化処理を通して厚く成長する。
O4 )を用いて、第1の絶縁誘電層23を除去する。そ
の後、砒素イオンを第1のドープされた領域26に対向
する第1のゲート22の他方の側面における半導体基板
20にインプラントして、第2のドープされた領域29
を形成する。インプイラントされた砒素イオンは、エネ
ルギーレベルが約40KeVから100KeVであり、
ドーセージレベルが約1E15から5E15である。第
2のドープされた領域29を隣接する構造体を形成する
代わりに、第1のゲートから距離をおいて分離させる。
第1のドープされた領域26と第2のドープされた領域
29との間には、チャネル領域32(ダッシュラインで
図示)が介在する。ついで、第2の熱酸化を行って、半
導体基板20、第1のゲート22及びレンズ形状の酸化
層27の上に、厚さが150Åから300Åの第2の誘
電層28を形成する。
ズ形状の酸化層27及び第2の誘電層28により、中間
ゲート誘電層30を構成する。第2の電導層がゲート層
30の上に形成され、ついで、それをパターニングし
て、厚さが1500Åから3000Åの第2のゲート3
1を形成する。第2のゲート31は、フラッシュメモリ
ーにおける制御ゲートとして機能するポリシリコン層で
ある。かくて、この発明のフラッシュメモリー構造体が
最終的に完成する。シャープなコーナー33は、チャネ
ル領域32のすぐ上に位置していないことに注目すべき
である。
シュメモリーセル構造体は、コンベンショナル構造体に
上回るいくつかの利点を有するもので、即ち: (1)メモリーセルは、浮遊ゲート(第1のゲート)と
制御ゲート(第2のゲート31)の間にシャープなコー
ナー33を有して、メモリー消去操作のスピードアップ
が図れる。シャープなコーナーは、メモリー消去を向上
することができ、これは、バイアス電圧が制御ゲートに
印加されたとき、シャープなコーナーが非常に高い電場
を作るからである。高い電場により、電子は、浮遊ゲー
トから制御ゲートへ素早くギャップを横切る。
は、チャネルから離れた半導体基板の上の領域に形成さ
れる。シャープなコーナーは、チャネル領域32の直上
にじかに位置していないから、電気チャージのトラッピ
ングによるスレショールド電圧変化などのデバイスにお
ける電気特性のドリフティングを除くことができる。
ョンと変形を発明の範囲またはスピリットから逸脱する
ことなしに本発明の構造体に行うことができることは明
らかなことである。前記の観点から、本発明は、請求の
範囲と、それらと均等のものに包含される発明のモディ
フィケーションとバリエーションをカバーするものであ
る。
もので、この明細書の一部に組み入れられ、それを構成
するものである。図面は、発明の実施例を図解し、説明
と共になって、発明のプリンシプルを説明するものであ
る。
造体を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
ートフラッシュメモリーセル構造体を作る製造工程の過
程を示す断面図である。
Claims (6)
- 【請求項1】 以下の構成からなる分割ゲートフラッシ
ュメモリーセル構造:半導体基板であって、その上に形
成されたゲート酸化層を有するもの;断面が 二つのコ
ーナーを有し、これらコーナーの一方が鋭角のコーナー
になっている前記ゲート酸化層を覆う第1のゲート;前
記第1のゲートの上位にあって、これを囲み、前記鋭角
のコーナーの上位に位置するレンズ形状の断面を有する
絶縁誘電層;前記第1のゲートを囲む、前記絶縁層の上
位にある第2のゲート;前記鋭角のコーナーの下位にあ
って、前記基板内の第1のドープされた領域;及び前記
第1のゲートの他方の側面にあって、前記第1のドープ
された領域と対向している第2のドープされた領域であ
り、前記第1のゲートから距離をもって分離されている
第2のドープされた領域。 - 【請求項2】 前記レンズ形状の構造部が厚い中間セク
ションと薄い周辺セクションとを有する請求項1の構
造。 - 【請求項3】 前記鋭角のコーナーがフラッシュメモリ
ーセルの消去操作をスピードアップさせる請求項1の構
造。 - 【請求項4】 さらに前記フラッシュメモリーセル構造
がチャネル領域を含み、このチャネル領域は、第1のド
ープされた領域と第2のドープされた領域の間に配置さ
れ、前記鋭角のコーナーは、前記基板の上で、かつ、前
記チャネル領域の外側に形成されている請求項1の構
造。 - 【請求項5】 前記鋭角のコーナーは、前記半導体の上
で、前記チャネル領域の外側に形成され、デバイスの電
気特性におけるドリフトを防ぐようになっている請求項
4の構造。 - 【請求項6】 前記鋭角のコーナーは、前記半導体の上
で、前記チャネル領域の外側に形成され、デバイスのス
レショールド電圧における変化を防ぐようになっている
請求項5の構造。
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